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TWI436455B - 半導體-氧化物-氮化物-氧化物-半導體（ｓｏｎｏｓ）氧化物-氮化物-氧化物（ｏｎｏ）堆疊縮放 - Google Patents

半導體-氧化物-氮化物-氧化物-半導體（ｓｏｎｏｓ）氧化物-氮化物-氧化物（ｏｎｏ）堆疊縮放 Download PDF

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TWI436455B
TWI436455B TW096136630A TW96136630A TWI436455B TW I436455 B TWI436455 B TW I436455B TW 096136630 A TW096136630 A TW 096136630A TW 96136630 A TW96136630 A TW 96136630A TW I436455 B TWI436455 B TW I436455B
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TW
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layer
oxynitride
oxide
oxygen
tunneling
Prior art date
Application number
TW096136630A
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TW200847343A (en
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簡 斐德力克Ｂ
里維 薩吉
Original Assignee
賽普拉斯半導體公司
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Publication date
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Description

半導體-氧化物-氮化物-氧化物-半導體(SONOS)氧化物-氮化 物-氧化物(ONO)堆疊縮放
本發明之實施例係關於電子學製造工業，且更特定言之係關於非揮發性捕獲電荷記憶體元件之製造。
圖1為具有一半導體-氧化物-氮化物-氧化物-半導體(SONOS)閘極堆疊102之半導體元件100的中間結構之部分橫截面圖，該閘極堆疊102包括一根據習知方法形成於一半導體基板108之一表面106之上的習知氧化物-氮化物-氧化物(ONO)堆疊104。元件100通常進一步包括一或多個與閘極堆疊對準且由一通道區域112分隔之擴散區域110(諸如源極區域及汲極區域)。SONOS閘極堆疊102包括一形成於ONO堆疊104之上且與其接觸之多晶矽(poly-silicon/poly)閘極層114。多晶矽閘極114由ONO堆疊104與基板108分隔或電性隔離。ONO堆疊104通常包括一二氧化矽穿隧層116，一充當元件100之一電荷儲存或記憶層之氮化矽電荷捕獲層118，及一覆於電荷捕獲層118上之二氧化矽阻擋層120。
此等SONOS型電晶體適用於非揮發性記憶體 (NVM)。電荷捕獲層儲存電荷以提供非揮發性。為程式化(亦即寫入)N型通道SONOS型元件，在源極、主體及汲極接地的同時向控制閘極施加正電壓(VCG)。圖2中描繪具有一通道212、氧化物穿隧層216、氮化物記憶層218及氧化物阻擋層220之習知n型通道SONOS元件在程式化期間之能帶圖、捕獲電荷分布及陷阱密度分布。如圖所示，正VCG產生跨過SONOS堆疊之場，從而使得矽基板通道之內埋通道中一些處於導電帶能階之負電荷經歷Fowler-Nordheim穿隧穿過穿隧層(FNT)且進入電荷捕獲層。電子儲存在電荷捕獲氮化物中之具有中間能隙能階之陷阱中。如圖所說明，整個電荷捕獲層中之陷阱密度分布係大體上均勻的。如圖進一步展示，在偏壓下捕獲電荷分布為大多數捕獲電荷在電荷捕獲層(亦即記憶層)鄰近阻擋氧化物之部分中之情形。為擦除n型通道SONOS元件，向控制閘極314施加一負電壓。圖3中描繪一展示在擦除期間通道312、氧化物穿隧層316、氮化物記憶層318及氧化物阻擋層320之能帶圖。如圖所示，負VCG產生跨過SONOS堆疊之場，從而吸引電洞穿隧電荷穿過穿隧層且進入電荷捕獲層。
SONOS型元件在高密度記憶體應用(諸如嵌入式NVM)中愈來愈受歡迎。工業中已知用於程式化及擦除之均勻通道Fowler-Nordheim穿隧(FNT)及/或直接穿隧(DT)產生優於其他方法之改良可靠性。此處提及FNT與DT之組合且該組合係稱作改良Fowler-Nordheim穿隧(MFNT)。目前，習知SONOS 在10V範圍內操作以達成MFNT。然而，SONOS優於其他NVM元件之優勢為電壓可縮放性。已建立理論，藉由適當縮放，SONOS中存在達成可在5伏特(V)範圍(而非習知SONOS型元件之10V範圍或習知快閃技術之12V至15V範圍)中操作之記憶體技術的潛力。可在低電壓下(接近5V)操作之SONOS型元件有利地與低電壓CMOS相容。或者，在經縮放之元件之特定電壓下，更快之程式化或擦除可為可能的。然而，成功縮放SONOS型元件並非無關緊要的。舉例而言，圖4描繪採用一包含一10nm厚之二氧化矽阻擋層、一7nm厚之氮化矽電荷捕獲層及一3nm厚之二氧化矽穿隧層的習知ONO堆疊之習知SONOS元件的程式化時間及擦除時間。如圖所示，程式化/擦除時間在按比例降低VCG時顯著增加。大體而言，短於1ms之程式化/擦除時間合乎嵌入式記憶體應用之需要。然而，僅由+/-10V之VCG可達成習知SONOS堆疊中之此等1毫秒(ms)程式化/擦除時間。當VCG降低至大約+/-9V時習知SONOS程式化/擦除時間延長至100ms或更久。
另外，降低程式化電壓使擦除視窗或程式化視窗(亦即記憶視窗)縮小。此係因為若在電壓降低時不按比例減小整個ONO堆疊之等效氧化物厚度(EOT)，則跨過ONO堆疊之電場降低。因為減小穿隧層厚度以允許較低外加電壓(VCG)下相同之擦除位準可導致擦除及程式化衰變率有害增加，故減小堆疊之EOT並非無關緊要的。類似地，若減小電荷捕獲層之厚 度，則電荷重心置放於更接近基板處，從而增加向基板之電荷損失。最終，當按比例減小阻擋氧化物厚度時，電子自控制閘極之反向注入增加，從而引起對ONO堆疊之損壞及資料保存能力之損失。如圖4中進一步展示，反向注入在FNT擦除達到"飽和"之情況下顯現。此在電子以相較於其經由跨過穿隧氧化物之電洞傳輸移除更快之速度自閘極回流至記憶層時發生。因此，仍存在以能夠提供可在較低程式化/擦除電壓下操作之元件的方式縮放SONOS元件之ONO堆疊的需要。
本文參看圖描述縮放非揮發性捕獲電荷記憶體元件之實施例。然而，特定實施例可在沒有此等特定細節中之一或多者之情況下，或與其他已知方法、材料及裝置組合來實踐。在以下描述中，陳述諸如特定材料、尺寸及製程參數等之許多特定細節以提供對本發明之全面理解。在其他情況下，熟知之半導體設計及製造技術未加以詳細描述以免不必要地混淆本發明之實施例。貫穿本說明書所提及之"一實施例"意謂所述與該實施例有關之特定特徵、結構、材料或特性包括於本發明之至少一個實施例中。因此，貫穿本說明書多處出現之片語"在一實施例中"並不一定指本發明之同一個實施例。另外，特定特徵、結構、材料或特性可以任何適宜方式組合於一或多個實施例中。
本發明之某些實施例包括一經縮放之SONOS型 元件。在本發明之特定實施例中，改變穿隧層、電荷捕獲層及阻擋層以縮放SONOS型元件。在特定實施例中，經縮放之SONOS元件可在低於+/-10V之程式化電壓及擦除電壓下操作。在某些此類實施例中，經縮放之SONOS元件係在-5V與-9V之間(且較佳在-5V與-7V之間)的擦除電壓下操作，以在該元件在攝氏-40度至攝氏95度(℃)之間的溫度下操作時在1ms至10ms脈衝之後提供-1V至-3V(且較佳-2V至-3V)之初始擦除電壓臨限值位準(VTE)。在其他特定實施例中SONOS型元件係在5V與9V之間(且較佳在5V與7V之間)的程式化電壓下操作，以在1ms至10ms(較佳5ms)之程式化脈衝之後提供1V至3V(較佳2V至3V)之初始程式化電壓臨限值位準(VTP)。此等例示性經縮放之SONOS元件在85℃下操作20年且至少10,000個寫入/擦除循環(較佳100,000個循環)之後提供在1V與2V之間的使用壽命終結(EOL)記憶體視窗。
在某些實施例中，以具有特定氮濃度分布之經氮化之氧化物替代習知純氧(氧化物)穿隧層，從而減小該穿隧層相對於純氧穿隧層之等效氧化物厚度同時保持低介面陷阱密度。此允許降低(縮放)程式化/擦除電壓同時提供與習知未經縮放之元件同等良好或更佳之擦除電壓臨限值位準(VTP/VTE)。在特定之其他實施例中，以具有化學計量不同之至少一個頂層及底層之多層氮氧化物薄膜替代習知氮化物電荷捕獲層。在一此類實施例中，多層氮氧化物包括一富矽、 貧氧之頂層用以定位且限制電荷之重心使其遠離穿隧氧化物層，由此局部增加電荷捕獲層內之陷阱密度。在特定之其他實施例中，以經再氧化之阻擋層替代習知高溫氧化物(HTO)阻擋層，從而增密阻擋氧化物且由此藉由縮放減小記憶體衰變率。此等實施例為適當記憶體視窗提供足夠淨電荷同時亦減少陷阱輔助之穿隧，從而當SONOS元件在降低之程式化/擦除電壓下操作時改良或維持程式化臨限電壓及擦除臨限電壓(VTP/VTE)。
如本文所使用之術語"在......之上"、"在......之下"、"介於......之間"及"在......上面"係指一層相對於其他層之相對位置。因此，舉例而言，一沈積或安置於另一層之上或之下之層可直接與該另一層接觸或具有一或多個介入層。此外，一沈積或安置於層之間的層可直接與該等層接觸或可具有一或多個介入層。對比而言，一在一第二層"上面"之第一層係與該第二層接觸。另外，提供一層相對於其他層之相對位置，以便在不考慮基板之絕對方位之情況下採取相對於一起始基板之沈積、修改及移除薄膜之操作。
根據本發明之一實施例，非揮發性捕獲電荷記憶體元件為SONOS型元件，其中電荷捕獲層為諸如氮化物之絕緣體層。在另一實施例中，非揮發性捕獲電荷記憶體元件為快閃型元件，其中電荷捕獲層為導體層或諸如多晶矽之半導體層。採用經氮化之氧化物穿隧層之非揮發性捕獲電荷記憶 體元件可允許較低程式化或擦除電壓同時提供與習知元件同等良好或更佳之擦除電壓臨限值位準(VTP/VTE)。
100‧‧‧半導體元件
102‧‧‧SONOS閘極堆疊
104‧‧‧ONO堆疊
106‧‧‧表面
108‧‧‧半導體基板
110‧‧‧擴散區域
112‧‧‧通道區域
114‧‧‧多晶矽閘極層
116‧‧‧二氧化矽穿隧層
118‧‧‧氮化矽電荷捕獲層
120‧‧‧二氧化矽阻擋層
212‧‧‧通道
214‧‧‧控制閘極
216‧‧‧氧化物穿隧層
218‧‧‧氮化物記憶層
220‧‧‧氧化物阻擋層
312‧‧‧通道
314‧‧‧控制閘極
316‧‧‧氧化物穿隧層
318‧‧‧氮化物記憶層
320‧‧‧氧化物阻擋層
500‧‧‧SONOS型元件
502‧‧‧SONOS閘極堆疊
504‧‧‧ONO堆疊
508‧‧‧基板
510‧‧‧源極及汲極區域
512‧‧‧通道區域
514‧‧‧閘極層
516‧‧‧穿隧層
518A‧‧‧底部氮氧化物層/底部氮氧化物電荷捕獲層
518B‧‧‧頂部氮氧化物層/第二氮氧化物/電荷捕獲層
520‧‧‧阻擋層
525‧‧‧閘極頂蓋層
612‧‧‧基板
613‧‧‧基板介面
614‧‧‧氮濃度
616‧‧‧穿隧層
617‧‧‧中心線
618‧‧‧電荷捕獲層
812‧‧‧基板
814‧‧‧控制閘極
816‧‧‧經氮化之氧化物穿隧層/經氮化之穿隧氧化物
818‧‧‧多層電荷捕獲氮氧化物/電荷捕獲層
818A‧‧‧富氧底部氮氧化物
818B‧‧‧富矽頂部氮氧化物/頂部氮氧化物層
820‧‧‧阻擋層
VCG‧‧‧電壓
圖1說明習知SONOS元件之中間結構之橫截面圖。
圖2描繪習知SONOS元件在程式化期間之能帶圖、捕獲電荷分布及陷阱密度分布。
圖3描繪習知SONOS元件在擦除期間之能帶圖。
圖4描繪採用習知ONO堆疊之習知SONOS元件之程式化時間及擦除時間。
圖5說明經縮放之非揮發性捕獲電荷記憶體元件的一部分之橫截面側視圖，該記憶體元件具有根據本發明實施例之經縮放之ONO結構，該結構包括一經氮化之氧化物穿隧層、一多層氮氧化物電荷捕獲層及一經增密之阻擋層。
圖6說明根據本發明之一實施例的經氮化之氧化物穿隧層之近似氮濃度分布。
圖7A說明描繪展示可歸因於根據本發明之一實施例的經氮化之氧化物穿隧層的程式化電壓降低之模擬的圖表。
圖7B說明在兩個不同SONOS型元件的阻擋層、電荷捕獲層及穿隧層中兩種氫、氮、氧及矽濃度分布的比較。
圖8A描繪根據本發明之一實施例的經縮放之SONOS型元件之保存模式能帶圖。
圖8B描繪根據本發明之一實施例的經縮放之SONOS型元件在程式化期間之能帶圖、捕獲電荷分布及陷阱密度分布。
圖9為製造根據本發明之一實施例的經縮放之ONO結構的SONOS縮放方法之流程圖，該經縮放之ONO結構包括一經氮化之氧化物穿隧層、一多層電荷捕獲層及一經再氧化之阻擋層。
圖10為形成經氮化之氧化物穿隧層之SONOS縮放方法之流程圖。
圖5說明具有根據本發明之一實施例之經縮放的ONO堆疊之SONOS型元件500的中間結構之橫截面側視圖。應瞭解除圖5中描繪之特定實施例以外亦可採用本文中所揭示之多個其他SONOS實施例來製造經縮放之ONO堆疊，但該等SONOS實施例仍然亦可在降低之程式化/擦除電壓下操作。因此，儘管可在整個描述中參考圖5之特徵，但本發明並不限於此特定實施例。
在圖5中展示之特定實施例中，SONOS型元件500包括一SONOS閘極堆疊502，閘極堆疊502包括一形成於基板508之表面506之上的ONO堆疊504。SONOS型元件500進一步包括一或多個與閘極堆疊502對準且由一通道區域512分隔之源極及汲極區域510。大體而言，經縮放之SONOS閘極堆疊502 包括一形成於經縮放之ONO堆疊504及基板508之一部分之上且與其接觸之閘極層514。閘極層514由經縮放之ONO堆疊504與基板508分隔或電性隔離。
在一實施例中，基板508為一包含某種材料之單晶體之塊狀基板，該材料可包括(但不限於)矽、鍺、矽/鍺或III-V複合半導體材料。在另一實施例中，基板508包含一具有一頂部磊晶層之塊狀層。在一特定實施例中，該塊狀層包含某種材料之單晶體，該材料可包括(但不限於)矽、鍺、矽/鍺、III-V複合半導體材料及石英，同時該頂部磊晶層包含一可包括(但不限於)矽、鍺、矽/鍺、III-V複合半導體材料的單晶體層。在另一實施例中，基板508包含一在一中間絕緣體層上面之頂部磊晶層，該中間絕緣體層位於一下方塊狀層上方。頂部磊晶層可包含一可包括(但不限於)矽(亦即，以形成絕緣體上矽(SOI)半導體基板)、鍺、矽/鍺及III-V複合半導體材料的單晶體層。絕緣體層包含可包括(但不限於)二氧化矽、氮化矽及氮氧化矽之材料。該下方塊狀層包含可包括(但不限於)矽、鍺、矽/鍺、III-V複合半導體材料及石英之單晶體。基板508及因此介於源極與汲極區域510之間的通道區域512可包含雜質原子摻雜劑。在一特定實施例中，通道區域經P型摻雜且在一替代實施例中，通道區域經N型摻雜。
基板508中之源極及汲極區域510可為具有與通道區域512相反之導電性之任何區域。舉例而言，根據本發明 之一實施例，源極及汲極區域510經N型摻雜而通道區域512經P型摻雜。在一實施例中，基板508包含具有在1×1015-1×1019個原子/立方公分範圍內之硼濃度的摻硼單晶矽。源極及汲極區域510包含具有在5×1016-5×1019個原子/立方公分範圍內之N型摻雜劑濃度的摻磷或摻砷區域。在一特定實施例中，源極及汲極區域510在基板508中之深度可在80-200奈米範圍內。根據本發明之一替代實施例，源極及汲極區域510經P型摻雜而基板508之通道區域經N型摻雜。
SONOS型元件500進一步包括一在通道區域512之上的閘極堆疊502，閘極堆疊502包括一ONO堆疊504、一閘極層514及一閘極頂蓋層525。ONO堆疊504進一步包括穿隧層516、一電荷捕獲層518及一阻擋層520。
在一實施例中，穿隧層516包括經氮化之氧化物。因為程式化電壓及擦除電壓產生跨過穿隧層之約10MV/cm之大電場，所以程式化/擦除穿隧電流與穿隧層障壁高度之相關性高於其與穿隧層厚度之相關性。然而，在保存期間，不存在大電場且因此電荷損失與穿隧層厚度之相關性高於其與障壁高度之相關性。為在不損失電荷保存能力之情況下改良用於降低之工作電壓之穿隧電流，在一特定實施例中，穿隧層516為經氮化之氧化物。氮化藉由將氮誘導至另外純二氧化矽薄膜中來增加穿隧層之相對電容率或介電常數(ε)。在某些實施例中，經氮化之氧化物之穿隧層516具有與採 用純氧穿隧氧化物之習知SONOS型元件相同的實際厚度。在特定實施例中，氮化提供具有在4.75與5.25之間，較佳在4.90與5.1之間(在標準溫度下)之有效(ε)的穿隧層。在一此類實施例中，氮化提供在標準溫度下具有5.07之有效(ε)之穿隧層。
在某些實施例中，經縮放之SONOS元件的經氮化之穿隧氧化物具有與採用純氧穿隧氧化物之習知未縮放SONOS元件相同之實際厚度。通常，經氮化之穿隧氧化物之較高電容率使記憶層充電更快。在此等實施例中，因為來自控制閘極之大電場跨過經氮化之穿隧氧化物下降相對較少(由於經氮化之穿隧氧化物之電容率相對較高)，所以電荷捕獲層518在程式化/擦除期間之充電速度快於同樣厚度之純氧穿隧氧化物之充電速度。此等實施例允許SONOS型元件500在降低之程式化/擦除電壓下操作同時仍然達成與習知SONOS型元件相同之程式化/擦除電壓臨限值位準(VTP/VTE)。在一特定實施例中，SONOS型元件500採用具有實際厚度在1.5nm與3.0nm之間，且較佳在1.9nm與2.2nm之間的經氮化之穿隧氧化物之穿隧層516。
在另一實施例中，穿隧層516係以特定方式氮化以減小基板介面上之陷阱密度從而改良電荷保存能力。對於經氮化之氧化物穿隧層經縮放為與純氧穿隧氧化物相同之實際厚度之特定實施例而言，電荷保存能力可大致與具有同樣厚度之純氧穿隧氧化物相同。參看圖6，描繪穿隧層616之一 實施例內之近似氮濃度分布，朝向基板介面613氮濃度614迅速減小以限制與基板612接觸之氮化矽(Si3N4)層之形成。一包含極性分子之氮化矽層若存在於基板介面613上則有害地增大陷阱密度，由此減小經由陷阱至陷阱穿隧所達成之電荷保存能力。因此，藉由調整經氮化之穿隧氧化物內之氮濃度，可在不顯著降低經縮放之SONOS元件的電荷保存能力之情況下降低程式化/擦除VCG。如圖4中進一步展示，穿隧層416鄰近介面413之25%厚度經氮化從而具有小於約5×1021個氮原子/立方公分之氮濃度414同時穿隧層416鄰近電荷捕獲層420之25%厚度經氮化從而每立方公分具有至少5×1021個氮原子。
在一實施例中，相對於純氧化物穿隧層而言，穿隧層內之氧化物之氮化降低其能量障壁且增加介電常數。如圖5中所示，出於說明之目的，以中心線517對穿隧層516加以註釋。圖6以穿隧層616鄰近基板612之一半厚度及穿隧層616鄰近電荷陷落層618之之一半厚度來描繪類似中心線617。在一特定實施例中，氮濃度614在穿隧層616之整個最初25%厚度上低於5×1021個原子/立方公分且在穿隧層616之50%厚度處或在中心線617處達到大約5×1021個原子/立方公分。在另一實施例中，氮濃度614在穿隧層616鄰近電荷捕獲層618之最後25%厚度內高於5×1021個原子/立方公分。在一例示性實施例中，對2.2nm之穿隧層而言，氮濃度614在穿隧層鄰近基板612之最初0.6nm內低於5×1021個原子/立方公分且在1.1nm之穿隧層 616厚度處為至少5×1021個原子/立方公分。以此方式，可在不顯著降低經縮放之SONOS型元件之電荷保存能力的情況下增加穿隧層之電容。
圖7說明一描繪展示可歸因於根據本發明之一實施例的經氮化之氧化物穿隧層之程式化電壓降低的模擬之圖表。如圖所示，在保存電壓下，20Å純氧化物穿隧層及4Å氮化物電荷捕獲層之漏電流等於20Å經氮化之氧化物穿隧層及40Å電荷捕獲層氮化物之漏電流，同時在程式化電壓下，經氮化之氧化物穿隧層之充電電流大於純氧化物穿隧層之充電電流。因此，在9.1V之程式化電壓或擦除電壓下，根據本發明之經氮化之氧化物穿隧層可提供與在10V之程式化電壓或擦除電壓下及習知純氧化物穿隧層所達成之程式化擦除位準相同之程式化擦除位準。
再參看圖5，SONOS型元件500之電荷捕獲層518可進一步包括任何一般已知之電荷捕獲材料且具有適於儲存電荷之任何厚度且調變元件之臨限電壓。在某些實施例中，電荷捕獲層518為氮化矽(Si3N4)、富矽氮化矽或富矽氮氧化矽。富矽薄膜包括懸空矽鍵。在一特定實施例中，電荷捕獲層518在電荷捕獲層之厚度上具有不均勻化學計量。舉例而言，電荷捕獲層518可進一步包括至少兩個具有不同矽、氧及氮組成之氮氧化物層。此在電荷捕獲層內的組成不均勻性具有諸多優於具有大體上均勻組成之習知SONOS電荷捕獲層之 效能優勢。舉例而言，降低習知SONOS電荷捕獲層之厚度增加陷阱至陷阱之穿隧率，導致資料保存能力損失。然而，當根據本發明之一實施例改變電荷捕獲層之化學計量時，可在仍然維持良好資料保存能力的同時按比例減小電荷捕獲層之厚度。
在一特定實施例中，底部氮氧化物層518A提供在具有相對較低捕獲狀態密度之電荷捕獲層內的局部區域，由此減小在穿隧氧化物介面處之陷阱密度以減少經縮放之SONOS元件中之陷阱輔助穿隧。對於給定電荷捕獲層厚度而言，此舉使所儲存電荷之損失減少從而允許縮放用於縮放ONO堆疊EOT之電荷捕獲層。在一此類實施例中，底部氮氧化物518A具有具備高矽濃度、高氧濃度及低氮濃度之第一組成從而提供富氧氮氧化物。此第一氮氧化物可具有在2.5nm與4.0nm之間的實際厚度，其對應於在1.5nm與5.0nm之間的EOT。在一特定實施例中，底部氮氧化物層518A具有大約為6之有效介電常數(ε)。
在另一實施例中，頂部氮氧化物層518B提供在具有相對較高捕獲狀態密度之電荷捕獲層內的局部區域。相對較高之捕獲狀態密度允許電荷捕獲層厚度減少從而提供使經縮放之ONO堆疊中保持適當記憶體視窗之足夠捕獲電荷。因此，對於特定電荷捕獲層厚度而言，高捕獲狀態密度具有增加記憶體元件的程式化電壓與擦除電壓之間的差異之效果， 從而允許電荷捕獲層厚度減小且由此減小經縮放之SONOS元件中的ONO堆疊之EOT。在一特定實施例中，頂部氮氧化物層之組成具有高矽濃度及高氮濃度以及低氧濃度從而產生富矽、貧氧之氮氧化物。通常，頂部氮氧化物之含矽量愈高，由頂部氮氧化物提供之捕獲狀態密度愈高且可減小之頂部氮氧化物層厚度愈多(由此減少電荷捕獲層厚度從而允許較低電壓操作)。另外，對於頂部氮氧化物層而言，含矽量愈高，電容率愈大且EOT愈低。對於該電荷捕獲層相對於具有大體上均勻組成之習知氮氧化物電荷捕獲層的EOT淨減小，此EOT減小可遠遠抵銷富氧底部氮氧化物之EOT增大。在一此類實施例中，頂部氮氧化物具有大約為7之有效介電常數。
圖7B描繪例示性二次離子質譜(SIMS)分布，其指示在沈積穿隧層、電荷捕獲層及阻擋層之後(初沈積時(as-deposited))的矽(Si)、氮(N)、氧(O)及氫(H)之濃度(以原子/立方公分為單位)。覆蓋基線條件("BL")及如圖5中所描繪之雙層氮氧化物條件("雙層")。基線條件具有組成均勻之習知電荷捕獲層。X軸表示深度，其中0nm處於阻擋層之暴露頂面且自頂部繼續向下穿過堆疊，終止於基板中。如圖所示，對於雙層條件而言，在深度介於大約5nm與10nm之間的區域(對應於電荷捕獲層之一部分)內，氧濃度遠低於1.0×1022個原子/立方公分。相比之下，在此同一區域內，基線條件顯示大於1.0×1022個原子/立方公分之大體上較高之氧濃度。如圖進一 步展示，在6nm與10nm標記之間，基線條件具有大體上恆定之氧濃度，而雙層條件展示在靠近10nm標記處之氧大體上多於6nm標記處之氧。此氧濃度不均勻性表示在雙層條件下貧氧頂部氮氧化物與富氧底部氮氧化物之間的轉變。
在某些實施例中，底部氮氧化物層厚度與頂部氮氧化物層厚度之比率在1：6與6：1之間，且更佳地底部氮氧化物厚度與頂部氮氧化物厚度之比率為至少1：4。在第一氮氧化物具有在2.5nm與4.0nm之間的實際厚度之例示性實施例中，對於淨實際厚度在7.5nm與10.0nm之間的電荷捕獲層518而言，第二氮氧化物518B具有在5.0nm與6.0nm之間的實際厚度。在一採用實際厚度為30Å之底部氮氧化物之特定實施例中，對於淨實際厚度為90Å之經縮放之電荷捕獲層而言，頂部氮氧化物具有60Å之實際厚度。
在此等特定實施例中，利用組成不均勻性將陷阱定位且限制於電荷捕獲層(亦即使陷阱聚集)距穿隧層介面一定距離之嵌入位置。圖8A進一步說明在根據本發明之一實施例的經縮放之SONOS元件之保存期間的能帶圖，該經縮放之SONOS元件包括介於一基板812與控制閘極814之間的一氮化穿隧氧化物816、一多層電荷捕獲氮氧化物818及一增密阻擋層820。如圖所描繪，電荷捕獲層818之組成不均勻性影響該電荷捕獲層之富矽頂部氮氧化物818B與富氧底部氮氧化物818A之間的原子價與導電帶二者。如圖8B中所示，根據本發 明之一實施例的電荷捕獲層提供在電荷捕獲層818內之富氧氮氧化物層與富矽氮氧化物層的介面處之能帶調變。對於給定電荷捕獲層厚度而言，此能帶隙調變用於將捕獲電荷重心定位在頂部氮氧化物層內，從而更遠離基板。氮氧化物層之間的導電帶調變亦可用於減小回流。
如圖8A進一步展示，在一特定實施例中，富矽頂部氮氧化物818B之一部分經氧化或再氧化。此富矽頂部區域之氧化可產生鄰近阻擋層820，相對於圖8A中出於說明之目的描繪為虛線的氧化前能帶隙的分級能帶隙。在一實施例中，大約一半之頂部氮氧化物層818B經再氧化從而具有朝向與阻擋層820的介面愈高之氧濃度。在另一實施例中，大體上整個頂部氮氧化物層818B經再氧化從而具有較初沈積時之氧濃度高之氧濃度。在一實施例中，再氧化作用使頂部氮氧化物層818B中之氧濃度增加大約0.25×1021-0.35×1021個原子/立方公分。此等採用經再氧化之電荷捕獲層之實施例可防止陷阱向電荷捕獲層與阻擋層之間的介面遷移，由此允許在不招致與使具有大體上均勻組成之電荷捕獲層變薄相關的電荷保存能力損失之情況下減小電荷捕獲層厚度。防止電荷向阻擋氧化層遷移亦降低在擦除期間跨過阻擋氧化物之電場，其減小電子的回流或允許按比例縮小阻擋氧化物同時維持相同電子回流位準。此由電荷捕獲層中具有不同化學計量之區域及進一步與在特定實施例中電荷捕獲層之一部分之再氧化組合 所提供的陷阱定位及限制可使根據本發明之經縮放之SONOS元件能在降低之電壓下或以更短程式化時間及擦除時間操作，同時維持記憶保存能力。
儘管如圖中所描繪及在本文其他地方所描述僅具有兩個氮氧化物層(亦即，一頂層及一底層)，但本發明不限於此，且多層電荷儲存層可包括任何數目(n)個氮氧化物層，該等層中之任何或所有者具有不同的氧、氮及/或矽組成。詳言之，已製造並試驗具有多達5個不同組成之氮氧化物層之多層電荷儲存層。
如圖5中進一步描繪，ONO堆疊504之阻擋層520包括一在約30Å與約50Å之間的二氧化矽層。SONOS型元件之ONO堆疊中阻擋層520之縮放並非無關緊要的，因為若不適當地進行縮放，則在某些偏壓條件下可有害地增加自控制閘極之載流子回流。在一包括經部分再氧化之電荷捕獲層之實施例中，阻擋層520為密度大於初沈積時之密度之高溫氧化物(HTO)。經增密之氧化物具有較低分率之末端氫鍵或羥鍵。舉例而言，自HTO氧化物移除氫或水具有增加薄膜密度且改良HTO氧化物品質之效果。較高品質氧化物使層能進行厚度上之縮放。在一實施例中，初沈積時氫濃度大於2.5×1020個原子/立方公分且在經增密之薄膜中減少為8.0×1019個原子/立方公分以下。在一例示性實施例中，初沈積時，HTO氧化物之厚度在2.5nm與10.0nm之間且在增密後變薄約10%至30%。
在一替代實施例中，進一步改變阻擋氧化層以併入氮。在一此類實施例中，以跨過阻擋氧化層之厚度的ONO堆疊之形式併入氮。此替代習知純氧阻擋層之夾層結構有利地降低通道與控制閘極之間的整個堆疊之EOT且允許能帶偏移之調整以減少載流子之往回注入。ONO阻擋層可因此與經氮化之穿隧氧化物及包含底部氮氧化物層及頂部氮氧化物層之電荷捕獲層合併。
ONO堆疊504之上為一閘極層514。閘極層514可為任何導體或半導體材料。在一此類實施例中，閘極層514為多晶矽(poly-silicon/poly)。在另一實施例中，閘極層514含有諸如(但不限於)鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳之金屬，其矽化物，其氮化物及其碳化物。在一特定實施例中，閘極層514為具有在70nm與250nm之間的實際厚度之多晶矽。
如圖5中進一步展示，SONOS型元件500包括與閘極層514緊密相鄰之閘極頂蓋層525且具有與閘極層514及ONO堆疊504大致相同之關鍵尺寸。在某些實施例中，閘極頂蓋層525形成閘極堆疊502之頂層且在閘極層514及ONO堆疊504圖案化期間提供堅硬遮罩。在一些實施例中，閘極頂蓋層525促進與SONOS元件自我對準接觸(SAC)之形成。閘極頂蓋層525可包含能夠提供對隨後之蝕刻製程之必要選擇性的任何材料，諸如(但不限於)二氧化矽、氮化矽及氮氧化矽。
在一特定實施例中，一SONOS型元件採用一 ONO堆疊，該ONO堆疊包括一具有14Å之EOT(對應於大約18Å之實際厚度)的氮化穿隧氧化物，一包含一具有20Å之EOT(對應於大約25Å之實際厚度)的底部氮氧化物層及一具有30Å之EOT(對應於大約6Å之實際厚度)的頂部氮氧化物層之電荷捕獲層，及一沈積為40Å且增密為30Å之阻擋氧化層。此SONOS型元件可在大約9V之電壓範圍下操作以在1ms至10ms脈衝之後提供2V之初始擦除電壓臨限值位準(VTE)。
圖9描繪用於製造諸如圖5中所描繪之經縮放之SONOS的方法之流程圖，如上文所述，該經縮放之SONOS包括一經氮化之氧化物穿隧層、一已經部分再氧化之多層電荷捕獲氮氧化物及一經增密之阻擋氧化層。圖9之製造方法以在操作901中在一基板之一含矽表面之上形成一經氮化之氧化物穿隧層開始。圖10描繪用於圖9中操作900之形成經氮化之氧化物的特定方法之流程圖。
在圖10中描繪之實施例中，SONOS型元件之經氮化之穿隧氧化物中的氮分布之修整係藉由多步驟氮化及氧化方法來實現。在操作1001中，由一在一諸如圖5之基板508的基板之一表面上面之含矽層形成一薄熱氧化物。因為需要與基板之良好介面，所以化學氧化物之形成可作為熱氧化之開始。因此在一特定實施例中，在熱氧化期間存在化學氧化物(與執行習知"HF最後"預清潔成對比)。在一此類實施例中，化學氧化物係由臭氧化水產生以形成具有大約1.0nm厚度之化學 氧化物層。
熱氧化物係形成至大約1.0nm與1.8nm之間的厚度。在一特定實施例中，熱氧化物係形成至1.0nm與1.2nm之間的厚度。因此，在操作1001之熱氧化期間存在1.0nm化學氧化物之實施例中，表面氧化物之厚度並不實質性增加，然而氧化物之品質得以改良。在另一實施例中，氧化物具有相對較低之密度以促進隨後顯著重量%之氮之併入。然而過低之薄膜密度將在矽基板介面上產生過多氮。操作1001中之二氧化矽層之形成進一步充當在隨後之熱處理期間阻止額外基板氧化物形成之方法，此在下文中作進一步論述。在一實施例中，採用大氣壓垂直熱反應器(VTR)在680℃與800℃之間的溫度下在諸如氧氣(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化性氣體之存在下產生熱氧化物。視所選之氧化劑而定，操作1001之氧化可持續3.5分鐘至20分鐘。在一大氣壓實施例中，採用在700℃與750℃之間的溫度下之O2氣體，7分鐘與20分鐘之間的製程時間形成大約1.0nm之二氧化矽薄膜。
在另一實施例中，由諸如可購自AVIZA technology(Scotts Valley,California)之高級垂直處理器(Advanced Vertical Processor,AVP)之次大氣壓處理器執行氧化操作1001。AVP可在如上文對於VTR實施例所述之溫度範圍內且在1托(T)與大氣壓之間的壓力下操作。視操作壓力而定， 如可由一般熟習此項技術者確定，用以形成厚度在大約1.0nm與1.8nm之間的熱二氧化矽薄膜之氧化時間可延長至接近一小時。
接著，在圖10中所描繪之多個氧化氮化方法之實施例中之操作1002中，氮化操作1001中所形成之熱氧化物。通常，在操作1002中，執行氮退火以增大介電常數(κ)且減少熱氧化物層之固定電荷。在一實施例中，氮退火採用氮(N2)或諸如氨(NH3)之氫化氮源。在另一實施例中，氮退火採用諸如氘化氨(ND3)之氘化氮源。在一特定實施例中，氮退火係在700℃與850℃之間的溫度下執行3.5分鐘與30分鐘之間的時間。在另一特定實施例中，氮退火係在725℃與775℃之間的溫度下執行3.5分鐘與30分鐘之間的時間。在一此類實施例中，在大氣壓下於725℃與775℃之間的溫度下引入NH3，歷時3.5分鐘與30分鐘之間。在一替代實施例中，次大氣壓NH3退火係在諸如AVP之處理器中於800℃至900℃下執行5分鐘至30分鐘。在又一實施例中，執行通常已知之氮電漿與熱退火組合。
操作1002之後，在操作1004中執行再氧化。在一實施例中，在再氧化製程期間，氧化性氣體經熱裂解以在接近於薄膜表面處提供氧基團。氧基團消除氮及氫捕獲電荷。再氧化操作1004亦在基板介面上產生額外氧化物以提供基板與穿隧層內氮濃度之間的實際偏移。舉例而言，再參看圖5，再氧化有助於將基板介面513與穿隧層516內之氮濃度分隔。 如圖6中特別展示，對於一實施例而言，在基板介面613上，穿隧層616中之氮濃度614顯著低於5×1021個原子/立方公分且可為約5×1020個原子/立方公分。此自基板介面之氮偏移改良SONOS型元件之保存能力。在一實施例中，產生於基板介面613上之氧化物之厚度限於1.2nm與3.0nm之間。在操作1004中，選擇再氧化製程條件以使得操作1001所形成之熱氧化物之厚度防止氧化超過大約3.0nm厚度，若超過則可使穿隧層缺乏任何有利之氮濃度。再氧化製程可採用諸如(但不限於)NO、N2O、O2、O3及蒸汽之通常已知之氧化劑。可由在800℃及850℃之間的溫度下操作之已知熱處理器引入任何該等氧化劑。視操作參數而定，再氧化時間可為約5分鐘至40分鐘。在一特定實施例中，在一於800℃與850℃之間的溫度下操作之大氣壓爐中採用NO歷時大約15分鐘之處理時間從而在矽基板上面形成大約2.2nm厚度之氮化氧化物膜。在一此類實施例中，2.2nm厚度之再氧化薄膜在鄰近與矽基板之介面處形成在0.5nm與0.8nm之間的區域，該區域具有低於5×1021個原子/立方公分之氮濃度。
在操作1004之再氧化之後，在操作1006中執行第二次氮退火以再氮化穿隧層。在不向基板介面上有害地引入大量氫或氮陷阱之情況下採用第二次氮退火以進一步增大穿隧層之介電常數。在一實施例中，在與操作1002中所執行之退火相同之條件下執行操作1006之第二次氮退火。在另一實 施例中，在較操作1002之第一次氮退火更高之溫度下執行操作1006之第二次氮退火以向穿隧層中引入額外之氮。在一實施例中，氮退火採用諸如NH3之氫化氮源。在另一實施例中，氮退火採用諸如ND3之氘化氮源。在一特定實施例中，操作1006之氮退火採用NH3在大氣壓下及在750℃與950℃之間的溫度下執行，處理時間在3.5分鐘與30分鐘之間。在另一特定實施例中，NH3退火係在大氣壓下於800℃與850℃之間的溫度下執行歷時5分鐘與10分鐘之間。
如所述，圖10中所描繪之操作1001至操作1006提供兩個氧化操作及兩個氮化操作。所描繪之反覆氧化、氮化流程允許穿隧層中氮濃度之特定修整從而達成程式化電壓之降低(或程式化速度之增大)與SONOS型元件之記憶保存能力之提高二者。氧化、氮化、再氧化、再氮化之操作1001至1006之連續性允許厚度小於3.0nm之穿隧層中可感測之氮濃度同時在穿隧層與基板之間提供具有極少氮及氫陷阱之介面。獨立之氧化、氮化、再氧化、再氮化操作1001至1006使第一次氧化及第二次氧化與第一次氮化及第二次氮化能夠在經獨立設計之條件下執行從而提供穿隧層中氮濃度分布之修整之較大自由度。在一有利實施例中，在操作之間不將基板自處理器移除之情況下，在一單個熱處理器中連續執行操作1001、1002、1004及1006。在一此類實施例中，操作1001至1006之製程壓力保持在大氣壓下。首先，在700℃與750℃之間 的溫度下執行氧化操作1001。隨後如指定改變氣流以在725℃與775℃之間的溫度下執行操作1002之氮退火。隨後使爐溫斜線上升至800℃與850℃之間且再次改變氣流以執行操作1004之再氧化。最終，在保持爐在800℃與850℃之間的同時，再次改變氣流以執行操作1006之第二次氮退火。
隨著圖5之經氮化之氧化物穿隧層516大體上完成，可藉由重新再次採用圖9中描繪之方法來繼續ONO堆疊之製造。在一實施例中，在操作902及904中以低壓CVD製程形成多個氮化物或氮氧化物電荷捕獲層，該CVD製程使用諸如矽烷(SiH4)、二氯矽烷(SiH2Cl2)、四氯矽烷(SiCl4)或雙-第三丁胺基矽烷(BTBAS)之矽源，諸如N2、NH3、N2O或三氧化氮(NO3)之氮源，及諸如O2或N2O之含氧氣體。或者，可使用氫已由氘置換之氣體，包括(例如)ND3取代NH3。以氘取代氫有利地鈍化在基板介面上之矽懸空鍵，由此延長SONOS型元件之NBTI(負偏壓溫度不穩定性)使用壽命。
在一例示性實施例中，在操作902中可藉由將基板置放於沈積室中且引入包括N2O、NH3及DCS之製程氣體，同時將該室維持在約5毫托(mT)至約500mT之間的壓力下，且將基板維持在約700℃至約850℃(且較佳至少約780℃)之溫度下歷時約2.5分鐘至約20分鐘之時段，從而將氮氧化物電荷捕獲層沈積於穿隧層之上。在另一實施例中，製程氣體可包括以約8：1至約1：8之比率混合的N2O與NH3之第一氣體混合物及 以約1：7至約7：1之比率混合的SiH2Cl2與NH3之第二氣體混合物，且其可以約5至約200標準立方公分/分鐘(sccm)之流動速率引入。已發現在此等條件下產生或沈積之氮氧化物層產生諸如圖5中所描繪之電荷捕獲層518A之富矽富氧氮氧化物層。電荷捕獲層之形成可進一步涉及在操作904中之CVD製程，該CVD製程採用以約8：1至約1：8之比率混合的N2O與NH3之第一氣體混合物及以約1：7至約7：1之比率混合的SiH2Cl2與NH3之第二氣體混合物，該等氣體混合物係以約5sccm至約20sccm之流動速率引入以產生諸如圖5中所描繪之電荷捕獲層518B的富矽富氮且貧氧之氮氧化物層。
在一實施例中，在操作901與904之間不將基板自沈積室卸除之情況下，在用以形成穿隧層之同一處理工具中依序執行操作902及904中電荷捕獲層之形成。在一特定實施例中，在不改變圖10之操作1006的第二次氮退火期間加熱基板之溫度的情況下沈積電荷捕獲層。在一實施例中，在操作901中之穿隧層氮化之後依序且立即藉由改變NH3氣體之流動速率且引入N2O及SiH2Cl2以提供所要氣體比率從而產生富矽且富氧層，富矽且富氮之氮氧化物層或雙層實施例中之上述兩個層來沈積電荷捕獲層。
操作904之後，在操作906中可藉由包括例如熱氧化或使用CVD技術沈積的任何適宜方法形成阻擋層。在一較佳實施例中，使用高溫CVD製程形成阻擋層。通常，沈積製 程涉及在一沈積室中於約50mT至約1000mT之壓力下提供諸如SiH4、SiH2Cl2或SiCl4之矽源及諸如O2或N2O之含氧氣體，歷時約10分鐘至約120分鐘之時段，同時將基板維持在約650℃至約850℃之溫度下。較佳地，在操作902及904中形成電荷捕獲層所採用之同一處理工具中依序沈積阻擋層。更佳地，在操作之間不移除基板之情況下，在與電荷捕獲層及穿隧層二者所採用之同一處理工具中形成阻擋層。
在圖9中描繪之實施例中，在操作908中使操作906中所沈積之阻擋層再氧化以增密阻擋層氧化物。如本文中其他地方所論述，操作908可進一步氧化或再氧化一部分或整個電荷捕獲層(諸如圖5中所展示之一部分或整個電荷捕獲層518B)以達成諸如圖8A中所描繪之分級能帶隙。通常，可在諸如氧氣(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化性氣體之存在下執行再氧化。在一實施例中，可在較沈積阻擋層之溫度更高之溫度下執行再氧化製程。沈積阻擋氧化物之後的再氧化使氧化劑能以更為受控的方式擴散以便可控地氧化或再氧化薄電荷捕獲層。在一特別有利之實施例中，採用稀釋濕式氧化。稀釋濕式氧化與濕式氧化之區別在於H2：O2之比率在1與1.3之間。在一特定實施例中，H2：O2之比率為大約1.2之稀釋氧化係在800℃與900℃之間的溫度下執行。在另一實施例中，稀釋氧化可持續足夠時間以便在矽基板上面產生5.0nm與12.5nm之間的二氧化矽。在一此類實 施例中，持續足夠時間以便在矽基板上面產生大約10nm至1.1nm之二氧化矽層。此稀釋氧化製程用以再氧化所沈積之阻擋層氧化物且可進一步氧化或再氧化一部分電荷捕獲層以給予如圖8A或8B中所描繪之能帶結構。在另一實施例中，操作908之再氧化可進一步用以在與SONOS型元件相同之基板上面之非SONOS型元件區域(諸如對於互補金屬氧化物矽(CMOS)場效電晶體(FET)而言)中形成閘極氧化物。在另一實施例中，操作908之再氧化可進一步用以使氘擴散至SONOS型元件的電荷捕獲層或阻擋層之部分中。
如圖9中所描繪，接著該方法可在操作910中隨著諸如圖5之閘極層514的閘極層之形成而完成。在某些實施例中，操作910可進一步包括諸如圖5中所描繪之閘極頂蓋層525的閘極頂蓋層之形成。隨著閘極堆疊製造之完成，可進行此項技術中已知之進一步處理以結束SONOS型元件300之製造。
儘管已用特定用於結構特徵及/或方法行為之語言來描述本發明，但應瞭解隨附申請專利範圍中定義之本發明不必限於所述特定特徵或行為。應將所揭示之特定特徵及行為理解為所主張的發明之特別合適之實施例，其致力於說明而非限制本發明。
500‧‧‧SONOS型元件
502‧‧‧SONOS閘極堆疊
504‧‧‧ONO堆疊
508‧‧‧基板
510‧‧‧源極及汲極區域
512‧‧‧通道區域
513‧‧‧基板介面
514‧‧‧閘極層
516‧‧‧穿隧層
517‧‧‧中心線
518A‧‧‧底部氮氧化物層/底部氮氧化物/電荷捕獲層
518B‧‧‧頂部氮氧化物層/第二氮氧化物/電荷捕獲層
520‧‧‧阻擋層
525‧‧‧閘極頂蓋層

Claims (20)

  1. 一種製造一非揮發性捕獲電荷記憶體元件之方法，其包含：在一基板上面形成一穿隧層；在該穿隧層上面形成一氮氧化物電荷捕獲層；在該氮氧化物電荷捕獲層上面沈積一阻擋層；使用一氧化退火來增密該阻擋層，其中該氧化退火氧化該氮氧化物電荷捕獲層之至少一部分，該經氧化之部分鄰近於該阻擋層；及在該經增密之阻擋層上面形成一閘極層。
  2. 如請求項1之方法，其中增密該阻擋層進一步包含使該阻擋層暴露於一具有一在大約1與1.3之間的H2：O2比率之稀釋濕式氧化中。
  3. 如請求項2之方法，其中該稀釋濕式氧化係在一大約800℃與大約900℃之間的溫度下執行。
  4. 如請求項1之方法，其中形成該氮氧化物電荷捕獲層包含沈積至少一個富矽、貧氧氮氧化物層且其中增密該阻擋層包含氧化少於該富矽、貧氧氮氧化物層之整個厚度之鄰近於該阻擋層之該富矽、貧氧氮氧化物層之一部分。
  5. 如請求項1之方法，其中形成該氮氧化物電荷捕獲層進一步包含：沈積至少一個富氧氮氧化物層；及在該至少一個富氧氮氧化物層上面沈積至少一個富矽、貧氧氮氧化物層。
  6. 如請求項5之方法，其中增密該阻擋層包含氧化少於該富矽、貧氧氮氧化物之整個厚度之鄰近於該阻擋層之該富矽、貧氧氮氧化物層之一部分。
  7. 如請求項5之方法，其中該富矽、貧氧氮氧化物係在一大約700℃至大約850℃之間的溫度下使用一製程氣體沈積，該製程氣體包含一至少以一約8：1至約1：8之比率混合的N2O與NH3之第一混合物及一至少以一約1：7 至約7：1之比率混合的SiH2Cl2與NH3之第二氣體混合物，該製程氣體係以一大約5sccm至大約20sccm之流動速率引入。
  8. 如請求項1之方法，其中形成該穿隧層進一步包含：氧化該基板以形成一氧化物薄膜；氮化該氧化物薄膜；再氧化該經氮化之氧化物薄膜；及再氮化該經再氧化之經氮化之氧化物薄膜。
  9. 如請求項8之方法，其中氧化該基板包括使該基板暴露於O2中且其中再氧化包括使該經氮化之氧化物薄膜暴露於NO中。
  10. 如請求項8之方法，其中該穿隧層、該電荷捕獲層及該阻擋層係各自於同一處理工具中在一大約700℃與大約850℃之間的溫度下連續形成。
  11. 一種製造一非揮發性捕獲電荷記憶體元件之方法，其包含：將一基板裝載至一熱處理工具中；在該基板上面形成一ONO堆疊，該ONO堆疊包含在該基板上面之一穿隧層、在該穿隧層上面之一氮氧化物電荷捕獲層及該氮氧化物電荷捕獲層上面之一阻擋層；自該熱處理工具卸除該基板；圖案化該ONO堆疊以暴露該基板之一矽表面之一部分；增密該ONO堆疊之該阻擋層及藉由一具有一在1與1.3之間的H2：O2比率之稀釋濕式氧化在該基板之該矽表面之該經暴露部分上面形成一閘極氧化物層；及在該經增密之阻擋層及該閘極氧化物層上面沈積一閘極層。
  12. 如請求項11之方法，其中該穿隧層厚度不大於3.0nm，該阻擋層厚度不大於7.5nm且該閘極氧化物層厚度不大於12.5nm。
  13. 如請求項11之方法，其中該稀釋濕式氧化之製程溫度高於形成該ONO 堆疊所採用之最高製程溫度。
  14. 一種非揮發性捕獲電荷記憶體元件，其包含：在一基板上面之一穿隧層，在該穿隧層上面之一氮氧化物電荷捕獲層，及該氮氧化物電荷捕獲層上面之一經增密之阻擋層，其中該氮氧化物電荷捕獲層包含一富氧氮氧化物層，及在該富氧氮氧化物層上面之一富矽、貧氧氮氧化物層；及其中該經增密之阻擋層包含該氮氧化物電荷捕獲層之鄰近於該阻擋層之經氧化之一部分。
  15. 如請求項14之非揮發性捕獲電荷記憶體元件，其中該富矽、貧氧氮氧化物層包含一小於大約1.0×1022個原子/立方公分之氧濃度。
  16. 如請求項15之非揮發性捕獲電荷記憶體元件，其中該富矽、貧氧氮氧化物層包含一大於2.5×1022個原子/立方公分之矽濃度及一大於2.5×1022個原子/立方公分之氮濃度。
  17. 如請求項14之非揮發性捕獲電荷記憶體元件，其中該富矽、貧氧氮氧化物層包含一小於大約7.0×1021個原子/立方公分之氧濃度且該富氧氮氧化物層包含一大於1.0×1022個原子/立方公分之氧濃度。
  18. 如請求項14之非揮發性捕獲電荷記憶體元件，其中該經增密之阻擋層係以一低於1.0×1020個原子/立方公分之氫濃度增密。
  19. 如請求項14之非揮發性捕獲電荷記憶體元件，其中該穿隧層厚度不大於3.0nm且進一步包含一第一區域，該第一區域包含鄰近於該基板之該穿隧層厚度之大約25%，其具有一低於一第二區域之氮濃度，該第二區域包含鄰近於該氮氧化物電荷捕獲層之該穿隧層厚度之大約25%。
  20. 如請求項14之非揮發性捕獲電荷記憶體元件，其中該第一區域具有一比 該第二區域低至少半個數量級之氮濃度，且該第二區域具有一至少5×1021個原子/立方公分之氮濃度。
TW096136630A 2007-05-25 2007-09-29 半導體-氧化物-氮化物-氧化物-半導體（ｓｏｎｏｓ）氧化物-氮化物-氧化物（ｏｎｏ）堆疊縮放 TWI436455B (zh)

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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090152621A1 (en) * 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
JP5238332B2 (ja) * 2008-04-17 2013-07-17 株式会社東芝 半導体装置の製造方法
US20100052037A1 (en) * 2008-08-28 2010-03-04 Albert Chin Charge-trapping engineered flash non-volatile memory
JP4902716B2 (ja) * 2008-11-20 2012-03-21 株式会社日立国際電気 不揮発性半導体記憶装置およびその製造方法
CN101859702B (zh) * 2009-04-10 2016-12-07 赛普拉斯半导体公司 含多层氧氮化物层的氧化物-氮化物-氧化物堆栈
US9102522B2 (en) 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
US8071453B1 (en) 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
US20110101442A1 (en) 2009-11-02 2011-05-05 Applied Materials, Inc. Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control
US8288811B2 (en) * 2010-03-22 2012-10-16 Micron Technology, Inc. Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US8524614B2 (en) * 2010-11-29 2013-09-03 International Business Machines Corporation III-V compound semiconductor material passivation with crystalline interlayer
TWI534897B (zh) * 2011-01-14 2016-05-21 賽普拉斯半導體公司 具有多重氮氧化物層之氧化物-氮化物-氧化物堆疊
US8772059B2 (en) * 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality
US8772057B1 (en) 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality
CN102446964B (zh) * 2011-11-08 2015-08-19 上海华力微电子有限公司 用dpn氮氧化硅作为sonos存储介质层的ono结构及其制备方法
US8836009B2 (en) * 2011-12-01 2014-09-16 National Chiao Tung University Flash memory
US20130168754A1 (en) * 2011-12-28 2013-07-04 Macronix International Co., Ltd. Method for fabricating a semiconductor device with increased reliability
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8980711B2 (en) * 2012-02-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device structure and method
KR20190082327A (ko) * 2012-03-29 2019-07-09 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 로직 ｃｍｏｓ 흐름에 대한 ｏｎｏ 통합 방법
WO2014008160A2 (en) * 2012-07-01 2014-01-09 Cypress Semiconductor Corporation Sonos ono stack scaling
CN109755135A (zh) * 2012-07-01 2019-05-14 赛普拉斯半导体公司 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺
US9378821B1 (en) 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9331184B2 (en) 2013-06-11 2016-05-03 United Microelectronics Corp. Sonos device and method for fabricating the same
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
CN104779208A (zh) * 2014-01-13 2015-07-15 上海华虹宏力半导体制造有限公司 一种改善sonos闪存中ono结构的数据存储时效的方法
US9412596B1 (en) * 2015-01-30 2016-08-09 International Business Machines Corporation Nitridation on HDP oxide before high-k deposition to prevent oxygen ingress
US20180033794A1 (en) 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-Volatile Memory With Reduced Program Speed Variation
US10128265B2 (en) 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
JP6876500B2 (ja) * 2017-04-19 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019054068A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
CN109166861B (zh) * 2018-09-12 2020-11-24 长江存储科技有限责任公司 一种三维存储器及其制作方法
US10741253B1 (en) * 2019-02-20 2020-08-11 Sandisk Technologies Llc Memory device with compensation for erase speed variations due to blocking oxide layer thinning
JP7189814B2 (ja) * 2019-03-18 2022-12-14 キオクシア株式会社 半導体記憶装置
CN111279481B (zh) * 2020-01-14 2022-01-28 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法
US20230101604A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Three-dimensional memory devices with transition metal dichalcogenide (tmd) channels

Family Cites Families (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4395438A (en) * 1980-09-08 1983-07-26 Amdahl Corporation Low pressure chemical vapor deposition of silicon nitride films
JPS6010644A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置の製造方法
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US4843023A (en) 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
FR2683337B1 (fr) 1991-10-31 1994-01-07 Bendix Europe Services Technique Dispositif de regulation de pression pour circuit hydraulique.
JPH0799252A (ja) * 1993-06-22 1995-04-11 Sharp Corp 強誘電体膜の製造方法及びそれを用いた半導体装置
TW276353B (zh) * 1993-07-15 1996-05-21 Hitachi Seisakusyo Kk
JP3236706B2 (ja) * 1993-07-30 2001-12-10 三菱電機株式会社 不揮発性半導体記憶装置およびその製造方法
US5405791A (en) 1994-10-04 1995-04-11 Micron Semiconductor, Inc. Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers
US5573963A (en) 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
KR0166840B1 (ko) 1995-05-12 1999-01-15 문정환 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US5793089A (en) 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
TW471068B (en) * 1997-03-05 2002-01-01 Hitachi Ltd Method for fabricating semiconductor integrated circuit device with insulation film
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
US5972765A (en) * 1997-07-16 1999-10-26 International Business Machines Corporation Use of deuterated materials in semiconductor processing
WO1999006110A1 (en) * 1997-07-29 1999-02-11 Silicon Genesis Corporation Cluster tool method and apparatus using plasma immersion ion implantation
FR2770328B1 (fr) * 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6015739A (en) * 1997-10-29 2000-01-18 Advanced Micro Devices Method of making gate dielectric for sub-half micron MOS transistors including a graded dielectric constant
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6475927B1 (en) * 1998-02-02 2002-11-05 Micron Technology, Inc. Method of forming a semiconductor device
US6157426A (en) * 1998-02-13 2000-12-05 Ois Optical Imaging Systems, Inc. Liquid crystal display with SiOx Ny inclusive multilayer black matrix
TW385544B (en) * 1998-03-02 2000-03-21 Samsung Electronics Co Ltd Apparatus for manufacturing semiconductor device, and method of manufacturing capacitor of semiconductor device thereby
US6093606A (en) 1998-03-05 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical stacked gate flash memory device
US6001713A (en) * 1998-09-16 1999-12-14 Advanced Micro Devices, Inc. Methods for forming nitrogen-rich regions in a floating gate and interpoly dielectric layer in a non-volatile semiconductor memory device
JP2000200842A (ja) 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US6433383B1 (en) * 1999-07-20 2002-08-13 Advanced Micro Devices, Inc. Methods and arrangements for forming a single interpoly dielectric layer in a semiconductor device
US6153543A (en) * 1999-08-09 2000-11-28 Lucent Technologies Inc. High density plasma passivation layer and method of application
JP4586219B2 (ja) 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
US6597047B2 (en) * 2000-03-22 2003-07-22 Matsushita Electric Industrial Co., Ltd. Method for fabricating a nonvolatile semiconductor device
US7494927B2 (en) * 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
DE10038877A1 (de) * 2000-08-09 2002-02-28 Infineon Technologies Ag Speicherzelle und Herstellungsverfahren
US6479339B2 (en) 2000-10-10 2002-11-12 Texas Instruments Incorporated Use of a thin nitride spacer in a split gate embedded analog process
JP4151229B2 (ja) 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6444521B1 (en) * 2000-11-09 2002-09-03 Macronix International Co., Ltd. Method to improve nitride floating gate charge trapping for NROM flash memory device
US6610615B1 (en) * 2000-11-15 2003-08-26 Intel Corporation Plasma nitridation for reduced leakage gate dielectric layers
US7075121B2 (en) * 2000-12-20 2006-07-11 Yamaha Corporation Magnetic tunneling junction element having thin composite oxide film
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6445030B1 (en) * 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
US6518113B1 (en) * 2001-02-06 2003-02-11 Advanced Micro Devices, Inc. Doping of thin amorphous silicon work function control layers of MOS gate electrodes
US6768856B2 (en) * 2001-02-09 2004-07-27 Corning Incorporated High germanium content waveguide materials
US6365518B1 (en) * 2001-03-26 2002-04-02 Applied Materials, Inc. Method of processing a substrate in a processing chamber
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
JP4091265B2 (ja) * 2001-03-30 2008-05-28 株式会社東芝 半導体装置及びその製造方法
US6429081B1 (en) 2001-05-17 2002-08-06 Taiwan Semiconductor Manufacturing Company Parasitic surface transfer transistor cell (PASTT cell) for bi-level and multi-level NAND flash memory
US6610614B2 (en) * 2001-06-20 2003-08-26 Texas Instruments Incorporated Method for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
CN100359701C (zh) 2001-08-10 2008-01-02 斯平内克半导体股份有限公司 具有改进的驱动电流特性的晶体管及其制作方法
US7115469B1 (en) * 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
KR100437466B1 (ko) * 2001-12-27 2004-06-23 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
US20030124873A1 (en) * 2001-12-28 2003-07-03 Guangcai Xing Method of annealing an oxide film
EP1333473A1 (en) * 2002-01-31 2003-08-06 STMicroelectronics S.r.l. Interpoly dielectric manufacturing process for non volatile semiconductor memories
US6677213B1 (en) * 2002-03-08 2004-01-13 Cypress Semiconductor Corp. SONOS structure including a deuterated oxide-silicon interface and method for making the same
KR100437453B1 (ko) 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
DE10394372B4 (de) * 2002-06-28 2011-07-28 National Institute Of Advanced Industrial Science And Technology Verfahren zur Herstellung einer Halbleitervorrichtung
KR100493022B1 (ko) * 2002-07-10 2005-06-07 삼성전자주식회사 Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
US6939403B2 (en) * 2002-11-19 2005-09-06 Blue29, Llc Spatially-arranged chemical processing station
US6991987B1 (en) * 2002-11-27 2006-01-31 Advanced Micro Devices, Inc. Method for producing a low defect homogeneous oxynitride
JP2004193178A (ja) 2002-12-06 2004-07-08 Ｆａｓｌ Ｊａｐａｎ 株式会社 半導体記憶装置及びその製造方法
KR100881201B1 (ko) * 2003-01-09 2009-02-05 삼성전자주식회사 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7033957B1 (en) * 2003-02-05 2006-04-25 Fasl, Llc ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices
US6746968B1 (en) * 2003-02-12 2004-06-08 Macronix International Co., Ltd. Method of reducing charge loss for nonvolatile memory
US6794764B1 (en) 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
US20050070126A1 (en) * 2003-04-21 2005-03-31 Yoshihide Senzaki System and method for forming multi-component dielectric films
US7812375B2 (en) * 2003-05-28 2010-10-12 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
US7179754B2 (en) * 2003-05-28 2007-02-20 Applied Materials, Inc. Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy
US8107882B2 (en) * 2003-07-30 2012-01-31 Intellectual Ventures I Llc Intelligent downstream traffic delivery to multi-protocol stations
US7211864B2 (en) 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US6958511B1 (en) * 2003-10-06 2005-10-25 Fasl, Llc Flash memory device and method of fabrication thereof including a bottom oxide layer with two regions with different concentrations of nitrogen
KR100586647B1 (ko) 2003-10-06 2006-06-07 동부일렉트로닉스 주식회사 플래시 메모리 장치 및 그 제조 방법
CN101426597B (zh) * 2003-10-15 2012-07-25 乔纳森·R·坎彼安 用于材料成型和接合的材料固持装置和方法
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100618815B1 (ko) 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US7183166B2 (en) 2003-11-25 2007-02-27 Macronix International Co., Ltd. Method for forming oxide on ONO structure
JP4187252B2 (ja) * 2004-01-06 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7018868B1 (en) * 2004-02-02 2006-03-28 Advanced Micro Devices, Inc. Disposable hard mask for memory bitline scaling
US7390718B2 (en) * 2004-02-20 2008-06-24 Tower Semiconductor Ltd. SONOS embedded memory with CVD dielectric
US7405125B2 (en) * 2004-06-01 2008-07-29 Macronix International Co., Ltd. Tunnel oxynitride in flash memories
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7091089B2 (en) 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
US7091130B1 (en) 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
KR100623597B1 (ko) * 2004-07-06 2006-09-19 주식회사 하이닉스반도체 라디컬 산화에 의한 반도체 소자 제조 방법
US7297597B2 (en) 2004-07-23 2007-11-20 Promos Technologies, Inc. Method for simultaneously fabricating ONO-type memory cell, and gate dielectrics for associated high voltage write transistors and gate dielectrics for low voltage logic transistors by using ISSG
US6946349B1 (en) 2004-08-09 2005-09-20 Chartered Semiconductor Manufacturing Ltd. Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses
KR100583969B1 (ko) 2004-08-13 2006-05-26 삼성전자주식회사 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법
JP4951861B2 (ja) * 2004-09-29 2012-06-13 ソニー株式会社 不揮発性メモリデバイスおよびその製造方法
US7060594B2 (en) 2004-10-19 2006-06-13 Macronix International Co., Ltd. Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US8264028B2 (en) 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7642585B2 (en) 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100644405B1 (ko) 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
US20060226500A1 (en) 2005-04-06 2006-10-12 Po-Lun Cheng Gate dielectric layer and method of forming the same
KR100644397B1 (ko) * 2005-04-07 2006-11-10 삼성전자주식회사 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법
US7816728B2 (en) 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7402850B2 (en) 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US7227786B1 (en) * 2005-07-05 2007-06-05 Mammen Thomas Location-specific NAND (LS NAND) memory technology and cells
US7352018B2 (en) 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
JP5032056B2 (ja) * 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
JP2007043147A (ja) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
JP4476196B2 (ja) * 2005-08-23 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US20070049048A1 (en) * 2005-08-31 2007-03-01 Shahid Rauf Method and apparatus for improving nitrogen profile during plasma nitridation
US7429767B2 (en) 2005-09-01 2008-09-30 Micron Technology, Inc. High performance multi-level non-volatile memory device
KR100697291B1 (ko) 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100719219B1 (ko) 2005-09-20 2007-05-16 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
WO2007034376A2 (en) 2005-09-23 2007-03-29 Nxp B.V. Memory device with a strained base layer and method of manufacturing such a memory device
US20070087503A1 (en) 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US8022465B2 (en) 2005-11-15 2011-09-20 Macronrix International Co., Ltd. Low hydrogen concentration charge-trapping layer structures for non-volatile memory
US7514323B2 (en) * 2005-11-28 2009-04-07 International Business Machines Corporation Vertical SOI trench SONOS cell
US7678662B2 (en) 2005-12-13 2010-03-16 Applied Materials, Inc. Memory cell having stressed layers
US7482236B2 (en) * 2006-01-06 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a sidewall SONOS memory device
DE102006001680B3 (de) 2006-01-12 2007-08-09 Infineon Technologies Ag Herstellungsverfahren für eine FinFET-Transistoranordnung und entsprechende FinFET-Transistoranordnung
JP4824430B2 (ja) * 2006-02-28 2011-11-30 富士フイルム株式会社 ナノ構造体の製造方法
JP4646837B2 (ja) * 2006-03-13 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7859026B2 (en) 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
US7439594B2 (en) 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US7948799B2 (en) 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
JP2008034456A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
KR100755410B1 (ko) 2006-09-22 2007-09-04 삼성전자주식회사 게이트 구조물 및 이를 형성하는 방법, 비휘발성 메모리장치 및 이의 제조 방법
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7651915B2 (en) 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
US7811887B2 (en) 2006-11-02 2010-10-12 Saifun Semiconductors Ltd. Forming silicon trench isolation (STI) in semiconductor devices self-aligned to diffusion
US7646041B2 (en) 2006-12-04 2010-01-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
US20080150003A1 (en) 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
US7811886B2 (en) 2007-02-06 2010-10-12 Freescale Semiconductor, Inc. Split-gate thin film storage NVM cell with reduced load-up/trap-up effects
US20080237694A1 (en) 2007-03-27 2008-10-02 Michael Specht Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
KR100894098B1 (ko) 2007-05-03 2009-04-20 주식회사 하이닉스반도체 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) * 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8067284B1 (en) * 2007-05-25 2011-11-29 Cypress Semiconductor Corporation Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer
US7670963B2 (en) 2007-05-25 2010-03-02 Cypress Semiconductor Corportion Single-wafer process for fabricating a nonvolatile charge trap memory device
US8063434B1 (en) * 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US7880219B2 (en) * 2007-05-25 2011-02-01 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having <100> crystal plane channel orientation
US8680601B2 (en) 2007-05-25 2014-03-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
DE102007025342B4 (de) 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US20090039414A1 (en) 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
TW200913162A (en) 2007-09-11 2009-03-16 Univ Nat Chiao Tung Nonvolatile memory device with nanowire channel and a method for fabricating the same
US20090086548A1 (en) 2007-10-02 2009-04-02 Eon Silicon Solution, Inc. Flash memory
KR100880228B1 (ko) 2007-10-17 2009-01-28 주식회사 동부하이텍 Ｓｏｎｏｓ 반도체 소자의 제조방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
WO2009072983A1 (en) 2007-12-07 2009-06-11 Agency For Science, Technology And Research Memory cell and methods of manufacturing thereof
US20090152621A1 (en) 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8120095B2 (en) 2007-12-13 2012-02-21 International Business Machines Corporation High-density, trench-based non-volatile random access SONOS memory SOC applications
US8722484B2 (en) 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
KR100975912B1 (ko) 2008-02-15 2010-08-13 한양대학교 산학협력단 다중 비트 비휘발성 메모리 소자 및 상기 소자의 동작 방법
KR100950477B1 (ko) 2008-03-05 2010-03-31 주식회사 하이닉스반도체 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
US8163660B2 (en) 2008-05-15 2012-04-24 Cypress Semiconductor Corporation SONOS type stacks for nonvolatile change trap memory devices and methods to form the same
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101573697B1 (ko) 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20100111163A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 비휘발성 메모리 소자
US8071453B1 (en) 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
US8222688B1 (en) 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
KR101756227B1 (ko) 2010-08-13 2017-07-10 삼성전자 주식회사 수직 채널 패턴을 포함하는 반도체 소자
JP5172920B2 (ja) 2010-09-16 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법

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