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CN105810691A - 像素结构与其制造方法 - Google Patents

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CN105810691A
CN105810691A CN201610230087.0A CN201610230087A CN105810691A CN 105810691 A CN105810691 A CN 105810691A CN 201610230087 A CN201610230087 A CN 201610230087A CN 105810691 A CN105810691 A CN 105810691A
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张吉和
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Abstract

本发明提供一种像素结构与其制造方法，该像素结构包括扫描线、数据线、主动元件、像素电极。扫描线及数据线位于基板上。主动元件位于基板上，包括凸起物、栅极、半导体层、栅极绝缘层、源极以及漏极。凸起物具有上表面与位于上表面周边的多个侧表面。栅极覆盖凸起物且电连接扫描线。半导体层位于凸起物的上表面以及侧表面。栅极绝缘层位于栅极与半导体层之间。源极位于凸起物的至少一侧表面，与半导体层接触并电连接数据线。漏极位于凸起物的上表面上并与半导体层接触，漏极未覆盖位于凸起物的上表面与侧表面之间的转角部上的半导体层。像素电极电连接主动元件。本发明可在不损失像素结构开口率的同时，提升像素结构通道宽度与通道长度的比值。

Description

像素结构与其制造方法
技术领域
本发明是有关于一种像素结构及其制造方法。
背景技术
在诸多平面显示器中，薄膜晶体管液晶显示器(ThinFilmTransistorLiquidCrystalDisplay,TFT-LCD)具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性，因此，液晶显示器深受消费者欢迎。薄膜晶体管液晶显示器主要是由主动阵列基板、彩色滤光基板与位于两基板之间的液晶层所构成。主动阵列基板具有主动区以及周边电路区。主动阵列位于主动区内，而驱动电路则位于周边电路区内。
以主动区上的主动阵列为例，具有高通道宽度与通道长度的比值(W/L)的薄膜晶体管常被使用到。一般而言，薄膜晶体管的开启电流(Ion)与通道宽度与通道长度的比值(W/L)成正比，且满足关系式：Ion＝U*W/L*(VG-Vth)*VD，其中U为载子移动率，W为通道宽度，L为通道长度，VG为栅极电压，Vth为临界电压，而VD为漏极电压。由上述关系式可知，增加通道宽度与通道长度的比值(W/L)可以提高开启电流(Ion)。然而，受限于现今曝光显影制造工艺的可行技术，通道长度目前仅可缩小至约3.5微米(μm)。
因此，为了有效提高通道宽度与通道长度的比值(W/L)，增加通道宽度则成为解决问题的另一个选择。但是，通道宽度的增加往往会使元件布局面积大幅度的增加，而导致开口率的损失。
发明内容
本发明提供一种像素结构与其制造方法，其可在提高像素结构中的通道宽度与通道长度的比值(W/L)时，同时提高像素结构的开口率。
本发明提出一种像素结构，其包括扫描线、数据线、主动元件、像素电极。扫描线以及数据线位于基板上。主动元件位于基板上，且包括凸起物、栅极、半导体层、栅极绝缘层、源极以及漏极。凸起物位于基板上且具有上表面以及位于上表面周边的多个侧表面。栅极覆盖凸起物，且与扫描线电连接。半导体层位于凸起物的上表面以及侧表面。栅极绝缘层位于栅极与半导体层之间。源极位于凸起物的至少一侧表面并且与半导体层接触，且源极与数据线电连接。漏极位于凸起物的上表面上并与半导体层接触，其中漏极未覆盖位于凸起物的上表面与侧表面之间的转角部上的半导体层。像素电极与主动元件的漏极电连接。
本发明另提出一种像素结构的制造方法，此制造方法包括以下步骤。在基板上形成凸起物，且凸起物具有上表面以及位于上表面周边的多个侧表面。在凸起物上形成栅极，并且在基板上形成与栅极连接的扫描线。在凸起物的上表面以及侧表面上形成半导体层。形成栅极绝缘层，位于栅极与半导体层之间。在凸起物上形成导电层。在导电层上形成图案化光阻层，其中图案化光阻层的厚度小于凸起物的高度。以图案化光阻层作为蚀刻掩膜以图案化导电层，以在凸起物的上表面上形成出漏极，其中漏极未接触位于凸起物的上表面与侧表面之间的转角部上的半导体层。在凸起物的周边形成源极以及与源极连接的数据线，其中源极局部地覆盖凸起物的侧表面。形成像素电极，像素电极与漏极电连接。
基于上述，本发明的像素结构是在基板上设置凸起物，并藉由凸起物的特殊外形轮廓，使得设置于凸起物上方的光阻材料可自动分离开来而形成图案化光阻层。据此，本发明的像素结构可在不损失或提高像素结构的开口率的条件下，提升像素结构的通道宽度与通道长度的比值(W/L)。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1A至图1H为本发明一实施例的像素结构的制造方法的流程剖面图。
图2A为图1H的像素结构的俯视示意图。
图2B为图1H的像素结构的另一变化例的俯视示意图。
图3A至图3E为本发明另一实施例的像素结构的部分制造方法的流程剖面图。
图4为图3E的像素结构的俯视示意图。
图5A至图5B为本发明另一实施例的像素结构的部分制造方法的流程剖面图。
图6为图5B的像素结构的俯视示意图。
图7为本发明另一实施例的像素结构的部分制造方法的剖面图。
图8为图7的像素结构的俯视示意图。
图9为本发明另一实施例的像素结构沿着剖面线AA’的剖面示意图。
图10为图9的像素结构的俯视示意图。
图11A至图11E为本发明一实施例的像素结构的部分制造方法的流程剖面图。
符号说明：
100a、100a’、100b、100c、100d：主动元件
110：基板
112：凸起物
112a：凸起物的上表面
112b：凸起物的侧表面
120：栅极
130：栅极绝缘层
140：半导体层
150：导电层
151：图案化导电层
160：保护层
170：平坦层
180：连接部
190：绝缘层
200：像素电极
220：图案化光阻层
220a：第一光阻部
220b：第二光阻部
220’、240：光阻层
C：接触窗
D：漏极
DL：数据线
H1：高度
H2：厚度
O：开口
S：源极
SL：扫描线
AA’：切线
具体实施方式
图1A至图1H为本发明一实施例的像素结构的制造方法的流程剖面图，是沿着图2A或图2B中剖线AA’的剖面图。图2A为图1H的像素结构的俯视示意图。图2B为图1H的像素结构的另一变化例的俯视示意图。请先参照图1A，提供一基板110。基板110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、金属、硅片、陶瓷、或其它可适用的材料)、或是其它可适用的材料。若使用导电材料或金属时，则在基板110上覆盖一层绝缘层(未绘示)，以避免短路问题。在基板110上形成凸起物112，其中凸起物112具有上表面112a以及位于上表面112a四周的多个侧表面112b。此外，凸起物112具有高度H1。高度H1约介于1微米至5微米之间，其中又以约介于2微米至4微米之间较佳，但不以此为限。在本实施例中，凸起物112例如是先沉积凸起物材料层(未绘示)对其进行图案化制造工艺以形成凸起物112。上述图案化制造工艺例如是光刻蚀刻制造工艺，但本发明不限于此。凸起物112的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少二种材料的堆叠层)、有机材料、导电材料、非导电材料、或其它合适的材料、或上述的组合。
请参照图1B，在基板110与凸起物112上依序形成栅极120与扫描线SL、栅极绝缘层130以及半导体层140。栅极120位于凸起物112的上表面112a以及侧表面112b上方，且栅极120以及扫描线SL彼此连接(如图2A所示)。栅极绝缘层130位于栅极120以及半导体层140之间且覆盖栅极120。半导体层140位于凸起物112的上表面112a以及侧表面112b上，且还包括从凸起物112的侧表面112b延伸到基板110上。栅极120、扫描线SL、栅极绝缘层130以及半导体层140的形成方法例如是先于基板110以及凸起物112上形成第一金属层(未绘示)，对其进行图案化制造工艺以形成栅极120以及与栅极120连接的扫描线SL；接着在基板110上沉积闸绝缘材料层，以形成栅极绝缘层130，其中栅极绝缘层130覆盖栅极120以及扫描线SL；最后，在基板110上沉积半导体材料层(未绘示)，对其进行图案化制造工艺，以在位于凸起物112的上表面112a以及侧表面112b上方的栅极绝缘层130上以及部分位于基板110上方的栅极绝缘层130上的形成半导体层140。上述图案化制造工艺例如是光刻蚀刻制造工艺，但本发明不限于此。值得说明的是半导体层140的图案化也可与后续导电层150一起制造工艺，其详细步骤将于后续段落说明。
栅极120以及扫描线SL的材料包含金属、金属氧化物、有机导电材料或上述的组合。栅极绝缘层130的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。半导体层140的材质例如是金属氧化物半导体材料或非晶硅材料等，例如是氧化铟镓锌(Indium-Gallium-ZincOxide,IGZO)、氧化锌(ZnO)氧化锡(SnO)、氧化铟锌(Indium-ZincOxide,IZO)、氧化镓锌(Gallium-ZincOxide,GZO)、氧化锌锡(Zinc-TinOxide,ZTO)或氧化铟锡(Indium-TinOxide,ITO)、或其它合适的材料、或上述的组合。在本实施例中，栅极120、栅极绝缘层130以及半导体层140是单层结构，本发明不限于此。在其他实施例中，栅极120、栅极绝缘层130以及半导体层140亦可以是双层结构或多层堆叠结构。
请参照图1C，在基板110上方形成导电层150，以覆盖栅极绝缘层130以及半导体层140。以导电特性为考量下，导电层150的材料例如是金属、金属氧化物、有机导电材料或上述的组合，然本发明不限于此。
接着，在导电层150上形成图案化光阻层220，其中图案化光阻层220具有第一光阻部220a与第二光阻部220b，且图案化光阻层220的厚度H2小于凸起物112的高度H1，如图1D所示。图案化光阻层220的形成方法例如是先于基板110上进行光阻材料的涂布程序。举例来说，涂布一层具有低于凸起物112的高度的光阻材料(未绘示)于基板110上，并藉由凸起物112的凸起轮廓，使得位于凸起物112的上表面112a的光阻材料与位于凸起物112的侧表面112b的光阻材料自动分离开来；接着，进行上述光阻材料的固化程序，使得位于凸起物112的上表面112a的光阻材料与位于凸起物112的侧表面112b的光阻材料固化而分别形成第一光阻部220a与第二光阻部220b，而构成图案化光阻层220。图案化光阻层220的材料例如是正型光阻或负型光阻，本发明不以此为限。值得注意的是，形成图案化光阻层220的方法并未包括曝光与显影程序。此外，于上述位于凸起物112的上表面112a的光阻材料与位于凸起物112的侧表面112b的光阻材料自动分离开来的步骤后，因为制造工艺变异，有时会有些光阻材料残留于转角处，这时可以藉由等离子处理、灰化处理等方法，使光阻材料完全分离开来，形成第一光阻部220a与第二光阻部220b。
请参照图1E，以图案化光阻层220为蚀刻光掩膜，对导电层150进行第一次图案化程序，以形成漏极D与图案化导电层151，然后移除图案化光阻层220。漏极D与半导体层140接触。其中，漏极D位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，且未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140，而图案化导电层151则覆盖于凸起物112的部分侧表面112b上。上述图案化制造工艺例如是蚀刻制造工艺，本发明不限于此。
接着，在基板110上形成光阻层240，如图1F所示。请参照图1G，以光阻层240为蚀刻光掩膜，对图案化金属层151进行第二次图案化程序，以在凸起物112的四周形成源极S以及数据线DL，然后移除光阻层240。其中，源极S位于凸起物112的至少一侧表面112b上且由凸起物112的至少一侧表面112b延伸到基板110上，并与半导体层140接触，且源极S未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。换言之，源极S是局部地覆盖于凸起物112的至少一侧表面112b且不覆盖于凸起物112的上表面112a。此外，源极S以及数据线DL彼此连接，如图2A和2B所示。在本实施例中，源极S的形状例如是U型，然本发明不限于此；在其它实施例中，源极S的形状也可以例如是I型或L型。光阻层240的材料例如是正型光阻或负型光阻；且上述图案化制造工艺例如是光刻与蚀刻制造工艺，本发明不限于此。即，图案化光阻层220是作为对金属层150进行图案化程序的蚀刻光掩膜，藉以定义出源极S与漏极D的分界。至此步骤，本实施例的主动元件100a已形成。在本实施例中，主动元件100a例如是底部栅极型薄膜晶体管，但本发明不限于此。根据其他实施例，主动元件100a也可以是顶部栅极型薄膜晶体管。
请同时参照图1H以及图2A，在主动元件100a上依序形成保护层160、平坦层170以及像素电极200，其中像素电极200与主动元件100a的漏极D电连接。具体来说，在本实施例中，于形成保护层160、平坦层170以及像素电极200之前，在形成漏极D的同时，包括形成连接部180。具体来说，漏极D以及与漏极D连接的连接部180位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，且未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。其中，漏极D对应于栅极G设置，连接部180不与栅极G重叠，如图2A所示。据此，连接部180的一端与漏极D连接且位于半导体层140上，并顺着凸起物112的上表面112a朝像素电极200的配置区区域延伸。换言之，连接部180自漏极D往像素电极200延伸，用以连接漏极D与像素电极200。
然本发明不限于此，在其它实施例中，与漏极D连接的连接部180以及漏极D亦可为两个不同膜层(如图2B所示)，例如是藉由两道图案化制造工艺而分别形成。连接部180位于凸起物112的至少一侧表面112b上且覆盖于凸起物112的上表面112a，其中连接部180的一端与漏极D相连接，且连接部180的另一端顺着凸起物112的至少一侧表面112b延伸至像素电极200的配置区区域而与像素电极200相连接。据此，连接部180自漏极D往像素电极200延伸，用以连接漏极D与像素电极200。
承上所述，即本实施例是在形成源极S、漏极D以及与漏极D连接的连接部180之后，于主动元件100a上形成保护层160，其中保护层160覆盖源极S、漏极D以及连接部180；于保护层160上形成平坦层170，且平坦层170覆盖漏极D以及连接部180；接着，对平坦层170与保护层160进行图案化以形成暴露出连接部180的接触窗C；最后，在保护层160以及平坦层170上形成像素电极200，像素电极200位于漏极D以及连接部180的上方，使像素电极200通过位于保护层160以及平坦层170中的接触窗C与连接部180相接。即，像素电极200通过接触窗C与主动元件100a的漏极D电连接。然本发明不以此为限，在其它实施例中，像素电极200例如亦可以位于连接部180的上方而不重叠于漏极D。
保护层160的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少两种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。平坦层170的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少两种材料的堆叠层)、有机材料(例如：聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类、或其它合适的材料、或上述的组合)、或其它合适的材料、或上述的组合。像素电极200可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式像素电极的材质包括具有高反射率的金属材料。至此步骤，本实施例的像素结构已完成。
就结构上而言，请再参考图1H与图2A，本实施例的像素结构具有扫描线SL、数据线DL、主动元件100a以及像素电极200。主动元件100a包括凸起物112、栅极120、栅极绝缘层130、半导体层140、源极S以及漏极D。本实施例的像素结构还包括保护层160、平坦层170以及连接部180。凸起物112位于基板110上且具有上表面112a以及位于上表面112a周边的多个侧表面112b。栅极120覆盖凸起物112，且与扫描线SL电连接。半导体层140位于凸起物112的上表面112a以及侧表面112b，且由凸起物112的至少一侧表面112b延伸到基板110上。栅极绝缘层130位于栅极120与半导体层140之间。源极S位于凸起物112的至少一侧表面112b但不覆盖凸起物112的上表面112a，且由凸起物112的至少一侧表面112b延伸到基板110上，其中源极S与半导体层140接触并与数据线DL电连接。漏极D位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，并与半导体层140接触。其中，源极S与漏极D皆未覆盖凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。连接部180位于凸起物112上与漏极D连接，并自漏极D往像素电极200延伸。保护层160覆盖源极S、漏极D以及半导体层140但未覆盖于连接部180上的接触窗C。平坦层170位于保护层160上，且未覆盖于连接部180上的接触窗C。在本实施例中，平坦层170的厚度例如是大于凸起物112的高度H1，但本发明不限于此；在其它实施例中，平坦层170的厚度可以小于或等于凸起物112的高度H1。像素电极200位于保护层160以及平坦层170上方，并通过位于保护层160以及平坦层170中的接触窗C电连接主动元件100a的漏极D。此外，扫描线SL以及数据线DL的延伸方向不相同，较佳的是扫描线SL数据线DL的延伸方向垂直。此外，扫描线SL与数据线DL是分别位于不相同的膜层，且两者之间夹有绝缘层(例如是栅极绝缘层140)，扫描线SL以及数据线DL主要用来传递驱动像素结构的驱动信号。
此外，本实施例的像素结构还可以包括共用电极线(未绘示)，其例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，并与像素电极200耦合来形成储存电容器(未绘示)，本发明不以此为限。更值得注意的是，于又一施实施例中，本发明的像素结构可应用于边际场切换式(fringefieldswitching，FFS)液晶显示面板，其中FFS液晶显示面板的像素阵列基板(即：本实施例的基板110)还包括共用电极层(未绘示)。在此架构下，共用电极线电连接共用电极层，用以降低共用电极层的整体电阻值(overallresistance)。
基于上述，本实施例的像素结构藉由凸起物112的设置，可调整凸起物112的高度来改变源极S以及漏极D之间的通道长度的距离，因此可依据不同设计需求，而取得较合适的通道宽度与通道长度的比值(W/L)；据此，本实施例的像素结构在提高开启电流的同时，亦避免了开口率的损耗。
另外，请再参照上述实施例，其中半导体层140的形成也可与图案化金属层151的图案化以同道制造工艺一起进行，详细步骤如下方图11A至图11E的说明。
图11A至图11E为本发明一实施例的像素结构的部分制造方法的流程剖面图。具体来说，图1B至图1G的步骤可被图11A至图11E取代。图11A至图11E与图1B至图1G具有相同或相似的元件，因此上述相同或相似的元件以相同或相似的元件符号表示，且不再重复说明元件的材料/制造工艺方式。
在本实施例中，像素结构的制造方法是先进行上述图1A的步骤。接着，在基板110与凸起物112上依序形成栅极120、栅极绝缘层130、半导体材料层145以及导电层150，如图11A所示。参照图11B，在导电层150上形成图案化光阻层220，其中图案化光阻层220具有第一光阻部220a与第二光阻部220b，且图案化光阻层220的厚度H2小于凸起物112的高度H1。并以图案化光阻层220为蚀刻光掩膜，对导电层150进行第一次图案化程序，以形成漏极D以及图案化导电层151，如果半导体材料层145包含欧姆接触层(未绘示)的话，会同导电层一起图案化以移除半导体通道上的欧姆接触层。然后移除图案化光阻层220，如图11C所示。参照图11D，在基板110上形成光阻层240，光阻层240的厚度大于凸起物112的高度H1。接着，以光阻层240为蚀刻光掩膜，对半导体材料层145以及图案化金属层151进行第二次图案化程序，以在凸起物112上形成半导体层140以及在凸起物112的四周形成源极S以及数据线DL，然后移除光阻层240。其中，源极S与半导体层140还包括从凸起物112的侧表面112b延伸到基板110上。至此步骤，本实施例的主动元件100a’已形成。在本实施例中，主动元件100a’的半导体层140以及源极S实际上是在同一道掩膜板制造工艺中所形成。且主动元件100a’例如是底部栅极型薄膜晶体管，但本发明不限于此。最后，图11E所绘示的主动元件100a’可接续上述图1H的制造方法进行后续制造工艺，以完成一像素结构。
图3A至图3E为本发明另一实施例的像素结构的部分制造方法的流程剖面图，其是沿着图4中剖线AA’的剖面图。图4为图3E的像素结构的俯视示意图。在本实施例中，像素结构的制造方法是先进行上述图1A至图1D的步骤。接着，在形成图案化光阻层220之后(请参照图1D)，对图案化光阻层220进行曝光与显影程序，以形成光阻层220’，如图3A所示。
请参照图3B，以光阻层220’为蚀刻光掩膜，对导电层150进行图案化程序，在凸起物112的四周形成源极S以及数据线DL，然后移除光阻层220’。其中，源极S位于凸起物112的至少一侧表面112b上且由凸起物112的至少一侧表面112b延伸到基板110上，并与半导体层140接触，且源极S未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。换言之，源极S是局部地覆盖于凸起物112的至少一侧表面112b，且不覆盖于凸起物112的上表面112a。此外，源极S以及数据线DL彼此连接，如图4所示。
接着，如图3C所示，在基板110上依序形成保护层160以及平坦层170，并对保护层160以及平坦层170进行图案化，以形成暴露出位于凸起物112的上表面112a的半导体层的开口O。其中，保护层160覆盖半导体层140、源极S以及数据线DL。
请参照图3D，在保护层160与平坦层170上形成第二导电层(未绘示)后对其进行图案化程序，以形成漏极D。漏极D位于保护层160上，并通过保护层160的开口O与半导体层140接触。其中，漏极D位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，且未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。在本实施例中，源极S以及漏极D的材质可不相同，然本发明不以此为限。在其它实施例中，源极S以及漏极D质亦可选择相同的材质。至此步骤，本实施例的主动元件100b已形成。在本实施例中，主动元件100b例如是底部栅极型薄膜晶体管，但本发明不限于此。
请同时参考图3E与图4，在主动元件100b上形成像素电极200，其中像素电极200与主动元件100b的漏极D电连接。更具体的说，本实施例的像素电极200可直接电连接漏极D。
此外，在本实施例中，在形成像素电极200之前，于形成漏极D的步骤中，亦可同时形成共用电极线CL，如图4所示。其中，共用电极线CL例如是与漏极D为同一膜层，且邻近于扫描线SL进行配置，其中共用电极线CL的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，然本发明不以此为限。在此，本实施例的共用电极线CL与像素电极200耦合以形成储存电容器(未绘示)。在其它实施例中，共用电极线CL例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线CL的延伸方向例如是与扫描线SL相同并与数据线DL的延伸方向不相同，并与像素电极200耦合来形成储存电容器(未绘示)，本发明不以此为限。更值得注意的是，于又一施实施例中，本发明的像素结构可应用于边际场切换式液晶显示面板，其中边际场切换式液晶显示面板的像素阵列基板(即：本实施例的基板110)还包括共用电极层(未绘示)。在此架构下，共用电极线CL电连接共用电极层，用以降低共用电极层的整体电阻值(overallresistance)。
就结构上而言，请再参考图3E与图4，本实施例的像素结构具有扫描线SL、数据线DL、主动元件100b以及像素电极200。主动元件100b包括凸起物112、栅极120、栅极绝缘层130、半导体层140、源极S以及漏极D。本实施例的像素结构还包括保护层160、平坦层170以及共用电极线CL。凸起物112位于基板110上且具有上表面112a以及位于上表面112a周边的多个侧表面112b。栅极120覆盖凸起物112，且与扫描线SL电连接。半导体层140位于凸起物112的上表面112a以及侧表面112b且由凸起物112的至少一侧表面112b延伸到基板110上。栅极绝缘层130位于栅极120与半导体层140之间。源极S位于凸起物112的至少一侧表面112b但不覆盖凸起物112的上表面112a，且由凸起物112的至少一侧表面112b延伸到基板110上，其中源极S与半导体层140接触并与数据线DL电连接。保护层160覆盖部分半导体层140、源极S以及数据线DL并具有开口O。漏极D位于保护层160上，且位于凸起物112的上表面112a的上方但不覆盖凸起物112的侧表面112b，并通过保护层160的开口O与半导体层140接触。其中，源极S与漏极D皆未覆盖凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。平坦层170位于保护层160上，且未覆盖于保护层160的开口O。像素电极200位于漏极D上方，而电连接主动元件100b的漏极D。且，本实施例的共用电极线CL是与漏极D为同一膜层，并与像素电极200耦合以形成储存电容器。
基于上述，本实施例的像素结构藉由凸起物112的设置，可调整凸起物112的高度来改变源极S以及漏极D之间的通道长度的距离，因此可依据不同设计需求，而取得较合适的通道宽度与通道长度的比值(W/L)；据此，本实施例的像素结构在提高开启电流的同时，亦避免了开口率的损耗。
图5A至图5B为本发明另一实施例的像素结构的部分制造方法的流程剖面图，其是沿着图6中剖线AA’的剖面图。图6为图5B的像素结构的俯视示意图。图5B的像素结构与绘示在图3E的像素结构相似，相同或相似的元件以相同或相似的元件符号表示，且不再重复说明。本实施例的像素结构与图3E的像素结构具有相同的主动元件100b(如图3D)，不相同之处在于，本实施例的像素结构还包括与漏极D连接的连接部180，且在漏极D与连接部180的上方形成绝缘层190，如图5A所示；并图案化绝缘层190，以形成暴露出连接部180的接触窗C。另外，绝缘层190的接触窗C与保护层的开口O不重叠，然本发明不以此为限。在其它实施例中，亦可以对绝缘层190进行图案化以形成暴露出漏极D的接触窗C，使得绝缘层190的接触窗C与保护层的开口O重叠。
具体来说，于本实施例中，在形成像素电极200之前，于图案化第二导电层以形成漏极D以及共用电极线CL时，亦可同时形成与漏极D连接的连接部180。其中，漏极D以及与漏极D连接的连接部180位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，且未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。漏极D对应于栅极G设置，连接部180不与栅极G重叠。据此，连接部180的一端与漏极D连接且位于半导体层140上，并顺着凸起物112的上表面112a朝像素电极200的配置区区域延伸。换言之，连接部180自漏极D往像素电极200延伸，用以电连接漏极D与像素电极200。然，本发明不限于此，在其它实施例中，与漏极D连接的连接部180以及漏极D亦可例如是藉由两道图案化制造工艺而分别以两个不同膜层而形成。
请同时参照图5B以及图6，在主动元件100b上形成像素电极200。具体来说，本实施例是在绝缘层190中形成接触窗C后；接着，在绝缘层190上形成像素电极200。藉由绝缘层190的接触窗C存在，使像素电极200与连接部180相接。换言之，像素电极200与主动元件100b的漏极D电连接。
就结构上而言，本实施例的像素结构具有扫描线SL、数据线DL、主动元件100b以及像素电极200。主动元件100b包括凸起物112、栅极120、栅极绝缘层130、半导体层140、源极S以及漏极D。本实施例的像素结构还包括保护层160、平坦层170、连接部180、绝缘层190以及共用电极线CL。凸起物112位于基板110上且具有上表面112a以及位于上表面112a周边的多个侧表面112b。栅极120覆盖凸起物112，且与扫描线SL电连接。半导体层140位于凸起物112的上表面112a以及侧表面112b，且由凸起物112的至少一侧表面112b延伸到基板110上。栅极绝缘层130位于栅极120与半导体层140之间。源极S位于凸起物112的至少一侧表面112b但不覆盖凸起物112的上表面112a，且由凸起物112的至少一侧表面112b延伸到基板110上，其中源极与半导体层140接触并与数据线DL电连接。保护层160覆盖部分半导体层140、源极S以及数据线DL并具有开口O。漏极D位于保护层160上，且位于凸起物112的上表面112a的上方但不覆盖凸起物112的侧表面112b，并通过保护层160的开口O与半导体层140接触。其中，源极S与漏极D皆未覆盖凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。连接部180位于凸起物112与保护层160上且连接漏极D，并自漏极D往像素电极200延伸。平坦层170位于保护层160上且未覆盖于保护层的开口O。绝缘层190位于漏极D以及连接部180之上，且具有接触窗C。像素电极200位于绝缘层190上方，并通过接触窗C电连接主动元件100b的漏极D。另外，本实施例的共用电极线CL是与漏极D为同一膜层，并与像素电极200耦合以形成储存电容器。
基于上述，本实施例的像素结构藉由凸起物112的设置，可调整凸起物112的高度来改变源极S以及漏极D之间的通道长度的距离，因此可依据不同设计需求，而取得较合适的通道宽度与通道长度的比值(W/L)；据此，本实施例的像素结构在提高开启电流的同时，亦避免了开口率的损耗。
图7为本发明另一实施例的像素结构的部分制造方法的剖面图，其是沿着图8中剖线AA’的剖面图。图8为图7的像素结构的俯视示意图。图7的像素结构与绘示在图3E的像素结构相似，相同或相似的元件以相同或相似的元件符号表示，且不再重复说明。本实施例的像素结构与图3E的像素结构，不相同之处在于，本实施例的像素结构的漏极与像素电极200是同时被一道掩膜板制造工艺所定义出来，而具有相同材质。在本实施例中，像素结构的制造方法是先进行上述图1A至图1D以及图3A-3C的步骤后；接着，在保护层160以及平坦层170上形成像素电极200，如图7所示。
请参照图7，像素电极200位于保护层160上，并通过保护层160的开口O与半导体层140直接接触。因此，本实施例的像素电极200除了是作为主动元件100c的像素电极，其同时亦是作为主动元件100c的漏极。据此，不同于上述实施例，本实施例的像素结构不需要配置用以电连接主动元件的漏极以及像素电极的连接部。
就结构上而言，请再参考图7与图8，本实施例的像素结构具有扫描线SL、数据线DL、主动元件100c以及像素电极200。主动元件100b包括凸起物112、栅极120、栅极绝缘层130、半导体层140、源极S以及漏极(即：部分的像素电极200)。本实施例的像素结构还包括保护层160以及平坦层170。凸起物112位于基板110上且具有上表面112a以及位于上表面112a周边的多个侧表面112b。栅极120覆盖凸起物112，且与扫描线SL电连接。半导体层140位于凸起物112的上表面112a以及侧表面112b且由凸起物112的至少一侧表面112b延伸到基板110上。栅极绝缘层130位于栅极120与半导体层140之间。源极S位于凸起物112的至少一侧表面112b但不覆盖凸起物112的上表面112a，且由凸起物112的至少一侧表面112b延伸到基板110上，其中源极S与半导体层140接触并与数据线DL电连接。其中，源极S以及漏极D皆未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。保护层160覆盖部分半导体层140、源极S以及数据线DL并具有一开口O。平坦层170位于保护层160上，且未覆盖于保护层的开口O。像素电极200位于保护层160上，并通过保护层的开口O与半导体层140接触，使得部分与半导体层140接触的像素电极200是同时作为主动元件100c的漏极。
此外，本实施例的像素结构亦可包括共用电极线(未绘示)，其例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，并与像素电极200耦合来形成储存电容器(未绘示)，本发明不以此为限。更值得注意的是，于又一施实施例中，本发明的像素结构可应用于边际场切换式液晶显示面板，其中边际场切换式液晶显示面板的像素阵列基板(即：本实施例的基板110)还包括共用电极层(未绘示)。在此架构下，共用电极线电连接共用电极层，用以降低共用电极层的整体电阻值(overallresistance)。
基于上述，本实施例的像素结构藉由凸起物112的设置，可调整凸起物112的高度来改变源极S以及漏极D之间的通道长度的距离，因此可依据不同设计需求，而取得较合适的通道宽度与通道长度的比值(W/L)；据此，本实施例的像素结构在提高开启电流的同时，亦避免了开口率的损耗。
图9为本发明另一实施例的像素结构沿着剖面线AA’的剖面示意图。图10为图9的像素结构的俯视示意图。图9的像素结构与绘示在上述多个实施例中的像素结构具有相同或相似的元件，且具有相同或相似的材质与制造工艺，故以相同或相似的元件符号表示，且不再重复说明。举例来说，本实施例的像素结构与上述的图1H中的像素结构，不相同之处在于本实施例的像素结构为具有顶部栅极型薄膜晶体管的主动元件100d。
请同时参照图9与图10，在基板110上形成凸起物112，其中凸起物112具有上表面112a以及位于上表面112a四周的多个侧表面112b，且其具有高度H1，其中高度H1约介于1微米至5微米之间，其中又以约介于2微米至4微米之间最佳，但不以此为限。于凸起物112上形成导电层(未绘示)。在导电层上形成图案化光阻层(未绘示)，其中图案化光阻层的厚度小于凸起物112的高度H1；据此，图案化光阻层可藉由凸起物112的凸起轮廓定义出漏极D与源极S之间的分界。以图案化光阻层作为蚀刻掩膜来图案化导电层的漏极D于凸起物112的上表面112a。接着，再一次于导电层上形成光阻层，其中图案化光阻层的厚度大于凸起物112的高度H1。以光阻层作为蚀刻掩膜，图案化导电层，于凸起物112的四周定义出源极S以及与源极S连接的数据线DL，其中源极S局部地覆盖凸起物112的侧表面112b且由凸起物112的至少一侧表面112b延伸到基板110上。值得注意的是，源极S未形成于凸起物112的上表面112a与侧表面112b之间的转角部上。接着，在源极S以及漏极D上形成半导体层140，其中半导体层140为于凸起物112的上表面112a与至少一侧表面112b上，且由凸起物112的至少一侧表面112b延伸到基板110上。在半导体层140上形成栅极绝缘层130。在栅极绝缘层130上形成栅极120以及与栅极120连接的扫描线SL。依序形成平坦层170以及保护层160，并图案化保护层160、平坦层170以及栅极绝缘层130以形成接触窗C。形成像素电极200，且像素电极200通过接触窗C与漏极D电连接。
在本实施例中，在源极S以及漏极D上形成半导体层140之前，形成与漏极D连接的连接部180。连接部180位于凸起物112的上表面112a上但不覆盖凸起物112的侧表面112b，且未覆盖位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140，其中连接部180的一端与漏极D连接，并顺着凸起物112的上表面112a延伸至像素电极200的配置区区域。换言之，连接部180自漏极D往像素电极200延伸，用以连接漏极D与像素电极200。也就是说，本实施例是在形成源极S、漏极D以及与漏极D连接的连接部180后，依序形成半导体层140、栅极绝缘层130、栅极120、平坦层170以及保护层160。接着，对保护层160、平坦层170以及栅极绝缘层130进行图案化以形成暴露出连接部180的接触窗C；最后，形成像素电极200，其中连接部180位于像素电极200的下方，像素电极200通过位于接触窗C与连接部180相接。即是，像素电极200通过接触窗C与漏极D电连接。
就结构上而言，请再参考图9与图10，本实施例的像素结构具有扫描线SL、数据线DL、主动元件100d以及像素电极200。主动元件100d包括凸起物112、栅极120、半导体层140、栅极绝缘层130、源极S以及漏极D。本实施例的像素结构还包括保护层160、平坦层170以及连接部180。
凸起物112位于基板110上且具有上表面112a以及位于上表面112a周边的多个侧表面112b。源极S位于凸起物112的至少一侧表面112b但不覆盖凸起物112的上表面112a，且由凸起物112的至少一侧表面112b延伸到基板110上，其中源极S与数据线DL电连接。漏极D位于凸起物112的上表面112a但不覆盖凸起物112的侧表面112b。连接部180位于凸起物112上与漏极D连接，并自漏极D往像素电极200延伸。半导体层140位于凸起物112的上表面112a以及侧表面112b上，并由凸起物112的至少一侧表面112b延伸到基板110上，且与覆盖位于凸起物112的至少一侧表面112b上的源极S以及位于凸起物112的上表面112a上的漏极D接触。其中，源极S以及漏极D皆未接触或重叠于位于凸起物112的上表面112a与侧表面112b之间的转角部上的半导体层140。栅极绝缘层130覆盖源极S、漏极D、连接部180以及半导体层140。栅极120覆盖栅极绝缘层130，且与数据线DL电连接。即，栅极绝缘层130位于栅极120与半导体层140之间。平坦层170位于栅极120上，且覆盖源极S以及连接部180。且保护层160位于平坦层170上，且覆盖栅极120。像素电极200位于保护层160以上方，并通过位于保护层160、平坦层170以及栅极绝缘层130中的接触窗C电连接主动元件100d的漏极D。此外，扫描线SL以及数据线DL的延伸方向不相同，较佳的是扫描线SL数据线DL的延伸方向垂直。此外，扫描线SL与数据线DL是分别位于不相同的膜层，且两者之间夹有绝缘层(例如是栅极绝缘层140)，扫描线SL以及数据线DL主要用来传递驱动像素结构的驱动信号。
此外，本实施例的像素结构还可以包括共用电极线(未绘示)，其例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，并与像素电极200耦合来形成储存电容器(未绘示)，本发明不以此为限。更值得注意的是，于又一施实施例中，本发明的像素结构可应用于边际场切换式液晶显示面板，其中边际场切换式液晶显示面板的像素阵列基板(即：本实施例的基板110)还包括共用电极层(未绘示)。在此架构下，共用电极线电连接共用电极层，用以降低共用电极层的整体电阻值(overallresistance)。
综上所述，本发明的像素结构藉由凸起物的设置，可依据不同设计需求，经简单的制造工艺参数变化，来调整凸起物112的高度，以改变源极S以及漏极D之间的通道长度的距离，而取得较合适的通道宽度与通道长度的比值(W/L)。据此，本实施例的像素结构在提高开启电流的同时，亦避免了开口率的损耗及制造工艺上复杂度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定的为准。

Claims (20)

1.一种像素结构，其特征在于，包括：
一扫描线以及一数据线，位于一基板上；
一主动元件，位于该基板上且包括：
一凸起物，位于该基板上且具有一上表面以及位于该上表面周边的多个侧表面；
一栅极，覆盖该凸起物，且与该扫描线电连接；
一半导体层，位于该凸起物的该上表面以及所述侧表面；
一栅极绝缘层，位于该栅极与该半导体层之间；
一源极，位于该凸起物的至少一侧表面，并且与该半导体层接触，且该源极与该数据线电连接；
一漏极，位于该凸起物的该上表面上并与该半导体层接触，其中该漏极未覆盖该凸起物的该上表面与所述侧表面之间的转角部上的该半导体层；以及
一像素电极，与该主动元件的该漏极电连接。
2.权利要求1所述的像素结构，其特征在于，该源极还包括由该凸起物的该至少一侧表面延伸至该基板的表面上。
3.如权利要求1所述的像素结构，其特征在于，该源极覆盖该凸起物的该至少一侧表面，且未覆盖该凸起物的该上表面与所述侧表面之间的转角部上的该半导体层。
4.如权利要求1所述的像素结构，其特征在于，还包括一连接部，位于该半导体层上且自该漏极往该像素电极延伸，用以连接该漏极与该像素电极，其中该漏极位于该凸起物的该上表面且不覆盖所述侧表面，该连接部的一端与该漏极连接，且该连接部顺着该凸起物的所述侧表面其中之一延伸至该像素电极。
5.如权利要求1所述的像素结构，其特征在于，
该栅极位于该凸起物的该上表面以及所述侧表面；
该栅极绝缘层覆盖该栅极；
该半导体层覆盖位于该凸起物的该上表面以及所述侧表面的该栅极绝缘层上；
该漏极设置在位于该凸起物的该上表面的该半导体层上；且
该源极设置在位于该凸起物的该至少一侧表面上的该半导体层上。
6.如权利要求5所述的像素结构，其特征在于，还包括一保护层，覆盖该源极，其中该保护层具有一开口以暴露出位于该凸起物的该上表面的该半导体层，且该漏极位于该保护层上并且通过该开口与该半导体层接触。
7.如权利要求6所述的像素结构，其特征在于，该漏极与该源极的材质不相同。
8.如权利要求6所述的像素结构，其特征在于，该漏极与该像素电极的材质相同。
9.如权利要求1所述的像素结构，其特征在于，
该半导体层覆盖位于该凸起物的该上表面的该漏极以及位于该至少一侧表面的该源极；
该栅极绝缘层覆盖该半导体层；且
该栅极覆盖该栅极绝缘层。
10.一种像素结构的制造方法，其特征在于，包括：
在一基板上形成一凸起物，该凸起物具有一上表面以及位于该上表面周边的多个侧表面；
在该凸起物上形成一栅极，并且在该基板上形成与该栅极连接的一扫描线；
在该凸起物的该上表面以及所述侧表面上形成一半导体层；
形成一栅极绝缘层，位于该栅极与该半导体层之间；
在该凸起物上形成一导电层；
在该导电层上形成一图案化光阻层，其中该图案化光阻层的厚度小于该凸起物的高度；
以该图案化光阻层作为蚀刻掩膜图案化该导电层，以在该凸起物的该上表面上形成出一漏极，其中该漏极未覆盖位于该凸起物的该上表面与所述侧表面之间的转角部上的该半导体层；
在该凸起物的周边形成一源极以及与该源极连接的一数据线，其中该源极局部地覆盖该凸起物的所述侧表面；以及
形成一像素电极，该像素电极与该漏极电连接。
11.如权利要求10所述的像素结构的制造方法，其特征在于，该栅极绝缘层覆盖该栅极以及该扫描线，该半导体层位在该凸起物的该上表面以及该侧表面上的该栅极绝缘层上，且该源极以及该漏极覆盖该半导体层。
12.如权利要求11所述的像素结构的制造方法，其特征在于，还包括形成一保护层，覆盖该漏极以及该源极，其中该保护层具有一接触窗开口，该像素电极位于该保护层上且通过该接触窗开口与该漏极电连接。
13.如权利要求11所述的像素结构的制造方法，其特征在于，于形成该源极之后，还包括形成一保护层以覆盖该源极，该保护层具有一开口以暴露出位于该凸起物的该上表面的该半导体层，且该漏极位于该保护层上并且通过该开口与该半导体层接触。
14.如权利要求13所述的像素结构的制造方法，其特征在于，还包括形成一共用电极线，且该漏极是与该共用电极线同时定义出。
15.如权利要求13所述的像素结构的制造方法，其特征在于，该漏极与该像素电极同时定义出。
16.如权利要求13所述的像素结构的制造方法，其特征在于，还包括形成一绝缘层以覆盖该漏极，该绝缘层具有一接触窗开口，该像素电极位于该绝缘层上且通过该接触窗开口与该漏极电连接。
17.如权利要求10所述的像素结构的制造方法，其特征在于，该半导体层与该源极是以一道掩膜板制造工艺所形成。
18.如权利要求10所述的像素结构的制造方法，其特征在于，该半导体层位在该源极以及该漏极上，该栅极绝缘层覆盖该半导体层，且该栅极覆盖该栅极绝缘层。
19.如权利要求18所述的像素结构的制造方法，其特征在于，还包括形成一保护层，覆盖该栅极，且该像素电极形成在该保护层上，其中该保护层具有一接触窗开口，该像素电极位于该保护层上且通过该接触窗开口与该漏极电连接。
20.如权利要求10所述的像素结构的制造方法，其特征在于，在该导电层上形成该图案化光阻层的方法包括：
于该基板上进行一光阻材料的涂布程序，该光阻材料因厚度小于该凸起物的高度之故，而使得位于该凸起物的该上表面的该光阻材料与位于该凸起物侧表面的该光阻材料分离；以及
进行一固化步骤，以使该光阻材料固化而成该图案化光阻层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018014385A1 (zh) * 2016-07-20 2018-01-25 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
US10985190B2 (en) 2017-11-22 2021-04-20 Au Optronics Corporation Active device substrate and fabricating method thereof
CN113394342A (zh) * 2020-11-17 2021-09-14 友达光电股份有限公司 有机半导体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102576428B1 (ko) * 2016-04-29 2023-09-08 삼성디스플레이 주식회사 어레이 기판, 이를 포함하는 액정 표시 장치 및 어레이 기판의 제조 방법
CN112640130A (zh) * 2018-08-08 2021-04-09 深圳市柔宇科技股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
TWI680603B (zh) * 2018-11-12 2019-12-21 友達光電股份有限公司 畫素陣列基板
KR102751443B1 (ko) * 2019-03-25 2025-01-13 삼성디스플레이 주식회사 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462472A (zh) * 2001-05-10 2003-12-17 皇家菲利浦电子有限公司 一种薄膜晶体管的制造方法
US20120105787A1 (en) * 2010-10-29 2012-05-03 Jun Gotoh Liquid crystal display device
CN103824780A (zh) * 2014-02-28 2014-05-28 上海和辉光电有限公司 一种低温多晶硅tft器件及其制造方法
CN104409510A (zh) * 2014-10-28 2015-03-11 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN104659108A (zh) * 2015-03-19 2015-05-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板、显示面板、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5441905A (en) 1993-04-29 1995-08-15 Industrial Technology Research Institute Process of making self-aligned amorphous-silicon thin film transistors
JP3240858B2 (ja) 1994-10-19 2001-12-25 ソニー株式会社 カラー表示装置
US5532180A (en) 1995-06-02 1996-07-02 Ois Optical Imaging Systems, Inc. Method of fabricating a TFT with reduced channel length
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
KR100961945B1 (ko) * 2003-03-26 2010-06-08 삼성전자주식회사 액정 표시 장치 및 그에 사용되는 표시판
US8105954B2 (en) 2008-10-20 2012-01-31 aiwan Semiconductor Manufacturing Company, Ltd. System and method of vapor deposition
US8270178B2 (en) * 2010-03-22 2012-09-18 Au Optronics Corporation Active device array substrate
TWI459563B (zh) * 2011-04-01 2014-11-01 Chunghwa Picture Tubes Ltd 電晶體陣列基板
TWI539582B (zh) * 2014-03-19 2016-06-21 友達光電股份有限公司 顯示面板及其製作方法
TWI523205B (zh) * 2014-03-28 2016-02-21 友達光電股份有限公司 畫素結構及顯示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462472A (zh) * 2001-05-10 2003-12-17 皇家菲利浦电子有限公司 一种薄膜晶体管的制造方法
US20120105787A1 (en) * 2010-10-29 2012-05-03 Jun Gotoh Liquid crystal display device
CN103824780A (zh) * 2014-02-28 2014-05-28 上海和辉光电有限公司 一种低温多晶硅tft器件及其制造方法
CN104409510A (zh) * 2014-10-28 2015-03-11 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN104659108A (zh) * 2015-03-19 2015-05-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板、显示面板、显示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018014385A1 (zh) * 2016-07-20 2018-01-25 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
US10312376B2 (en) 2016-07-20 2019-06-04 Shenzhen China Star Optoelectronics Technology Co., Ltd Thin film transistor and method for manufacturing the same
US10985190B2 (en) 2017-11-22 2021-04-20 Au Optronics Corporation Active device substrate and fabricating method thereof
CN113394342A (zh) * 2020-11-17 2021-09-14 友达光电股份有限公司 有机半导体装置
CN113394342B (zh) * 2020-11-17 2023-05-02 友达光电股份有限公司 有机半导体装置

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Publication number Publication date
TWI578504B (zh) 2017-04-11
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US10163937B2 (en) 2018-12-25

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