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TW201327836A - 陣列基板及其製作方法 - Google Patents

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TW201327836A
TW201327836A TW101110547A TW101110547A TW201327836A TW 201327836 A TW201327836 A TW 201327836A TW 101110547 A TW101110547 A TW 101110547A TW 101110547 A TW101110547 A TW 101110547A TW 201327836 A TW201327836 A TW 201327836A
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辜慧玲
陳佳榆
鍾宜臻
陳宇宏
周奇緯
張凡偉
呂學興
丁宏哲
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友達光電股份有限公司
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Abstract

一種陣列基板的製作方法，包括下列步驟。於基板上依序形成第一導電層、閘極介電層、半導體層、蝕刻阻擋層與第一圖案化光阻。進行第一蝕刻製程，將未被第一圖案化光阻覆蓋之蝕刻阻擋層與半導體層移除。進行第二蝕刻製程，以形成圖案化閘極介電層與圖案化蝕刻阻擋層。將未被圖案化閘極介電層覆蓋之第一導電層移除，以形成閘極電極。將未被圖案化蝕刻阻擋層覆蓋之半導體層移除，以形成圖案化半導體層，並部分暴露出圖案化閘極介電層。

Description

陣列基板及其製作方法
本發明係關於一種陣列基板及其製作方法，尤指一種製程簡化之陣列基板的製作方法。
在目前的全彩顯示技術中，主動陣列式顯示裝置例如主動陣列式液晶顯示器(Active Matrix Liquid Crystal Display,AMLCD)與主動陣列式有機發光裝置(Active Matrix Organic Light Emitting Diodes,AMOLED)均需要具有數個薄膜電晶體(thin film transistor,TFT)呈矩陣排列之陣列基板來驅動其顯示介質(例如液晶分子或有機發光層)，並藉由畫素的排列與混色而呈現出所需之顯示畫面。
陣列基板以及其薄膜電晶體的結構會依據所使用之半導體材料的不同而有所變化。目前顯示器業界較普遍使用之半導體層材料包括非晶矽半導體(amorphous silicon semiconductor)材料、多晶矽半導體(poly silicon semiconductor)材料、有機半導體(organic semiconductor)材料以及氧化物半導體(oxide semiconductor)材料等。半導體材料本身的材料性質與陣列基板以及其薄膜電晶體中其他材料之間的搭配狀況將直接影響到陣列基板的結構設計與其製程步驟的複雜度。因此，為了提升陣列基板以及其薄膜電晶體的品質，一般需導入較複雜的結構(例如可藉由蝕刻阻擋層來保護半導體層)，但是相對地亦容易導致製程的複雜化並使得製造成本增加。因此，如何藉由製程或結構的調整以在提升品質的同時簡化製程步驟來提升競爭力一直都是相關人員所努力的方向。
本發明之主要目的之一在於提供一種陣列基板及其製作方法，藉由整合閘極電極與圖案化半導體層的製程步驟，達到製程簡化與減少使用光罩數量之目的。
為達上述目的，本發明之一較佳實施例提供一種陣列基板的製作方法，包括下列步驟。首先，提供一基板。接著，進行一第一光罩製程，以形成一圖案化閘極介電層、一圖案化蝕刻阻擋層、一閘極電極以及一圖案化半導體層。第一光罩製程包括下列步驟。首先，於基板上依序形成一第一導電層、一閘極介電層、一半導體層以及一蝕刻阻擋層，並於蝕刻阻擋層上形成一第一圖案化光阻。接著，進行一第一蝕刻製程，將未被第一圖案化光阻覆蓋之蝕刻阻擋層與半導體層移除，以部分暴露出閘極介電層。然後，進行一第二蝕刻製程，對第一圖案化光阻、蝕刻阻擋層以及閘極介電層進行蝕刻，以形成一圖案化閘極介電層與一圖案化蝕刻阻擋層，並部分暴露出第一導電層與半導體層。之後，將未被圖案化閘極介電層覆蓋之第一導電層移除，以形成一閘極電極。將未被圖案化蝕刻阻擋層覆蓋之半導體層移除，以形成一圖案化半導體層，並部分暴露出圖案化閘極介電層。然後，進行一第二光罩製程，此第二光罩製程包括下列步驟。首先，形成一保護層，至少部分覆蓋基板以及圖案化蝕刻阻擋層。然後，將未被保護層覆蓋之圖案化蝕刻阻擋層移除，以至少部分暴露圖案化半導體層。
為達上述目的，本發明之一較佳實施例提供一種陣列基板。此陣列基板包括一基板以及一薄膜電晶體。薄膜電晶體係設置於基板上，且薄膜電晶體包括一閘極電極、一圖案化閘極介電層、一圖案化半導體層、一圖案化蝕刻阻擋層、一保護層、一源極電極以及一汲極電極。閘極電極係設置於基板上。圖案化閘極介電層係設置於閘極電極上。圖案化半導體層係設置於圖案化閘極介電層上。圖案化蝕刻阻擋層係設置於圖案化半導體層上。保護層係設置於圖案化蝕刻阻擋層上，且保護層與圖案化蝕刻阻擋層具有複數個接觸開口，以部分暴露出圖案化半導體層。源極電極與汲極電極係設置於保護層與圖案化半導體層上，且源極電極與汲極電極係透過接觸開口與圖案化半導體層電性連接。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第8圖。第1圖至第8圖繪示了本發明之一第一較佳實施例之陣列基板的製作方法示意圖。其中第1圖繪示了本實施例之一第一光罩製程的示意圖，第7圖繪示了本實施例之一第二光罩製程的示意圖，第8圖繪示了本實施例之一第三光罩製程的示意圖，且第2圖至第6圖繪示了本實施例之第一光罩製程的細部步驟示意圖。為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。本實施例之陣列基板的製作方法包括下列步驟。如第1圖所示，首先，提供一基板110。接著，進行一第一光罩製程，以形成一圖案化閘極介電層131、一圖案化蝕刻阻擋層151、一閘極電極120G、一墊電極120P以及一圖案化半導體層141。值得說明的是，本發明中所提及之各光罩製程較佳係包括成膜製程、微影製程以及蝕刻製程，且每一個光罩製程較佳係使用單一光罩進行微影製程，但並不以此為限。此外，由於係以同一光罩製程形成閘極電極120G、圖案化閘極介電層131、圖案化半導體層141以及圖案化蝕刻阻擋層151，故閘極電極(第一層或稱為底層)120G、圖案化閘極介電層(第二層)131、圖案化半導體層(第三層)141以及圖案化蝕刻阻擋層(第四層或稱為頂層)151大體上係於一相反於垂直於基板110的方向Z上依序堆疊設置，且圖案化閘極介電層131於方向Z上的面積大體上係大於或等於圖案化半導體層141與圖案化蝕刻阻擋層151的面積，但並不以此為限。
進一步說明，本實施例之第一光罩製程包括下列步驟。首先，如第2圖與第3圖所示，於基板110上依序形成一第一導電層120、一閘極介電層130、一半導體層140以及一蝕刻阻擋層150，並於蝕刻阻擋層150上形成一第一圖案化光阻159。在本實施例中，第一導電層120較佳可包括金屬材料例如鋁(aluminum,Al)、銅(copper,Cu)、銀(silver,Ag)、鉻(chromium,Cr)、鈦(Titanium,Ti)、鉬(molybdenum,Mo)之其中至少一者、上述材料之複合層或上述材料之合金，閘極介電層130與蝕刻阻擋層150較佳可分別包括氧化物例如氧化矽(silicon oxide)、氮化物例如氮化矽(silicon nitride)或氮氧化物例如氮氧化矽(silicon oxynitride)，而半導體層140較佳可包括氧化物半導體材料例如氧化銦鋅錫(indium zinc tin oxide,IZTO)、氧化銦鋁鋅(indium aluminum zinc oxide,IAZO)、氧化銦鎵錫(indium gallium tin oxide,IGTO)、氧化鋁鋅(aluminum zinc oxide,AZO),氧化銻錫(antimony tin oxide,ATO)、氧化鎵鋅(gallium zinc oxide,GZO)、氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、非晶矽半導體材料、微晶矽半導體材料、單晶矽半導體材料、奈米晶矽半導體材料、多晶矽半導體材料或有機半導體材料，但本發明並不以上述各材料為限。接著，進行一第一蝕刻製程，將未被第一圖案化光阻159覆蓋之蝕刻阻擋層150與半導體層140移除，以部分暴露出閘極介電層130。本實施例之第一蝕刻製程可視蝕刻阻擋層150與半導體層140之間的蝕刻特性搭配狀況而採用單一蝕刻方式同時對蝕刻阻擋層150與半導體層140進行蝕刻，或是採用兩種不同的蝕刻方式分別對蝕刻阻擋層150與半導體層140進行蝕刻。
然後，如第4圖所示，進行一第二蝕刻製程，對第一圖案化光阻159、蝕刻阻擋層150以及閘極介電層130進行蝕刻，以形成圖案化閘極介電層131與圖案化蝕刻阻擋層151，並部分暴露出第一導電層120與半導體層140。本實施例之第二蝕刻製程較佳係對閘極介電層130與半導體層140具有高蝕刻選擇比(etching selectivity)之蝕刻製程，以避免半導體層140被第二蝕刻製程蝕刻。也就是說，於第二蝕刻製程中，蝕刻選擇比(etching selectivity)是以閘極介電層130蝕刻速率除以半導體層140蝕刻速率所定義出來的，則高蝕刻選擇比即為閘極介電層130在第二蝕刻製程中蝕刻速率遠大於半導體層140在第二蝕刻製程中蝕刻速率。此外，第二蝕刻製程較佳係採用單一蝕刻方式例如乾式蝕刻方式同時對第一圖案化光阻159、蝕刻阻擋層150以及閘極介電層130進行蝕刻，以部分暴露出第一導電層120與半導體層140，但本發明並不以此為限而亦可視需要於第二蝕刻製程中採用不同的蝕刻方式分別對第一圖案化光阻159、蝕刻阻擋層150以及閘極介電層130進行蝕刻。之後，如第5圖所示，將未被圖案化閘極介電層131覆蓋之第一導電層120移除，以形成閘極電極120G與墊電極(第5圖未示)。然後，如第6圖所示，將未被圖案化蝕刻阻擋層151覆蓋之半導體層140移除，以形成圖案化半導體層141，並部分暴露出圖案化閘極介電層131。在本實施例中，可視半導體層140與第一導電層120的蝕刻特性之搭配狀況而採用兩種不同的蝕刻方式分別對第一導電層120與半導體層140進行蝕刻，或是可採用單一蝕刻方式同時對第一導電層120與半導體層140進行蝕刻，以進一步簡化製程步驟。值得說明的是，由於本實施例係僅利用第一圖案化光阻159來形成閘極電極120G、一圖案化半導體層141以及圖案化蝕刻阻擋層151，故可簡化製程步驟並且節省所需使用之光罩數量，達到降低製作成本的效果。
如第7圖所示，本實施例之陣列基板的製作方法係於第一光罩製程之後進行一第二光罩製程，此第二光罩製程包括下列步驟。首先，形成一保護層160，至少部分覆蓋基板110、圖案化閘極介電層131以及圖案化蝕刻阻擋層151。然後，將未被保護層160覆蓋之圖案化蝕刻阻擋層151移除，以至少部分暴露出圖案化半導體層141。保護層160可包括無機材料例如氧化鋁、氮化矽、氧化矽或氮氧化矽、有機材料例如丙烯酸類樹脂(acrylic resin)或上述材料之單層或複合層結構，但並不以此為限。舉例來說，本實施例之保護層160較佳係包括一第一保護層161以及一第二保護層162。第一保護層161較佳可包括與半導體層140搭配性較佳之材料例如氮化矽、氧化矽或氮氧化矽，而第二保護層162較佳可包括保護能力較佳之材料例如氧化鋁，以同時兼顧材料搭配性與保護效果，但並不以此材料搭配為限。此外，本實施例之第二光罩製程更包括將未被圖案化半導體層141覆蓋之圖案化閘極介電層131移除，以至少部分暴露墊電極120P，而便於將被暴露之墊電極120P與後續形成之其他導電層形成電性連結。此外，本實施例之第二光罩製程可更包括利用一蝕刻方式，於保護層160與圖案化蝕刻阻擋層151中形成複數個接觸開口160V，以分別部分暴露出不同區域上的圖案化半導體層141。
如第8圖所示，本實施例之陣列基板的製作方法係於第二光罩製程之後進行一第三光罩製程，以於保護層160與圖案化半導體層141上形成一源極電極171以及一汲極電極172。源極電極171以及汲極電極172係分別透過不同之接觸開口160V與圖案化半導體層141電性連接。更進一步說明，本實施例之第三光罩製程可包括下列步驟。首先，形成一第二導電層170，以覆蓋保護層160以及圖案化半導體層141。第二導電層170較佳可包括金屬材料例如鋁、銅、銀、鉻、鈦、鉬之其中至少一者、上述材料之複合層或上述材料之合金，但並不以此為限而可使用其他具有導電性質之材料。值得說明的是，第二導電層170可與墊電極120P未被圖案化閘極介電層131覆蓋之區域形成電性連結。然後，可於第二導電層170上形成一光阻(圖未示)，並利用此光阻對第二導電層170進行蝕刻以形成源極電極171與汲極電極172，進而於基板110上形成一薄膜電晶體T1以及具有薄膜電晶體T1之一陣列基板101。此外，在本實施例之第三光罩製程中，亦可選擇性地於上述之光阻形成之前先於第二導電層170上形成一第三導電層180，並利用此光阻對第二導電層170與第三導電層180進行蝕刻以形成源極電極171與汲極電極172，並於汲極電極172上形成一畫素電極181，但本發明並不以此為限而亦可僅利用汲極電極172的部分延伸區域作為畫素電極之功用或是利用汲極電極172和作為畫素電極的其他金屬層橋接。本實施例之第三導電層180可包括透明導電材料例如氧化銦錫(indium tin oxide,ITO)、氧化銦鋅(indium zinc oxide,IZO)、氧化鋁鋅(aluminum zinc oxide,AZO)與薄層金屬或其他適合之非透明導電材料例如銀、鋁、銅、鎂、鉬、上述材料之複合層或上述材料之合金，但並不以此為限。
請再參考第8圖。如第8圖所示，本實施例提供一陣列基板101，陣列基板101包括一基板110以及一薄膜電晶體T1。薄膜電晶體T1係設置於基板110上，且薄膜電晶體T1包括一閘極電極120G、一圖案化閘極介電層131、一圖案化半導體層141、一圖案化蝕刻阻擋層151、一保護層160、一源極電極171以及一汲極電極172。另外，陣列基板亦更包含墊電極120P。閘極電極120G與墊電極120P係設置於基板110上，且墊電極120P較佳係未被保護層160所覆蓋，但並不以此為限。圖案化閘極介電層131係設置於閘極電極120G上。圖案化半導體層141係設置於圖案化閘極介電層131上。圖案化蝕刻阻擋層151係設置於圖案化半導體層141上。保護層160係設置於圖案化蝕刻阻擋層151上，且保護層160與圖案化蝕刻阻擋層151具有複數個接觸開口160V，以部分暴露出圖案化半導體層141。保護層160較佳可包括互相堆疊之一第一保護層161以及一第二保護層162，但並不以此為限。源極電極171與汲極電極172係設置於保護層160與圖案化半導體層141上，且源極電極171與汲極電極172係透過接觸開口160V與圖案化半導體層141電性連接。此外，值得說明的是，閘極電極120G、圖案化閘極介電層131、圖案化半導體層141、圖案化蝕刻阻擋層151、保護層160、源極電極171以及汲極電極172可於基板110上組合成一薄膜電晶體T1。本實施例之陣列基板101可更包括一畫素電極181，設置於汲極電極172之上，但本發明並不以此為限而亦可僅利用汲極電極172的部分延伸區域作為畫素電極之功用或是利用汲極電極172和作為畫素電極的其他金屬層橋接。在本實施例中，畫素電極181於垂直於基板110之方向Z上與圖案化半導體層141至少部分重疊，但並不以此為限。在本實施例中，圖案化半導體層141較佳可包括氧化物半導體材料、單晶矽半導體材料、微晶矽半導體材料、奈米晶矽半導體材料、非晶矽半導體材料、多晶矽半導體材料或有機半導體材料。此外，本實施例之陣列基板101可利用於液晶顯示器(liquid crystal display)、有機電致發光顯示器(organic electroluminescent display)、電濕潤顯示器(electro wetting display)或電子紙顯示器(electronic paper display)，但並不以此為限。
再者，必需說明的是，第8圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。位於最左手邊之區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T1。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第二導電層170與第三導電層180(例如：部份畫素電極)所構成的電容結構S3。區域R3係位於區域R1以及區域R2之間，區域R3可視為一畫素區，其具有畫素電極181電性連接至薄膜電晶體T1，較特別的是本實施例的畫素電極181下方具有第一堆疊結構S1，其由下而上依序的層別為第一導電層120、閘極絕緣層130、半導體層140、蝕刻阻擋層150、保護層160以及第二導電層170。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S4，且連接結構S4包括一第二堆疊結構S2(包含第一導電層120、閘極絕緣層130及半導體層140)、第二導電層170覆蓋第二堆疊結構S2且部份接觸第一導電層120以及部份第三導電層180(例如：部份畫素電極)設置於第二導電層170上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S5，而墊電極結構S5與連接結構S4相似。本實施例中所述的各區域之定義與命名方式可運用於本發明的各實施例中。當然各實施例的結構會有所差異，則依各實施例的結構來說明之。
下文將針對本發明之陣列基板的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考第9圖，並請一併參考第1圖至第8圖。第9圖繪示了本發明之一第二較佳實施例之陣列基板的製作方法示意圖。如第9圖所示，與上述第一較佳實施例之陣列基板的製作方法相比較，本實施例之陣列基板的製作方法更包括於第三光罩製程後進行一第四光罩製程，以於畫素電極181上形成一間隔層190，至少部分覆蓋基板110、源極電極171、汲極電極172以及保護層160，進而形成一陣列基板102。間隔層190具有一畫素開口190V，且畫素開口190V係至少部分暴露畫素電極181。其中，畫素開口190V可稱為有效畫素區實質上等同於上述中所述的畫素區。值得說明的是，間隔層190可選擇性地僅覆蓋部分墊電極120P以及其對應之第二導電層170與第三導電層180而暴露出部分對應墊電極120P之第二導電層170與第三導電層180，以使外部線路或外部元件(圖未示)可藉由未被間隔層190覆蓋之墊電極120P與陣列基板102電性連結。本實施例之陣列基板102除了更包括間隔層190設置於基板110上且至少部分覆蓋基板110、源極電極171、汲極電極172以及保護層160之外，其餘各部件的設置與材料特性與上述第一較佳實施例之陣列基板101相似，故在此並不再贅述。本實施例之間隔層190可為單層或多層堆疊結構，其材料可包括有機材料例如丙烯酸類樹脂(acrylic resin)、無機材料例如氮化矽、氧化矽、氮氧化矽、氧化銦鋅錫(indium zinc tin oxide,IZTO)、氧化銦鋁鋅(indium aluminum zinc oxide,IAZO)、氧化銦鎵錫(indium gallium tin oxide,IGTO)、氧化鋁鋅(aluminum zinc oxide,AZO)，氧化銻錫(antimony tin oxide,ATO)、氧化鎵鋅(gallium zinc oxide,GZO)、氧化銦鎵鋅(indium gallium zinc oxide,IGZO)或其他適合之間隔材料。當陣列基板102，例如：應用於一有機電致發光顯示器時，可將有機顯示材料設置於畫素開口190V中，而藉由間隔層190的設置可使得用於顯示不同顏色之有機顯示材料分別區隔於不同的畫素開口之中，避免交互污染發生。較佳地，此時的間隔層190可使用多層堆疊結構例如一上下堆疊結構，即上層為有機材料以及下層為無機材料，此時為了能夠讓有機顯示材料與無機材料親合性增加，則上層有機材料為親油性且絕緣的材料，下層無機材料為親水性且絕緣的材料，較佳地，無機材料選用氧化銦鋅錫(indium zinc tin oxide,IZTO)、氧化銦鋁鋅(indium aluminum zinc oxide,IAZO)、氧化銦鎵錫(indium gallium tin oxide,IGTO)、氧化鋁鋅(aluminum zinc oxide,AZO),氧化銻錫(antimony tin oxide,ATO)、氧化鎵鋅(gallium zinc oxide,GZO)、氧化銦鎵鋅(indium gallium zinc oxide,IGZO)。此外，當本實施例之汲極電極171或畫素電極181為一非透明之導電材料時，使用陣列基板102之有機電致發光顯示器可為一上發光(top emission)式有機電致發光顯示器，但並不以此為限。另外，必需說明的是，依據第一較佳實施例中各區域的命名方式，來命名第二較佳實施例中各區域，且第二較佳實施例與第一較佳實施例的差別在於：第二較佳實施例中的區域R1、區域R2與區域R4皆覆蓋有間隔層190，且部份之區域R3亦被間隔層190覆蓋，而區域R5不覆蓋間隔層190。
請參考第10圖至第12圖。第10圖至第12圖繪示了本發明之一第三較佳實施例之陣列基板的製作方法示意圖。其中第10圖繪示了本實施例之第一光罩製程的示意圖，第11圖繪示了本實施例之第二光罩製程的示意圖，而第12圖繪示了本實施例之第三光罩製程的示意圖。本實施例之陣列基板的製作方法包括下列步驟。如第10圖所示，首先，提供一基板110。接著，進行一第一光罩製程，利用一第一圖案化光阻259定義出一圖案化閘極介電層131、一圖案化蝕刻阻擋層151、一閘極電極120G、一墊電極120P以及一圖案化半導體層141。本實施例之第一光罩製程除了第一圖案化光阻259與上述第一較佳實施例之第一圖案化光阻159的圖案分布不同之外，其餘各步驟與上述第一較佳實施例相似，其詳細步驟請參考上述之內容與第2圖至第6圖所示，在此並不再贅述。
接著，如第11圖所示，進行一第二光罩製程，包括下列步驟。首先，利用一第二圖案化光阻169形成一保護層160。保護層160係至少部分覆蓋基板110、圖案化閘極介電層131以及圖案化蝕刻阻擋層151。然後，將未被保護層160覆蓋之圖案化蝕刻阻擋層151移除，以至少部分暴露圖案化半導體層141。本實施例之第二圖案化光阻169較佳可包括有機材料例如丙烯酸類樹脂或無機材料例如氮化矽、氧化矽與氮氧化矽，但並不以此為限。值得說明的是，與上述第一較佳實施例之陣列基板的製作方法相比較，在本實施例之陣列基板的製作方法中，第二圖案化光阻169可被保留在基板110上而不被移除。本實施例之第二光罩製程除了第二圖案化光阻169之外，其餘各步驟與上述第一較佳實施例相似，在此並不再贅述。另請注意，本實施例之第二圖案化光阻169的材料較佳係與後續可能使用之間隔層(第11圖未示)的材料相同，但並不以此為限。
如第12圖所示，本實施例之陣列基板的製作方法係於第二光罩製程之後進行一第三光罩製程，以於第二圖案化光阻169與圖案化半導體層141上形成一源極電極171以及一汲極電極172，進而於基板110上形成一薄膜電晶體T2以及具有薄膜電晶體T2之一陣列基板201。此外，本實施例之陣列基板的製作方法可更包括利用第三光罩製程於汲極電極172與保護層160之間形成一畫素電極281，但本發明並不以此為限而亦可僅利用汲極電極172的部分延伸區域作為畫素電極之功用或是利用汲極電極172和作為畫素電極的其他金屬層橋接。更進一步說，在本實施例之第三光罩製程中，可選擇性地於第二導電層170形成之前先形成一第三導電層280，並於第二導電層170形成之後再對第二導電層170與第三導電層280進行蝕刻以形成源極電極171、汲極電極172以及畫素電極281。本實施例之陣列基板201除了第二圖案化光阻169、第三導電層280以及設置於汲極電極172與第二圖案化光阻169之間的畫素電極281之外，其餘各部件的設置與材料特性與上述第一較佳實施例之陣列基板101相似，故在此並不再贅述。值得說明的是，在本實施例之陣列基板201中，畫素電極281係於垂直於基板110之方向Z上與圖案化半導體層141至少部分重疊，且畫素電極281係透過接觸開口160V與圖案化半導體層141電性相連。
再者，必需說明的是，第12圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T2。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第三導電層280(例如：部份畫素電極)與第二導電層170所構成的電容結構S6，且較特別的是保護層160與第二圖案化光阻169所形成的堆疊結構會覆蓋部份的電容結構S6。區域R3係位於區域R1以及區域R2之間，且區域R3可視為一畫素區，其具有畫素電極281電性連接至薄膜電晶體T2，較特別的是本實施例的畫素電極281下方不具有堆疊結構或膜層，且畫素電極281之底表面直接接觸基板110的上表面。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S7，且連接結構S7包括第二堆疊結構S2(包含第一導電層120、閘極絕緣層130及半導體層140)、部份第三導電層280(例如：部份畫素電極)覆蓋第二堆疊結構S2且部份接觸第一導電層120以及第二導電層170設置於第三導電層280上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S8，而墊電極結構S8與連接結構S7相似。
請參考第13圖，並請一併參考第10圖至第12圖。第13圖繪示了本發明之一第四較佳實施例之陣列基板的製作方法示意圖。如第13圖所示，與上述第三較佳實施例之陣列基板的製作方法相比較，本實施例之陣列基板的製作方法更包括於第三光罩製程後進行一第四光罩製程，以於源極電極171與汲極電極172上形成一間隔層190，至少部分覆蓋源極電極171、汲極電極172以及第二圖案化光阻169，進而形成一陣列基板202。此外，本實施例之第四光罩製程可更包括將未被間隔層190所覆蓋之第二導電層170移除，以部分暴露畫素電極281與第三導電層280。此外，間隔層190具有一畫素開口190V，且畫素開口190V係至少部分暴露畫素電極281。其中，畫素開口190V可稱為有效畫素區，實質上等同於第三較佳實施例中所述的畫素區，而間隔層190可為單層或多層堆疊結構，其材料可選用上述實施例所述的材料。本實施例之陣列基板202除了間隔層190之外，其餘各部件的設置與材料特性與上述第三較佳實施例之陣列基板201相似，故在此並不再贅述。值得說明的是，在本實施例中，可利用間隔層190的圖案對部分之第二導電層170進行蝕刻以暴露出畫素電極281，進而達到簡化製程的效果，但並不以此為限。此外，本實施例之陣列基板202亦可利用於液晶顯示器、有機電致發光顯示器、電濕潤顯示器或電子紙顯示器。由於在本實施例中，位於畫素開口190V之畫素電極281於方向Z上並無其他非透明材料覆蓋，因此當使用陣列基板202運用於有機電致發光顯示器時，可視畫素電極281的材料選擇以及反射層(圖未示)之設置方式而成為一上發光式有機電致發光顯示器、一下發光式(bottom emission)有機電致發光顯示器或為雙面發光式有機電致發光顯示器。必需說明的是，第四較佳實施例中剖面圖的區域R3與區域R5之結構與第三較佳實施例中剖面圖的區域R3與區域R5之結構差異在於第四較佳實施例的區域R3中，於有效畫素區之畫素電極281上下方皆無其它膜層，即畫素電極281之底表面直接接觸基板110的上表面，但第三較佳實施例的區域R3之上方仍被第二導電層170覆蓋。第四較佳實施例的區域R5的上方不存在有第二導電層170，即墊電極結構S9僅包括第二堆疊結構S2(包含第一導電層120、閘極絕緣層130及半導體層140)以及部份第三導電層280(例如：部份畫素電極)覆蓋第二堆疊結構S2且部份接觸第一導電層120。相對地，第三較佳實施例的區域R5之上方仍被第二導電層170覆蓋。另外，第13圖之間隔層190覆蓋區域R1、區域R2、區域R4與部份區域R3，而區域R5沒有覆蓋間隔層190。
請參考第14圖至第22圖。第14圖至第22圖繪示了本發明之一第五較佳實施例之陣列基板的製作方法示意圖。其中第14圖與第15圖繪示了本實施例之第一光罩製程的示意圖，第21繪示了本實施例之第二光罩製程的示意圖，第22繪示了本實施例之第三光罩製程的示意圖，且第16圖至第20圖繪示了本實施例之第一光罩製程的細部步驟示意圖。如第14圖所示，本實施例之第一光罩製程係於基板110上依序形成一第一導電層120、一閘極介電層130、一半導體層140以及一蝕刻阻擋層150，並於蝕刻阻擋層150上形成一第一圖案化光阻359。與上述第一較佳實施例不同的地方在於，本實施例之第一圖案化光阻359包括一第一厚度區359A以及一第二厚度區359B，且位於第二厚度區359B之第一圖案化光阻359的一厚度係實質上小於位於第一厚度區359A之第一圖案化光阻359的一厚度。值得說明的是，第一厚度區359A與第二厚度區359B之間的厚度差異可藉由一使用多階光罩(multi-tone photomask，圖未示)之曝光製程而形成，此多階光罩可具有對曝光能量形成至少三種不同穿透率之區域，但本發明並不以此為限而可利用其他適合的方式來形成第一厚度區359A與第二厚度區359B之間的厚度差異。然後，如第15圖所示，於本實施例之第一光罩製程中，利用第一圖案化光阻359當遮罩於後續的蝕刻製程時，將上述的堆疊膜層移除，來分別形成一圖案化閘極介電層131、一圖案化蝕刻阻擋層151、一閘極電極120G、一墊電極120P以及一圖案化半導體層141。值得說明的是，本實施例之第一光罩製程可更包括利用第二厚度區359B與預計形成墊電極120P的位置對應設置，以將墊電極120P上方所對應之圖案化半導體層141以及圖案化蝕刻阻擋層151移除，以改善後續墊電極120P與第二導電層(第15圖未示)間的電性連結狀況。
第16圖至第20圖為進一步說明第二厚度區359B的細部製程步驟，除了第二厚度區359B以外之區域於第一光罩製程中的狀況與上述第一較佳實施例相似(可參考第2圖至第6圖)，在此並不再贅述。如第16圖與第17圖所示，在第二厚度區359B中，係利用第一圖案化光阻359進行一第一蝕刻製程，將未被第一圖案化光阻359覆蓋之蝕刻阻擋層150與半導體層140移除，以部分暴露出閘極介電層130。然後，如第18圖所示，進行一第二蝕刻製程，對第一圖案化光阻359、蝕刻阻擋層150以及閘極介電層130進行蝕刻，以形成圖案化閘極介電層131，並部分暴露出第一導電層120。值得說明的是，由於第二厚度區359B之第一圖案化光阻359的厚度較薄，故第二厚度區359B之第一圖案化光阻359以及對應之蝕刻阻擋層150可於此第二蝕刻製程中移除，以暴露出第二厚度區359B中的半導體層140。相對地，第一厚度區359A之第一圖案化光阻359由於厚度較厚，故仍可保留在第一厚度區359A以利後續之製程進行。接著，如第19圖所示，將未被圖案化閘極介電層131覆蓋之第一導電層120移除，以形成墊電極120P。然後，如第20圖所示，將第二厚度區359B中的半導體層140移除，以於第二厚度區359B中暴露出圖案化閘極介電層131。
接著，如第21圖與第22圖所示，進行第二光罩製程與第三光罩製程，以分別形成保護層160、源極電極171與汲極電極172進而形成一陣列基板301。本實施例之第二光罩製程與第三光罩製程與上述第一較佳實施例相似，在此並不再贅述。值得說明的是，由於墊電極120P所對應之圖案化閘極介電層131已於第一光罩製程中被暴露出來，故在後續之第二光罩製程中可於對圖案化蝕刻阻擋層151進行蝕刻時一併將墊電極120P所對應之圖案化閘極介電層131移除，以暴露墊電極120P而使得第三光罩製程所形成之第二導電層170可直接與墊電極120P形成電性連結，進而避免圖案化閘極介電層131影響到第二導電層170與墊電極120P的接觸狀況。本實施例之陣列基板301除了墊電極120P與第二導電層間無設置圖案化閘極介電層131與圖案化半導體層141之外，其餘各部件的設置與材料特性與上述第一較佳實施例之陣列基板101相似，故在此並不再贅述。再者，必需說明的是，第22圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T1。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第二導電層170與第三導電層180(例如：部份畫素電極)所構成的電容結構S3。區域R3係位於區域R1以及區域R2之間，且區域R3可視為一畫素區，其具有畫素電極181電性連接至薄膜電晶體T1，較特別的是本實施例的畫素電極181下方具有第一堆疊結構S1，其由下而上依序的層別為第一導電層120、閘極絕緣層130、半導體層140、蝕刻阻擋層150、保護層160以及第二導電層170。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S10，連接結構S10包括第一導電層120、第二導電層170覆蓋第一導電層120且接觸第一導電層120以及部份第三導電層180(例如：部份畫素電極)設置於第二導電層170上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S11，而墊電極結構S11與連接結構S10相似。
請參考第23圖。第23圖繪示了本發明之一第六較佳實施例之陣列基板的製作方法示意圖。如第23圖所示，與上述第五較佳實施例之陣列基板的製作方法相比較，本實施例之陣列基板的製作方法更包括於第三光罩製程後進行一第四光罩製程，以於源極電極171、汲極電極172、第三導電層180以及保護層160上形成一間隔層190，至少部分覆蓋源極電極171、汲極電極172、第三導電層180以及保護層160，進而形成一陣列基板302。間隔層190可選擇性地僅覆蓋部分墊電極120P以及其對應之第二導電層170與第三導電層180而暴露出部分對應墊電極120P之第二導電層170與第三導電層180，以使外部線路或外部元件(圖未示)可藉由未被間隔層190覆蓋之墊電極120P與陣列基板302電性連結。本實施例之陣列基板302除了間隔層190之外，其餘各部件的設置與材料特性與上述第五較佳實施例之陣列基板301相似，故在此並不再贅述。另外，必需說明的是，第六較佳實施例與第五較佳實施例的差別在於：第六較佳實施例的區域R1、區域R2與區域R4皆覆蓋有間隔層190，且部份區域R3亦被間隔層190覆蓋，而區域R5不覆蓋間隔層190。
請參考第24圖。第24圖繪示了本發明之一第七較佳實施例之陣列基板的製作方法示意圖。如第24圖所示，本實施例之陣列基板的製作方法係利用如第五較佳實施例中的第一光罩製程以及第三較佳實施例之第二光罩製程及第三光罩製程，使得墊電極120P可與第三光罩製程所形成之第二導電層170直接形成電性連結，進而避免圖案化閘極介電層131影響到第二導電層170與墊電極120P的接觸狀況。換句話說，本實施例之陣列基板401除了墊電極120P與第二導電層間無設置圖案化閘極介電層131與圖案化半導體層141之外，其餘各部件的設置與材料特性與上述第三較佳實施例之陣列基板201相似，故在此並不再贅述。
再者，必需說明的是，第24圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T2。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第二導電層170與第三導電層280(例如：部份畫素電極)所構成的電容結構S6，且較特別的是保護層160與第二圖案化光阻169所形成的堆疊結構會覆蓋部份的電容結構S6。區域R3係位於區域R1以及區域R2之間，且區域R3可視為一畫素區，其具有畫素電極281電性連接至薄膜電晶體T2，較特別的是本實施例的畫素電極281下方不具有堆疊結構或膜層，且畫素電極281之底表面直接接觸基板110的上表面。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S12，連接結構S12包括第一導電層120、部份第三導電層280(例如：部份畫素電極)覆蓋第一導電層120且接觸第一導電層120以及第二導電層170設置於第三導電層280上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S13，而墊電極結構S13與連接結構S12相似。
請參考第25圖。第25圖繪示了本發明之一第八較佳實施例之陣列基板的製作方法示意圖。如第25圖所示，與上述第七較佳實施例之陣列基板的製作方法相比較，本實施例之陣列基板的製作方法更包括於第三光罩製程後進行一第四光罩製程，如同第四較佳實施例之第四光罩製程，以於源極電極171與汲極電極172上形成一間隔層190，至少部分覆蓋源極電極171、汲極電極172以及第二圖案化光阻169，且間隔層190具有一畫素開口190V暴露出畫素電極281以及另一開口暴露出第25圖中最右手邊的部分墊電極120P及其相對應的第三導電層280，進而形成一陣列基板402。其中，畫素開口190V可稱為有效畫素區，實質上等同於第三實施例中所述的畫素區，而間隔層190可為單層或多層堆疊結構，其材料可選用上述實施例所述的材料。本實施例之陣列基板402除了間隔層190之外，其餘各部件的設置與材料特性與上述第七較佳實施例之陣列基板401相似，故在此並不再贅述。另外，必需說明的是，第八較佳實施例中剖面圖的區域R3與區域R5之結構係不同於第七較佳實施例中剖面圖的區域R3與區域R5之結構。第八較佳實施例的區域R3中，於有效畫素區之畫素電極281上下方皆無其它膜層，即畫素電極281之底表面直接接觸基板110的上表面，但第七較佳實施例的區域R3之上方仍被第二導電層170覆蓋。第八較佳實施例的區域R5的上方不存在有第二導電層170，即墊電極結構S14僅包括第一導電層120以及部份第三導電層280(例如：部份畫素電極)覆蓋第一導電層120，但第七較佳實施例的區域R5之上方仍被第二導電層170覆蓋。第八較佳實施例與第七較佳實施例之間另外的差別在於：第八較佳實施例的區域R1、區域R2、區域R4以及部份之區域R3皆覆蓋有間隔層190，而區域R5不覆蓋間隔層190。
請參考第26圖與第27圖。第26圖至第27圖繪示了本發明之一第九較佳實施例之陣列基板的製作方法示意圖。如第26圖所示，本實施例之陣列基板的製作方法係於第二光罩製程中，利用一第二圖案化光阻569形成一保護層160。如第27圖所示，本實施例與上述第三較佳實施例不同的地方在於，在第三光罩製程進行之前，先將第二圖案化光阻569移除，而使得源極電極171與汲極電極172形成於保護層160與基板110上，以進一步形成一薄膜電晶體T5以及具有薄膜電晶體T5之一陣列基板501。此外，陣列基板501亦可另包括一畫素電極281設置於保護層160與汲極電極172之間。與上述第三較佳實施例之陣列基板201不同的地方在於，在本實施例之陣列基板501中，畫素電極281係設置於保護層160與基板110上。本實施例之陣列基板501除了無第二圖案化光阻169之設置外，其餘各部件的設置與材料特性與上述第三較佳實施例之陣列基板201相似，故在此並不再贅述。再者，必需說明的從第27圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T5。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第三導電層280(例如：部份畫素電極)與第二導電層170所構成的電容結構S6，且較特別的是保護層160會覆蓋部份的電容結構S6。區域R3係位於區域R1及區域R2之間，且區域R3可視為一畫素區，其具有畫素電極281電性連接至薄膜電晶體T5，較特別的是本實施例的畫素電極281下方不具有堆疊結構或膜層，且畫素電極281之底表面直接接觸基板110的上表面。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S7，且連接結構S7包括第二堆疊結構S2(包含第一導電層120、閘極絕緣層130及半導體層140)、部份第三導電層280(例如：部份畫素電極)覆蓋第二堆疊結構S2且部份接觸第一導電層120以及第二導電層170設置於第三導電層280上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S8，而墊電極結構S8與連接結構S7相似。
請參考第28圖。第28圖繪示了本發明之一第十較佳實施例之陣列基板的製作方法示意圖。如第28圖所示，與上述第九較佳實施例之陣列基板的製作方法相比較，本實施例之陣列基板的製作方法更包括於第三光罩製程後進行一第四光罩製程，以於源極電極171與汲極電極172上形成一間隔層190，至少部分覆蓋源極電極171、汲極電極172以及保護層160，進而形成一陣列基板502。此外，本實施例之第四光罩製程可更包括將未被間隔層190所覆蓋之第二導電層170移除，以部分暴露畫素電極281與第三導電層280。此外，間隔層190具有一畫素開口190V，且畫素開口190V係至少部分暴露畫素電極281以及另一開口暴露出第28圖最右手邊的第三導電層280。其中，畫素開口190V可稱為有效畫素區實質上等同於第三較佳實施例中所述的畫素區，而間隔層190可為單層或多層堆疊結構，其材料可選用上述實施例所述的材料。本實施例之陣列基板502除了間隔層190之外，其餘各部件的設置與材料特性與上述第九較佳實施例之陣列基板501相似，故在此並不再贅述。值得說明的是，在本實施例中，可利用間隔層190的圖案對部分之第二導電層170進行蝕刻以暴露出畫素電極281，進而達到簡化製程的效果，但並不以此為限。另外，必需說明的是，第十較佳實施例中剖面圖的區域R3與區域R5之結構係不同於第九較佳實施例中剖面圖的區域R3與區域R5之結構。第十較佳實施例的區域R3中，於有效畫素區之畫素電極281上下方皆無其它膜層，即畫素電極281之底表面直接接觸基板110的上表面，但第九較佳實施例的區域R3之上方仍被第二導電層170覆蓋。第十較佳實施例的區域R5的上方不存在有第二導電層170，即墊電極結構S9僅包括第二堆疊結構S2(包含第一導電層120、閘極絕緣層130及半導體層140)以及部份第三導電層280(例如：部份畫素電極)覆蓋第二堆疊結構S2且部份接觸第一導電層120，但第九較佳實施例的區域R5之上方仍被第二導電層170覆蓋。第十較佳實施例與第九較佳實施例之間另外的差別在於：第十較佳實施例的區域R1、區域R2、區域R4以及部份之區域R3皆覆蓋有間隔層190，而區域R5不覆蓋間隔層190。
請參考第29圖與第30圖，並請一併參考第1圖至第7圖。第29圖與第30圖繪示了本發明之一第十一較佳實施例之陣列基板的製作方法示意圖。在本實施例之陣列基板的製作方法中，第一光罩製程與第二光罩製程與上述第一較佳實施例相似(如第1圖至第7圖所示)，故在此並不再贅述。如第29圖所示，本實施例之陣列基板的製作方法包括於第二光罩製程之後進行一第三光罩製程，以於保護層160與圖案化半導體層141之上形成一源極電極171以及一汲極電極172。源極電極171以及汲極電極172係分別透過不同之接觸開口160V與圖案化半導體層141電性連接。更進一步說明，本實施例之第三光罩製程可包括下列步驟。首先，形成一第二導電層170，以覆蓋保護層160以及圖案化半導體層141。然後，可於第二導電層170上形成一間隔層290，並利用間隔層290對第二導電層170進行蝕刻以形成源極電極171與汲極電極172，進而於基板110上形成一薄膜電晶體T1。換句話說，本實施例之第三光罩製程係利用間隔層290定義出源極電極171以及汲極電極172。此外，在本實施例之第三光罩製程中，亦可選擇性地於間隔層290形成之前先於第二導電層170上形成一第三導電層180，並利用間隔層290對第二導電層170與第三導電層180進行蝕刻以形成源極電極171與汲極電極172，並於汲極電極172上形成一畫素電極181，但本發明並不以此為限而亦可僅利用汲極電極172的部分延伸區域作為畫素電極之功用或是利用汲極電極172和作為畫素電極的其他金屬層橋接。也就是說，本實施例之第三光罩製程亦可利用間隔層290定義出畫素電極181。
值得說明的是，本實施例之間隔層290較佳係包括一第一厚度區290A以及一第二厚度區290B，且位於第二厚度區290B之間隔層290的一厚度係實質上小於位於該第一厚度區290A之間隔層290的一厚度。本實施例之間隔層290較佳係包括具有可光圖案化(photo patternable)之材料例如可光圖案化之有機材料，但並不以此為限。換句話說，間隔層290可經由一曝光顯影製程來形成，但亦不以此為限。此外，第一厚度區290A與第二厚度區290B之間的厚度差異可藉由一使用多階光罩(圖未示)之曝光製程而形成，此多階光罩可具有對曝光能量形成至少三種不同穿透率之區域，但本發明並不以此為限而可利用其他適合的方式來形成第一厚度區290A與第二厚度區290B中之間隔層290的厚度差異。
接著，如第30圖所示，本實施例之陣列基板的製作方法可更包括利用一製程例如灰化(ashing)製程，將第二厚度區290B之間隔層290移除，以形成一畫素開口290V，且畫素開口290V係部份暴露畫素電極181。藉由上述的各步驟即可形成一陣列基板600。值得說明的是，在本實施例中，第二厚度區290B較佳係與畫素電極181以及至少部份之墊電極120P對應設置，以使得部份之墊電極120P上的第二導電層170與第三導電層180可於上述之形成畫素電極181、源極電極171與汲極電極172之步驟中被第二厚度區290B之間隔層290保護，且可於第二厚度區290B之間隔層290移除後暴露出部分對應墊電極120P之第二導電層170與第三導電層180，以使外部線路或外部元件(圖未示)可藉由未被間隔層290覆蓋之墊電極120P與陣列基板600電性連結。藉由本實施例之陣列基板的製作方法，利用間隔層290於第三光罩製程中當作用來定義畫素電極181、源極電極171與汲極電極172之遮罩，故可更進一步達到簡化製程的效果。本實施例之陣列基板600與上述第二較佳實施例之陣列基板102相異之處在於，本實施例之間隔層290具有一開口291V，且開口291V係至少部分暴露薄膜電晶體T1。本實施例之陣列基板600除了間隔層290外，其餘各部件的設置與材料特性與上述第二較佳實施例之陣列基板102相似，故在此並不再贅述。再者，必需說明的是，第十一較佳實施例中剖面圖的區域R1至區域R4與第一較佳實施例中剖面圖的區域R1至區域R4的差異在於：第十一較佳實施例中的不同區域(例如：區域R1至區域R4)上的部份堆疊結構上方皆設置有間隔層290，而區域R5上沒有設置間隔層290。
請參考第31圖至第34圖。第31圖至第34圖繪示了本發明之一第十二較佳實施例之陣列基板的製作方法示意圖。其中第31圖繪示了本實施例之第一光罩製程的示意圖，第32圖繪示了本實施例之第二光罩製程的示意圖，而第33圖與第34圖繪示了本實施例之第三光罩製程的示意圖。本實施例之陣列基板的製作方法包括下列步驟。如第31圖所示，首先，進行一第一光罩製程，本實施例之第一光罩製程與上述第一較佳實施例不同的地方在於，本實施例之第一光罩製程更包括於第一導電層120形成之前，於基板110上形成一透明導電層380，且於第一光罩製程中將未被圖案化閘極介電層131覆蓋之透明導電層380移除，以形成一畫素電極381。透明導電層380較佳可包括透明導電材料例如氧化銦錫、氧化銦鋅、氧化鋁鋅、薄層金屬或其他適合之透明導電材料。此外，畫素電極381較佳可與圖案化半導體層141於同一製程步驟中形成，以達到簡化製成的效果，但並不以此為限。除了形成透明導電層380以及畫素電極381之外，本實施例之第一光罩製程與上述第一較佳實施例相似，故在此並不再贅述。
接著，如第32圖所示，本實施例之陣列基板的製作方法係於第一光罩製程之後進行一第二光罩製程。本實施例之第二光罩製程與上述第一較佳實施例相異之處在於，本實施例之第二光罩製程更包括將位於畫素電極381上之至少部分的圖案化閘極介電層131移除，以至少部分暴露出位於畫素電極381上之第一導電層120，以使後續形成之汲極電極(第32圖未示)可藉由暴露出之第一導電層120與其對應之畫素電極381形成電性連接。
然後，如第33圖所示，本實施例之陣列基板的製作方法係於第二光罩製程之後進行一第三光罩製程，以於保護層160與圖案化半導體層141上形成一源極電極171以及一汲極電極172。源極電極171以及汲極電極172係分別透過不同之接觸開口160V與圖案化半導體層141電性連接。更進一步說明，本實施例之第三光罩製程可包括下列步驟。首先，形成一第二導電層170，以覆蓋保護層160以及圖案化半導體層141。然後，可於第二導電層170上形成一間隔層390，將未被間隔層390覆蓋之第二導電層170移除，以形成源極電極171以及汲極電極172。汲極電極172可藉由與畫素電極381對應之第一導電層120接觸而與畫素電極381形成電性連接。然後，本實施例之第三光罩製程更包括將位於畫素電極381上方至少部分之未被間隔層390覆蓋的圖案化半導體層141、圖案化閘極介電層131以及第一導電層120移除，以至少部分暴露出畫素電極381。藉由上述步驟即可於基板110上形成一薄膜電晶體T7。此外，間隔層390具有一畫素開口390V，且畫素開口390V係至少部分暴露畫素電極381。其中，畫素開口390V可稱為有效畫素區實質上等同於後面所述的畫素區。本實施例之間隔層390較佳係包括一第一厚度區390A以及一第二厚度區390B，且位於第二厚度區390B之間隔層390的一厚度係實質上小於位於該第一厚度區390A之間隔層390的一厚度。本實施例之間隔層390較佳係包括具有可光圖案化之材料例如可光圖案化之有機材料，以使得間隔層390可經由一曝光顯影製程來形成。此外，第一厚度區390A與第二厚度區390B之間的厚度差異可藉由一使用多階光罩(圖未示)之曝光製程而形成，此多階光罩可具有對曝光能量形成至少三種不同穿透率之區域，但本發明並不以此為限而可利用其他適合的方式來形成第一厚度區390A與第二厚度區390B中之間隔層390的厚度差異。
再者，必需說明從第33圖中所繪示的區域分別包括區域R1、區域R2、區域R3、區域R4以及區域R5。區域R1可視為一薄膜電晶體區，其上有薄膜電晶體T7。區域R2可視為一電容區，其上有由第一導電層120、閘極絕緣層130、半導體層140、第二導電層170與第三導電層380(例如：部份畫素電極)所構成的電容結構S15，且較特別的是保護層160會覆蓋部份的電容結構S15而間隔層390會覆蓋另一部份的電容結構S15。區域R3係位於區域R1及區域R2之間，且區域R3可視為一畫素區，其具有畫素電極381電性連接至薄膜電晶體T7，較特別的是本實施例的畫素電極381下方不具有堆疊結構，即畫素電極381底面會接觸基板110的上表面，但需要注意的是，部份畫素電極381的上方有堆疊結構，其由下而上依續的層別為透明導電層380、第一導電層120、閘極絕緣層130、半導體層140、蝕刻阻擋層150、保護層160、第二導電層170以及部份間隔層390。區域R4可視為第一導電層120與第二導電層170的接觸區或稱為連接區，其上有連接結構S17，且連接結構S17包括第二堆疊結構S16(包含透明導電層380、第一導電層120、閘極絕緣層130及半導體層140)、第二導電層170覆蓋第二堆疊結構S16且部份接觸第一導電層120以及部份間隔層390設置於第二導電層170上。區域R5係位於最右手邊，即最尾端的區域，而區域R5可視為一接墊區，其上有墊電極結構S18，且墊電極結構S18與連接結構S17相似，但是，區域R5中的第二堆疊結構S16上方所設置間隔層390的厚度實質上小於其它區域的間隔層390的厚度。
接著，如第34圖所示，本實施例之陣列基板的製作方法可更包括利用一製程例如灰化製程，將第二厚度區390B之間隔層390移除，以暴露出於第二厚度區390B中對應墊電極120P之第二導電層170。藉由上述的各步驟即可形成一陣列基板700。值得說明的是，與上述各實施例不同的地方在於，本實施例之陣列基板700包括畫素電極381，部分設置於基板110與汲極電極172之間。此外，間隔層390具有一畫素開口390V、一開口391V以及另一開口，畫素開口390V係部份暴露畫素電極381，且開口391V係至少部分暴露薄膜電晶體T7而另一開口暴露出第34圖最右手邊的第二導電層170。本實施例之陣列基板700可用於下發光式有機電致發光顯示器中，但並不以此為限。另外，必需說明的是，第34圖剖面圖的區域R5與第33圖剖面圖的區域R5之間的差異在於第34圖區域R5的墊電極結構S18上方不設置有間隔層390，而第33圖區域R5的墊電極結構S18上方設置有間隔層390且其厚度實質上小於其它區域的間隔層390的厚度。
綜合以上所述，本發明之陣列基板及其製作方法係利用整合閘極電極、半導體層以及蝕刻阻擋層之製程步驟，達到製程簡化與減少使用光罩數量之目的。同時，亦利用具有不同厚度區之圖案化光阻將墊電極上方之圖案化閘極介電層移除，避免圖案化閘極介電層影響到其他導電層與墊電極的接觸狀況，進而達到提升良率的效果。此外，本發明亦利用間隔層來定義源極電極與汲極電極，達到更進一步製程簡化與減少使用光罩數量的效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101．．．陣列基板
102．．．陣列基板
110．．．基板
120．．．第一導電層
120G．．．閘極電極
120P．．．墊電極
130．．．閘極介電層
131．．．圖案化閘極介電層
140．．．半導體層
141．．．圖案化半導體層
150．．．蝕刻阻擋層
151．．．圖案化蝕刻阻擋層
159．．．第一圖案化光阻
160．．．保護層
160V．．．接觸開口
161．．．第一保護層
162．．．第二保護層
169．．．第二圖案化光阻
170．．．第二導電層
171．．．源極電極
172．．．汲極電極
180．．．第三導電層
181．．．畫素電極
190．．．間隔層
190V．．．畫素開口
201．．．陣列基板
202．．．陣列基板
259．．．第一圖案化光阻
280．．．第三導電層
281．．．畫素電極
290．．．間隔層
290A．．．第一厚度區
290B．．．第二厚度區
290V．．．畫素開口
291V．．．開口
301．．．陣列基板
302．．．陣列基板
359．．．第一圖案化光阻
359A．．．第一厚度區
359B．．．第二厚度區
380．．．透明導電層
381．．．畫素電極
390．．．間隔層
390A．．．第一厚度區
390B．．．第二厚度區
390V．．．畫素開口
391V．．．開口
401．．．陣列基板
402．．．陣列基板
501．．．陣列基板
502．．．陣列基板
569．．．第二圖案化光阻
600．．．陣列基板
700．．．陣列基板
R1．．．區域
R2．．．區域
R3．．．區域
R4．．．區域
R5．．．區域
S1．．．第一堆疊結構
S2．．．第二堆疊結構
S3．．．電容結構
S4．．．連接結構
S5．．．墊電極結構
S6．．．電容結構
S7．．．連接結構
S8．．．墊電極結構
S9．．．墊電極結構
S10．．．連接結構
S11．．．墊電極結構
S12．．．連接結構
S13．．．墊電極結構
S14．．．墊電極結構
S15．．．電容結構
S16．．．第二堆疊結構
S17．．．連接結構
S18．．．墊電極結構
T1．．．薄膜電晶體
T2．．．薄膜電晶體
T5．．．薄膜電晶體
T7．．．薄膜電晶體
Z．．．方向
第1圖至第8圖繪示了本發明之一第一較佳實施例之陣列基板的製作方法示意圖。
第9圖繪示了本發明之一第二較佳實施例之陣列基板的製作方法示意圖。
第10圖至第12圖繪示了本發明之一第三較佳實施例之陣列基板的製作方法示意圖。
第13圖繪示了本發明之一第四較佳實施例之陣列基板的製作方法示意圖。
第14圖至第22圖繪示了本發明之一第五較佳實施例之陣列基板的製作方法示意圖。
第23圖繪示了本發明之一第六較佳實施例之陣列基板的製作方法示意圖。
第24圖繪示了本發明之一第七較佳實施例之陣列基板的製作方法示意圖。
第25圖繪示了本發明之一第八較佳實施例之陣列基板的製作方法示意圖。
第26圖至第27圖繪示了本發明之一第九較佳實施例之陣列基板的製作方法示意圖。
第28圖繪示了本發明之一第十較佳實施例之陣列基板的製作方法示意圖。
第29圖與第30圖繪示了本發明之一第十一較佳實施例之陣列基板的製作方法示意圖。
第31圖至第34圖繪示了本發明之一第十二較佳實施例之陣列基板的製作方法示意圖。
102．．．陣列基板
110．．．基板
120．．．第一導電層
120G．．．閘極電極
120P．．．墊電極
130．．．閘極介電層
131．．．圖案化閘極介電層
140．．．半導體層
141．．．圖案化半導體層
150．．．蝕刻阻擋層
151．．．圖案化蝕刻阻擋層
160．．．保護層
160V．．．接觸開口
161．．．第一保護層
162．．．第二保護層
170．．．第二導電層
171．．．源極電極
172．．．汲極電極
180．．．第三導電層
181．．．畫素電極
190．．．間隔層
190V．．．畫素開口
R1．．．區域
R2．．．區域
R3．．．區域
R4．．．區域
R5．．．區域
S1．．．第一堆疊結構
S2．．．第二堆疊結構
S3．．．電容結構
S4．．．連接結構
S5．．．墊電極結構
T1．．．薄膜電晶體
Z．．．方向

Claims (24)

  1. 一種陣列基板的製作方法，包括：提供一基板；進行一第一光罩製程，該第一光罩製程包括：於該基板上依序形成一第一導電層、一閘極介電層、一半導體層以及一蝕刻阻擋層，並於該蝕刻阻擋層上形成一第一圖案化光阻；進行一第一蝕刻製程，將未被該第一圖案化光阻覆蓋之該蝕刻阻擋層與該半導體層移除，以部分暴露出該閘極介電層；進行一第二蝕刻製程，對該第一圖案化光阻、該蝕刻阻擋層以及該閘極介電層進行蝕刻，以形成一圖案化閘極介電層與一圖案化蝕刻阻擋層，並部分暴露出該第一導電層與該半導體層；將未被該圖案化閘極介電層覆蓋之該第一導電層移除，以形成一閘極電極；以及將未被該圖案化蝕刻阻擋層覆蓋之該半導體層移除，以形成一圖案化半導體層，並部分暴露出該圖案化閘極介電層；以及進行一第二光罩製程，該第二光罩製程包括：形成一保護層，至少部分覆蓋該基板以及該圖案化蝕刻阻擋層；以及將未被該保護層覆蓋之該圖案化蝕刻阻擋層移除，以至少部分暴露該圖案化半導體層。
  2. 如請求項1所述之陣列基板的製作方法，其中該第一光罩製程更包括將未被該圖案化閘極介電層覆蓋之該第一導電層移除，以形成一墊電極。
  3. 如請求項2所述之陣列基板的製作方法，其中該第二光罩製程更包括將未被該圖案化半導體層覆蓋之該圖案化閘極介電層移除，以至少部分暴露該墊電極。
  4. 如請求項1所述之陣列基板的製作方法，更包括進行一第三光罩製程，以於該保護層與該圖案化半導體層上形成一源極電極以及一汲極電極。
  5. 如請求項4所述之陣列基板的製作方法，更包括：利用該第三光罩製程於該汲極電極上形成一畫素電極；以及進行一第四光罩製程，以於該畫素電極上形成一間隔層，其中該間隔層具有一畫素開口，且該畫素開口係至少部分暴露該畫素電極。
  6. 如請求項4所述之陣列基板的製作方法，更包括：利用該第三光罩製程於該汲極電極與該保護層之間形成一畫素電極；以及進行一第四光罩製程，以於該源極電極以及該汲極電極上形成一間隔層，其中該間隔層具有一畫素開口，且該畫素開口係至少部分暴露該畫素電極。
  7. 如請求項4所述之陣列基板的製作方法，其中該第三光罩製程包括形成一間隔層，並以該間隔層定義出該源極電極以及該汲極電極。
  8. 如請求項7所述之陣列基板的製作方法，其中該第三光罩製程更包括利用該間隔層定義出一畫素電極。
  9. 如請求項7所述之陣列基板的製作方法，其中該間隔層包括一第一厚度區以及一第二厚度區，且位於該第二厚度區之該間隔層的一厚度係小於位於該第一厚度區之該間隔層的一厚度。
  10. 如請求項9所述之陣列基板的製作方法，更包括將該第二厚度區之該間隔層移除，以形成一畫素開口。
  11. 如請求項1所述之陣列基板的製作方法，其中該第一圖案化光阻包括一第一厚度區以及一第二厚度區，且位於該第二厚度區之該第一圖案化光阻的一厚度係小於位於該第一厚度區之該第一圖案化光阻的一厚度。
  12. 如請求項11所述之陣列基板的製作方法，其中該第二厚度區之該第一圖案化光阻以及對應之該蝕刻阻擋層係於該第二蝕刻製程中移除。
  13. 如請求項1所述之陣列基板的製作方法，其中該第一光罩製程更包括：於該第一導電層形成之前，於該基板上形成一透明導電層；以及將未被該圖案化閘極介電層覆蓋之該透明導電層移除，以形成一畫素電極。
  14. 如請求項13所述之陣列基板的製作方法，更包括進行一第三光罩製程，以於該保護層與該圖案化半導體層上形成一源極電極以及一汲極電極，其中該第三光罩製程包括：形成一第二導電層，以覆蓋該保護層與該圖案化半導體層；於該第二導電層上形成一間隔層；將未被該間隔層覆蓋之該第二導電層移除，以形成該源極電極以及該汲極電極；以及將至少部分之未被該間隔層覆蓋之該圖案化閘極介電層以及該第一導電層移除，以至少部分暴露出該畫素電極。
  15. 如請求項1所述之陣列基板的製作方法，其中該半導體層包括氧化物半導體材料、非晶矽半導體材料或多晶矽半導體材料。
  16. 一種陣列基板，包括：一基板；以及一薄膜電晶體，設置於該基板上，該薄膜電晶體包括：一閘極電極，設置於該基板上；一圖案化閘極介電層，設置於該閘極電極上；一圖案化半導體層，設置於該圖案化閘極介電層上；一圖案化蝕刻阻擋層，設置於該圖案化半導體層上；一保護層，設置於該圖案化蝕刻阻擋層上，其中該保護層與該圖案化蝕刻阻擋層具有複數個接觸開口，以部分暴露出該圖案化半導體層；以及一源極電極與一汲極電極，設置於該保護層與該圖案化半導體層上，且該源極電極與該汲極電極係透過該等接觸開口與該圖案化半導體層電性連接。
  17. 如請求項16所述之陣列基板，更包括一墊電極，設置於該基板上，其中該墊電極係未被該保護層所覆蓋。
  18. 如請求項16所述之陣列基板，更包括一間隔層，設置於該基板上且至少部分覆蓋該源極電極、該汲極電極以及該保護層。
  19. 如請求項18所述之陣列基板，其中該間隔層具有一開口，且該開口係至少部分暴露該薄膜電晶體。
  20. 如請求項18所述之陣列基板，更包括一畫素電極，設置於該汲極電極之上，其中該畫素電極於垂直於該基板之一方向上與該圖案化半導體層至少部分重疊，且該間隔層具有一畫素開口以至少部分暴露該畫素電極。
  21. 如請求項18所述之陣列基板，更包括一畫素電極，設置於該汲極電極與該保護層之間，其中該畫素電極於垂直於該基板之一方向上與該圖案化半導體層至少部分重疊，且該間隔層具有一畫素開口以至少部分暴露該畫素電極。
  22. 如請求項18所述之陣列基板，更包括一畫素電極，至少部分設置於該基板與該汲極電極之間，其中該間隔層具有一畫素開口以至少部分暴露該畫素電極。
  23. 如請求項16所述之陣列基板，其中該圖案化半導體層包括氧化物半導體材料、非晶矽半導體材料或多晶矽半導體材料。
  24. 如請求項18所述之陣列基板，其中該間隔層包括一上下堆疊結構，該上下堆疊結構之上層為有機材料而下層為無機材料，且該無機材料包含氧化銦鋅錫、氧化銦鋁鋅、氧化銦鎵錫、氧化鋁鋅、氧化銻錫、氧化鎵鋅或氧化銦鎵鋅。
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