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TWI693691B - 用於靜電放電保護的閘極耦合的ｎ型金屬氧化物半導體裝置 - Google Patents

用於靜電放電保護的閘極耦合的ｎ型金屬氧化物半導體裝置 Download PDF

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TWI693691B
TWI693691B TW105127258A TW105127258A TWI693691B TW I693691 B TWI693691 B TW I693691B TW 105127258 A TW105127258 A TW 105127258A TW 105127258 A TW105127258 A TW 105127258A TW I693691 B TWI693691 B TW I693691B
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region
nmos device
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Inventor
金度熙
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南韓商愛思開海力士有限公司
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Abstract

根據一個實施例的閘極耦合NMOS裝置包括：P型井區、N型井區和N通道MOS電晶體、N+型分接頭區、第一導電層以及第二導電層。N型井區包圍P型井區。N型井區的內側直接接觸P型井區的一個側面。N通道MOS電晶體設置在P型井區中。N+型分接頭區設置在N型井區中。第一導電層通過插置第一絕緣層而設置在N型井區上，並且與N型井區和第一絕緣層組成MOS電容器。第二導電層通過插置第二絕緣層而設置在N型井區上，並且組成電阻器。第一導電層的第一端部直接接觸第二導電層的第一端部。

Description

用於靜電放電保護的閘極耦合的N型金屬氧化物半導體裝置
本申請的各種實施例涉及一種靜電放電(ESD)保護技術，更具體地，涉及用於ESD保護的閘極耦合NMOS裝置。
相關申請的交叉引用
本申請要求於2016年2月12日提交的申請號為10-2016-0016569的韓國專利申請的優先權，其全部內容通過引用合併於此。
半導體裝置通常包括ESD保護電路，ESD保護電路在襯墊與內部電路之間，用於保護內部電路。當連接至微晶片的外部接腳的襯墊接觸帶電的人體、充電的機器，或者電荷可以累積在電路內部時，會產生靜電。ESD保護電路避免了由於放電至內部電路中或者流入內部電路中的靜電所引起的晶片故障。在製造微晶片時，用於設計一種免於ESD應力的保護電路的技術是晶片設計的主要技術之一。在用於ESD應力的保護電路的設計中所使用的裝置稱作為ESD保護裝置。
有用於保護微晶片免受ESD應力的各種類型的ESD保護裝置。在下文中，被稱為GGNMOS ESD保護裝置的閘極接地NMOS可以是最常用的ESD保護裝置。GGNMOS通過寄生雙極性接面電晶體的汲極與基板 之間的接面崩潰來導通寄生雙極性接面電晶體，從而執行ESD操作。
然而，已經記錄了用於NMOS的ESD保護操作的閘極偏壓效應。根據該記錄，當偏壓的預定準位(例如，1V至2V)施加至NMOS的閘極時，NMOS能夠以比引起突崩崩潰的電壓低的電壓被觸發。照此，為了保證將偏壓的預定準位施加至閘極，已經提出了在下文中被稱為GCNMOS的閘極耦合NMOS，其中電容器設置在閘極與輸入襯墊之間。
各種實施例涉及用於ESD保護的GCNMOS裝置。根據一個實施例的閘極耦合NMOS裝置包括：P型井區、N型井區和N通道MOS電晶體、N+型分接頭區(tap region)、第一導電層以及第二導電層。N型井區包圍P型井區。N型井區的內側直接接觸P型井區的一個側面。N通道MOS電晶體設置在P型井區中。N+型分接頭區設置在N型井區中。第一導電層通過插置第一絕緣層而設置在N型井區上，並且與N型井區和第一絕緣層組成MOS電容器。第二導電層通過插置第二絕緣層而設置在N型井區上，並且組成電阻器。第一導電層的第一端部直接接觸第二導電層的第一端部。
10:輸入/輸出部分
11:第一線
12:第二線
13:內部電路
14:襯墊
15:緩衝器
16:ESD保護裝置
17:第三線
20:GCNMOS裝置
21:N型井區
22:NMOS裝置區
23:MOS電容器區
24:電阻器區
100:GCNMOS裝置
104:深N井區
106:N型井區
107:N+型分接頭區
108:P型井區
109:P+型接觸區
110:主動區
111:N+型接面區
112:N+型接面區
113:N+型接面區
114:N+型接面區
115:N+型接面區
116:N+型接面區
121:閘極絕緣層
122:閘極絕緣層
123:閘極絕緣層
124:閘極絕緣層
125:閘極絕緣層
131:閘極電極層
132:閘極電極層
133:閘極電極層
134:閘極電極層
135:閘極電極層
151:第一絕緣層
161:第一導電層
171:第二絕緣層
181:第二導電層
211:第一線
212:第二線
221:N通道MOS電晶體
222:N通道MOS電晶體
223:N通道MOS電晶體
224:N通道MOS電晶體
225:N通道MOS電晶體
230:電容器
240:電阻器
300:GCNMOS裝置
304:深N井區
306:N型井區
307:N+型分接頭區
308:P型井區
309:P+型接觸區
310:主動區
311:N+型接面區
312:N+型接面區
313:N+型接面區
314:N+型接面區
315:N+型接面區
316:N+型接面區
321:閘極絕緣層
322:閘極絕緣層
323:閘極絕緣層
324:閘極絕緣層
325:閘極絕緣層
331:閘極電極層
332:閘極電極層
333:閘極電極層
334:閘極電極層
335:閘極電極層
351:第一絕緣層
361:第一導電層
371:第二絕緣層
381:第二導電層
結合附圖和所附具體描述，本發明構思的各種實施例將變得更加顯然，其中：圖1為圖示了包括ESD保護電路的晶片的輸入/輸出部分的電路圖；圖2為示意性地圖示了GCNMOS裝置的佈局圖；圖3為圖示了根據一個實施例的GCNMOS裝置的俯視平面 圖；圖4為沿著圖3中的I-I'線截取的截面圖；圖5為沿著圖3中的II-II'線截取的截面圖；圖6為沿著圖3中的III-III'線截取的截面圖；圖7為圖3的GCNMOS裝置的等效電路圖；圖8為圖示了根據另一個實施例的GCNMOS裝置的俯視平面圖；圖9為沿著圖8中的IV-IV'線截取的截面圖；圖10為沿著圖8中的V-V'線截取的截面圖；以及圖11為沿著圖8中的VI-VI'線截取的截面圖。
在實施例的以下描述中，將理解的時，術語“第一”和“第二”旨在識別元件，但是不用於僅限定元件本身或者意味著特定的順序。另外，當一個元件涉及位於另一個元件“上”、“之上”、“以上”、“下方”或者“下”時，其旨在表示相對位置關係，但是不用於限制某些情況(其中，元件直接接觸其它元件，或者它們之間存在至少一個中間元件)。因此，在本文中使用的諸如“上”、“之上”、“以上”、“下方”、“下”或者“以下”等術語僅出於描述特定實施例的目的，並非旨在限制本發明的範圍。另外，當一個元件涉及與另一個元件“連接”或者“耦接”時，該元件可以與其它的元件直接地電或者機械連接、耦接，或者可以通過替代它們之間的其它元件來形成連接關係或者耦接關係。
圖1為圖示了包括ESD保護電路的晶片的輸入/輸出部分的 電路圖。參見圖1，晶片的輸入/輸出部分10包括內部電路13，內部電路13設置在第一線11與第二線12之間，第一線11與電源電壓端子VDD耦接，第二線12與接地電壓端子VSS耦接。緩衝器15設置在內部電路13與輸入/輸出襯墊14之間。ESD保護裝置16(例如，GCNMOS裝置)設置在第三線17與第二線12之間，第三線17將輸入/輸出襯墊14連接至緩衝器15，第二線12與接地電壓端子VSS耦接。當在輸入/輸出襯墊14發生ESD事件時，ESD保護裝置16將ESD電流引至接地電壓端子VSS，使得緩衝器15和內部電路13被保護。
圖2為示意性地圖示了GCNMOS裝置20的常規佈局圖。如圖2所示，常規的GCNMOS裝置20包括分別設置在N型井區21中的單獨區域內的NMOS裝置區(NMOS)22、MOS電容器區(CAP)23和電阻器區(RES)24。多個N通道型MOS電晶體可以設置在NMOS裝置區(NMOS)22中。多個MOS電容器可以設置在MOS電容器區(CAP)23中。多個電阻器可以設置在電阻器區(RES)24中。因而，因為NMOS裝置區(NMOS)22、MOS電容器區(CAP)23和電阻器區(RES)24分別設置在單獨的區域中，所以常規的GCNMOS裝置整體地需要大的面積。
圖3為圖示了根據一個實施例的GCNMOS裝置的俯視平面圖。圖4至圖6為分別沿著圖3的線I-I’、線II-II'和線III-III’截取的截面圖。
參見圖3至圖6，深N井區104設置在基板102的上部區域中。在一個實施例中，基板102可以具有P型導電類型。N型井區106和P型井區108設置在深N井區104的上部區域中。N型井區106包圍P型井區 108。N型井區106的內側直接接觸P型井區108的一個側面。
N+型分接頭區107設置在N型井區106的上部區域中。在一個實施例中，N+型分接頭區107與P型井區108間隔開預定的距離，並且包圍P型井區108。N+型分接頭區107具有閉合的環形狀或者閉合的環路形狀。主動區110設置在P型井區108的上部區域中。
儘管在附圖中未示出，但是主動區110可以通過隔離結構來限定，所述隔離結構例如淺溝槽隔離(STI)層。在P型井區108的上部區域中，P+型接觸區109與主動區110間隔開。P+型接觸區109包圍主動區110。
多個N+型接面區111至116沿著某一方向設置在主動區110中。N+型接面區111至116通過通道區彼此間隔開。N+型接面區111至116可以形成交替設置的源極區和汲極區。在一個實施例中，N+型接面區111、113、115可以是源極區，而N+型接面區112、114、116可以是汲極區。
多個閘極絕緣層121一125設置在主動區110之上。閘極電極層131-135分別設置在閘極絕緣層121-125上。閘極絕緣層121-125中的每個和閘極電極層131-135中的每個分別與通道區重疊。閘極絕緣層121-125、閘極電極層131-135和N+型接面區111-116組成多個N通道MOS電晶體。
第一絕緣層151設置在N型井區106之上的區域中。在一個實施例中，第一絕緣層151可以包括氧化物層。第一導電層161設置在第一絕緣層151上。在一個實施例中，第一導電層161可以為多晶矽層。第一導電層161和第一絕緣層151為包圍N+型分接頭區107的部分的線圖案。
在一個實施例中，N+型分接頭區107為矩形環形狀的線圖 案，並且第一導電層161和第一絕緣層151可以包圍N+型分接頭區107的三個側面。在這種情況下，第一導電層161和第一絕緣層151的內側壁可以與N+型分接頭區107的外側壁對齊。N型井區106、第一絕緣層151和第一導電層161的垂直層疊結構組成MOS電容器。N型井區106和第一導電層161可以分別用作MOS電容器的底電極和頂電極。偏壓可以經由N+型分接頭區107而施加至N型井區106。
第二絕緣層171設置在N型井區106之上的另一個區域中。在一個實施例中，第二絕緣層171可以包括氧化物層。第二導電層181設置在第二絕緣層171上。在一個實施例中，第二導電層181可以包括多晶矽層。第二絕緣層171具有比第一絕緣層151厚的厚度。第二絕緣層171和第二導電層181設置成平行於N型井區106的上表面，所述上表面不被第一導電層161和第一絕緣層151從N+型分接頭區107的側面包圍，第二絕緣層171和第二導電層181的疊層與N+型分接頭區107的外側壁間隔開預定的距離。
第二導電層181可以從第一導電層161的第一端部延伸。在這種情況下，第一導電層161和第二導電層181可以具有能夠通過單個圖案化工藝實施的整合結構。可替選地，第一導電層161和第二導電層181可以不具有整合結構。在這種情況下，第二導電層181的第一端部的側壁直接接觸第一導電層161的第一端部的側壁。在任何情況下，第二導電層181的第二端部與第一導電層161的第二端部間隔開。第二導電層181可以組成電阻器。
N+型分接頭區107經由接點與輸入/輸出襯墊耦接。組成汲極區的N+型接面區112、114、116的每個經由接點與輸入/輸出襯墊耦接。 組成源極區的N+型接面區111、113、115的每個經由接點與接地電壓端子VSS耦接。第二導電層181在第二端部處還經由接點與接地電壓端子VSS耦接。第一導電層161在第一端部處經由接點與第一節點N1耦接。多個閘極電極層131-135中的每個經由接點與第一節點N1耦接。
根據實施例，組成MOS電容器的頂電極的第一導電層161包圍設置有N通道MOS電晶體的區域，並且組成電阻器的第二導電層181從第一導電層161的第一端部延伸，或者直接接觸第一導電層161的第一端部。因此，與將MOS電容器和電阻器設置在不同的區域中的情況相比，能夠在更小的區域中設置GCNMOS。
圖7為圖3的GCNMOS裝置的等效電路圖。參見圖7，GCNMOS裝置100設置在第一線211與第二線212之間，第一線211將襯墊連接至內部電路，第二線212與接地電壓端子VSS連接。GCNMOS裝置100包括：多個N通道MOS電晶體221-225、電容器230和電阻器240。N通道MOS電晶體221-225的每個的每個閘極端子G與第一節點N1耦接。N通道MOS電晶體221-225的每個的每個源極端子S經由第二線212與接地電壓端子VSS耦接。N通道MOS電晶體221-225的每個的每個汲極端子D經由第一線211與襯墊耦接。電容器230設置在第一節點N1與第一線211之間。電阻器240設置在第一節點N1與第二線212之間。因此，N通道MOS電晶體221-225的每個的每個閘極端子G經由第一節點N1與電容器230的端子和電阻器240的端子耦接。
將參照圖4和圖7來描述根據實施例的GCNMOS裝置100的操作。當ESD事件發生在襯墊時，ESD電流流經第一線211，並且將高 壓施加至第一線211。電壓施加至N通道MOS電晶體221-225的每個的汲極端子D。由於電壓施加至用作汲極區的N+型接面區112、114、116，所以在相鄰於N+型接面區112、114、116的P型井區108中產生熱電洞(hot hole)。這些熱電洞在P型井區108中向下移動。
因此，P型井區108的電位提高，並且將正向偏壓施加至P型井區108和用作源極區的N+型接面區111、113、115的接面。由於該正向偏壓，所以包括N+型接面區112、114、116、P型井區108和N+型接面區111、113、115的寄生NPN雙極接面電晶體BJT導通。因而，ESD電流從N+型接面區112、114、116經由N+型接面區111、113、115漏至接地電壓端子VSS。在這個過程中，預定的偏壓準位通過電容器230和電阻器240施加至N通道MOS電晶體221-225的每個的閘極端子G，並且寄生NPN BJT的觸發電壓降低。施加至閘極端子G的偏壓值可以通過電容器230的電容和電阻器240的電阻來確定。
圖8為圖示了根據本發明的另一個實施例的GCNMOS裝置的佈局圖。圖9至圖11為分別沿著圖8的線IV-IV’、V-V’和VI-VI’截取的截面圖。
參見圖8至圖11，深N井區304設置在基板302的上部區域中。在一個實施例中，基板302可以具有P型導電類型。N型井區306和P型井區308設置在深N井區304的上部區域中。N+型分接頭區307設置在N型井區306的上部區域中。在一個實施例中，N+型分接頭區307與P型井區308間隔開，並且包圍P型井區308。在本實施例中，N+型分接頭區307(如在圖8中“A”所示)具有開放的環形狀或者開放的環路形狀。 即，N+型分接頭區307在第一導電層361通過的部分處開放。
主動區310設置在P型井區308的上部區域。儘管未示出，主動區310可以通過隔離結構(例如，淺溝槽隔離(STI)層)來限定。P+型接觸區309與主動區310間隔開，並且在P型井區308的上部區域中。P+型接觸區309包圍主動區310。
多個N+型接面區311-316沿著某一方向設置在主動區310中。N+型接面區311-316通過通道區彼此間隔開。N+型接面區311-316可以用作交替設置的源極區和汲極區。在一個實施例中，N+型接面區311、313、315可以是源極區，而N+型接面區312、314、316可以是汲極區。
多個閘極絕緣層321-325設置在主動區310之上。閘極電極層331-335分別設置在閘極絕緣層321-325上。閘極絕緣層321-325中的每個和閘極電極層331-335中的每個分別與通道區重疊。閘極絕緣層321-325、閘極電極層331-335和N+型接面區311-316組成多個N通道MOS電晶體。
第一絕緣層351設置在N型井區306之上的區域中。在一個實施例中，第一絕緣層351可以包括氧化物層。第一導電層361設置在第一絕緣層351上。在一個實施例中，第一導電層361可以包括多晶矽層。如圖8中所示，第一導電層361和第一絕緣層的疊層設置在平面結構中，並且被除了疊層的第一端部之外的N+型分接頭區307包圍。
在一個實施例中，當N+型分接頭區307具有矩形環形狀的平面結構時，第一導電層361和第一絕緣層351的疊層的三個側壁可以被N+型分接頭區307包圍。在這種情況下，第一導電層361和第一絕緣層351的疊層的外側壁可以與N+型分接頭區307的內側壁對齊。
N型井區306、第一絕緣層351和第一導電層361的垂直層疊結構組成MOS電容器。N型井區306和第一導電層361可以分別用作MOS電容器的底電極和頂電極。偏壓可以經由N+型分接頭區307施加至N型井區306。
第二絕緣層371設置在N型井區306之上的另一個區域中。在一個實施例中，第二絕緣層371可以包括氧化物層。第二導電層381設置在第二絕緣層371上。在一個實施例中，第二導電層381可以包括多晶矽層。第二絕緣層371具有比第一絕緣層351厚的厚度。第二絕緣層371和第二導電層381的疊層設置成平行於主動區310的第四側壁，所述第四側壁不被第一導電層361和第一絕緣層351的疊層包圍。第二絕緣層371和第二導電層381的疊層與N+型分接頭區307的外側壁間隔開預定的距離。
第二導電層381可以從第一導電層361的第一端部延伸。在這種情況下，第一導電層361和第二導電層381可以具有能夠通過單個圖案化工藝實施的整合結構。可替選地，第一導電層361和第二導電層381可以不具有整合結構。在這種情況下，第二導電層381的第一端部的側壁直接接觸第一導電層361的第一端部的一個側面。在任何情況下，第二導電層381的第二端部與第一導電層361的第二端部間隔開。第二導電層381可以組成電阻器。
N+型分接頭區307經由接點與輸入/輸出襯墊耦接。組成汲極區的N+型接面區312、314、316的每個經由接點與輸入/輸出襯墊耦接。用作源極區的N+型接面區311、313、315的每個經由接點與接地電壓端子VSS耦接。第二導電層381在第二端部處還經由接點與接地電壓端子VSS 耦接。第一導電層361在第一端部處經由接點與第一節點N1耦接。多個閘極電極層331-335中的每個經由接點與第一節點N1耦接。
根據實施例，組成MOS電容器的頂電極的第一導電層361包圍設置有N通道MOS電晶體的區域，並且組成電阻器的第二導電層381從第一導電層361的第一端部延伸，或者直接接觸第一導電層361的第一端部。因此，與將MOS電容器和電阻器設置在不同的區域中的情況相比，能夠在更小的區域中形成GCNMOS。根據實施例的GCNMOS裝置300的等效電路圖與圖7的等效電路圖大體上相同。另外，本實施例的GCNMOS裝置300的操作也與參照圖7和圖4所述的GCNMOS裝置100的操作大體上相同。
以上出於說明性的目的公開了本發明構思的實施例。本領域的技術人員將理解的是，在不脫離所附申請專利範圍所公開的本發明構思的範圍和精神的情況下，各種修改、添加和替換是可能的。
100‧‧‧GCNMOS裝置
104‧‧‧深N井區
106‧‧‧N型井區
107‧‧‧N+型分接頭區
108‧‧‧P型井區
109‧‧‧P+型接觸區
110‧‧‧主動區
111‧‧‧N+型接面區
112‧‧‧N+型接面區
113‧‧‧N+型接面區
114‧‧‧N+型接面區
115‧‧‧N+型接面區
116‧‧‧N+型接面區
131‧‧‧閘極電極層
132‧‧‧閘極電極層
133‧‧‧閘極電極層
134‧‧‧閘極電極層
135‧‧‧閘極電極層
161‧‧‧第一導電層
171‧‧‧第二絕緣層
181‧‧‧第二導電層

Claims (21)

  1. 一種閘極耦合NMOS裝置，包括：P型井區；N型井區，包圍所述P型井區；N通道MOS電晶體，設置在所述P型井區中；N+型分接頭區，設置在所述N型井區中；第一導電層，通過插置第一絕緣層而設置在所述N型井區之上，並且與所述N型井區和所述第一絕緣層組成MOS電容器；以及第二導電層，通過插置第二絕緣層而設置在所述N型井區之上，並且組成電阻器，其中，所述第一導電層的第一端部接觸所述第二導電層的第一端部。
  2. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述N型井區的內側直接接觸所述P型井區的一個側面。
  3. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，還包括：深N井區，包圍所述P型井區和所述N型井區。
  4. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，還包括：P+型接觸區，設置在所述P型井區中。
  5. 根據申請專利範圍第4項所述的閘極耦合NMOS裝置，還包括：主動區，設置在所述P型井區中，其中，所述N通道MOS電晶體設置在所述主動區中，以及其中，所述P+型接觸區設置成與所述主動區間隔開並且包圍所述主動區。
  6. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述N+型分接頭區與所述P型井區間隔開，並且包圍所述P型井區。
  7. 根據申請專利範圍第6項所述的閘極耦合NMOS裝置，其中，所述N+型分接頭區具有封閉的矩形環形狀。
  8. 根據申請專利範圍第7項所述的閘極耦合NMOS裝置，其中，所述第一絕緣層和所述第一導電層包圍所述N+型分接頭區的第一側壁至第三側壁。
  9. 根據申請專利範圍第8項所述的閘極耦合NMOS裝置，其中，所述第一絕緣層和所述第一導電層的內側壁與所述N+型分接頭區的外側壁對齊。
  10. 根據申請專利範圍第8項所述的閘極耦合NMOS裝置，其中，所述第二絕緣層和所述第二導電層設置成平行於所述N+型分接頭區的第四側壁，以及其中，所述第四側壁不被所述第一絕緣層和所述第一導電層包圍。
  11. 根據申請專利範圍第6項所述的閘極耦合NMOS裝置，其中，所述N+型分接頭區具有開放的矩形環形狀。
  12. 根據申請專利範圍第11項所述的閘極耦合NMOS裝置，其中，所述第一絕緣層和所述第一導電層被所述N+型分接頭區的第一側壁至第三側壁包圍。
  13. 根據申請專利範圍第12項所述的閘極耦合NMOS裝置，其中，所述第一絕緣層和所述第一導電層的外側壁與所述N+型分接頭 區的內側對齊。
  14. 根據申請專利範圍第12項所述的閘極耦合NMOS裝置，其中，所述第二絕緣層和所述第二導電層設置成平行於所述N+型分接頭區的第四側壁，以及其中，所述第四側壁不被所述第一絕緣層和所述第一導電層包圍。
  15. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述第一導電層的第一端部直接接觸所述第二導電層的第一端部。
  16. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述第一導電層和所述第二導電層具有整合結構。
  17. 根據申請專利範圍第16項所述的閘極耦合NMOS裝置，其中，所述第一導電層和所述第二導電層的每個包括多晶矽層。
  18. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述第二絕緣層比所述第一絕緣層厚。
  19. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述第二導電層的第二端部與所述第一導電層的第二端部間隔開預定的距離。
  20. 根據申請專利範圍第1項所述的閘極耦合NMOS裝置，其中，所述N通道MOS電晶體包括：源極區和汲極區；在所述源極區與所述汲極區之間的通道區；閘極絕緣層，設置在所述通道區之上；以及閘極電極，設置在所述閘極絕緣層之上。
  21. 根據申請專利範圍第20項所述的閘極耦合NMOS裝置， 其中，所述閘極電極和所述第一導電層與第一節點耦接，其中，所述第一導電層在所述第一端部處經由接點與所述第一節點耦接，其中，所述N+型分接頭區和所述汲極區與輸入/輸出襯墊耦接，其中，所述第二導電層與接地電壓端子耦接，以及其中，所述第二導電層經由所述接點在第二端部處與所述接地電壓端子耦接。
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