CN115036311B - Cmos抗闩锁效应结构 - Google Patents
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Abstract
本发明公开了一种CMOS抗闩锁效应结构，NMOS和PMOS分别形成于高压P阱和高压N阱中。在高压P阱的周侧形成有N阱隔离圈，N阱隔离圈用于从P型半导体衬底隔离NMOS。在N阱隔离圈和高压N阱之间间隔有P阱。PMOS的P+源区、高压N阱、P阱和N阱隔离圈之间形成寄生SCR。在N阱隔离圈的顶部表面形成有肖特基二极管。肖特基二极管的金属电极接地。寄生SCR开启时产生闩锁效应，且寄生SCR开启时肖特基二极管会被反向击穿，寄生SCR开启时的维持电压会叠加肖特基二极管的反向击穿电压，从而能提升寄生SCR开启时的维持电压并从而提高CMOS电路的抗闩锁效应能力。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种CMOS抗闩锁效应结构。
背景技术
根据可靠性的要求，芯片级别的ESD保护电路需要被设置在CMOS集成电路内部，来防止失效。在高压条件下，耐高压ESD保护电路的正负管(pin)脚均有设计。有研究提出堆叠NMOS(Stacked-NMOS，STNMOS)的结构。一般通过利用N阱(Nwell，NW)与P阱(Pwell)将器件隔离开，来达到抗闩锁效应的目的，且Nwell接地(GND＝0V)。为了提供负压源(negativevoltage source，-Vcc)的电流激励方式，Nwell隔离圈被用来在负压电路中的从P型衬底(Psub)隔离NMOS器件。然而，一些非常规的闩锁(latchup)路径往往会导致电路的损坏，例如负压下的输入输出(I/O)PMOS和接地NW保护圈之间所产生的寄生可控硅整流器(SCR)。由于寄生的SCR具有较低的维持电压，因此高压CMOS具有较高闩锁风险，例如在28HV工艺中的32V的CMOS具有较高的闩锁风险，28HV表示28nm工艺节点的高压器件。
如图1所示，是现有具有闩锁风险的CMOS的结构示意图；现有具有闩锁风险的CMOS电路的NMOS和PMOS都形成于P型半导体衬底101上。图1中所述P型半导体衬底101也采用P-sub表示。
通常，所述P型半导体衬底101为P型硅衬底。
所述NMOS形成于高压P阱102中，所述PMOS形成于高压N阱103中。图1中所述高压P阱102也采用HVPW表示。所述高压N阱103也采用HVNW表示。
所述高压P阱102和所述高压N阱103都形成于所述P型半导体衬底101上。
在所述高压P阱102的周侧形成有N阱隔离圈104，所述N阱隔离圈104用于从所述P型半导体衬底101隔离所述NMOS。图1中所述N阱隔离圈104也采用NW表示。
在所述N阱隔离圈104和所述高压N阱103之间间隔有P阱105。图1中P阱105也采用PW表示。
所述NMOS包括：第一栅极结构、N+源区1091、N+漏区1092和P+体引出区1101。
所述第一栅极结构包括依次叠加的第一栅介质层111a和第一栅极导电材料层112a。
所述N+源区1091形成于第一N型扩散区1071中，所述N+漏区1092形成于第二N型扩散区1072中，所述P+体引出区1101形成于第一P型扩散区1081中。
所述第一N型扩散区1071、所述第二N型扩散区1072和所述第一P型扩散区1081都形成于所述高压P阱102中；所述高压P阱102中还形成有第二P+区1102和第二P型扩散区1082，所述第二P+区1102形成于所述第二P型扩散区1082中。
所述第一栅极结构的第一侧比所述第一栅极结构的第二侧距离所述N阱隔离圈104更远。
所述第一N型扩散区1071的第二侧和所述第一栅极结构的第一侧对齐或部分交叠。
所述第二N型扩散区1072的第一侧和所述第二栅极结构的第二侧对齐或部分交叠。
所述第一P型扩散区1081的第二侧和所述第一N型扩散区1071的第一侧相邻且具有间距。
所述第二P型扩散区1082的第一侧和所述第二N型扩散区1072的第二侧相邻且具有间距。
在所述第一P型扩散区1081的第一侧、所述第一P型扩散区1081和所述第一N型扩散区1071之间、所述第一N型扩散区1071的第二侧、所述第二N型扩散区1072的第一侧、所述第二N型扩散区1072和所述第二P型扩散区1082之间和所述第二P型扩散区1082的第二侧都设置有浅沟槽场氧106，且所述第一N型扩散区1071、所述第二N型扩散区1072、所述第一P型扩散区1081和所述第二P型扩散区1082的结深都大于所述浅沟槽场氧106的深度。
所述P阱105的顶部形成有浅沟槽场氧106。
所述PMOS包括：第二栅极结构、P+源区1103、P+漏区1104和N+体引出区1093。
所述第二栅极结构包括依次叠加的第二栅介质层111b和第二栅极导电材料层112b。
所述P+源区1103形成于第三P型扩散区1083中，所述P+漏区1104形成于第四P型扩散区1084中，所述N+体引出区1093形成于第三N型扩散区1073中。
所述第三P型扩散区1083、所述第四P型扩散区1084和所述第三N型扩散区1073都形成于所述高压N阱103中；所述高压N阱103中还形成有第二N+区1094和第四N型扩散区1074，所述第二N+区1094形成于所述第四N型扩散区1074中。
所述第二栅极结构的第一侧比所述第二栅极结构的第二侧距离所述P阱105更远。
所述第三P型扩散区1083的第二侧和所述第二栅极结构的第一侧对齐或部分交叠。
所述第四P型扩散区1084的第一侧和所述第二栅极结构的第二侧对齐或部分交叠。
所述第三N型扩散区1073的第二侧和所述第三P型扩散区1083的第一侧相邻且具有间距。
所述第四N型扩散区1074的第一侧和所述第四P型扩散区1084的第二侧相邻且具有间距。
在所述第三N型扩散区1073的第一侧、所述第三N型扩散区1073和所述第三P型扩散区1083之间、所述第三P型扩散区1083的第二侧、所述第四P型扩散区1084的第一侧、所述第四P型扩散区1084和所述第四N型扩散区1074之间和所述第四N型扩散区1074的第二侧都设置有浅沟槽场氧106，且所述第三P型扩散区1083、所述第四P型扩散区1084、所述第三N型扩散区1073和所述第四N型扩散区1074的结深都大于所述浅沟槽场氧106的深度。
所述NMOS的所述N+源区1091和所述P+体引出区1101都连接到负电源电极VSS；
所述PMOS的所述P+源区1103和所述N+体引出区1093都连接到正电源电极Vdd。
图1中，N型扩散区1071至1074也还都采用NDF表示；P型扩散区1081至1084也还都采用PDF表示；所述N+源区1091、所述N+漏区1092、所述N+体引出区1093、第二N+区1094和所述N+区1095也都采用N+表示；所述P+体引出区1101、所述第二P+区1102、所述P+源区1103和所述P+漏区1104也都采用P+表示。
在所述N阱隔离圈104的顶部表面形成有N+区1095并通过N+区1095接地GND。
所述PMOS的P+源区1103、所述高压N阱103、所述P阱105和所述N阱隔离圈104之间形成寄生SCR。所述寄生SCR的导通路径如虚线113所示，所述寄生SCR的导通路径也采用Latchup path表示，即为发生闩锁效应时的导通路径。现有结构中，所述寄生SCR的维持电压减小，使得闩锁现象容易发生。
发明内容
本发明所要解决的技术问题是提供一种CMOS抗闩锁效应结构，能提升寄生SCR开启时的维持电压并从而提高CMOS电路的抗闩锁效应能力。
为解决上述技术问题，本发明提供的CMOS抗闩锁效应结构中，CMOS电路的NMOS和PMOS都形成于P型半导体衬底上。
所述NMOS形成于高压P阱中，所述PMOS形成于高压N阱中。
所述高压P阱和所述高压N阱都形成于所述P型半导体衬底上。
在所述高压P阱的周侧形成有N阱隔离圈，所述N阱隔离圈用于从所述P型半导体衬底隔离所述NMOS。
在所述N阱隔离圈和所述高压N阱之间间隔有P阱。
所述PMOS的P+源区、所述高压N阱、所述P阱和所述N阱隔离圈之间形成寄生SCR。
在所述N阱隔离圈的顶部表面形成有肖特基二极管。
所述肖特基二极管的金属电极接地。
所述寄生SCR开启时产生闩锁效应，且所述寄生SCR开启时所述肖特基二极管会被反向击穿，所述寄生SCR开启时的维持电压会叠加所述肖特基二极管的反向击穿电压，利用所述肖特基二极管的反向击穿电压提升所述寄生SCR开启时的维持电压并从而提高所述CMOS电路的抗闩锁效应能力。
进一步的改进是，所述P型半导体衬底为P型硅衬底。
进一步的改进是，所述NMOS包括：第一栅极结构、N+源区、N+漏区和P+体引出区。
进一步的改进是，所述第一栅极结构包括依次叠加的第一栅介质层和第一栅极导电材料层。
进一步的改进是，所述第一栅介质层为栅氧化层或者为高介电常数层；
所述第一栅极导电材料层为多晶硅栅或者金属栅。
进一步的改进是，所述N+源区形成于第一N型扩散区中，所述N+漏区形成于第二N型扩散区中，所述P+体引出区形成于第一P型扩散区中；
所述第一N型扩散区、所述第二N型扩散区和所述第一P型扩散区都形成于所述高压P阱中；所述高压P阱中还形成有第二P+区和第二P型扩散区，所述第二P+区形成于所述第二P型扩散区中；
所述第一栅极结构的第一侧比所述第一栅极结构的第二侧距离所述N阱隔离圈更远；
所述第一N型扩散区的第二侧和所述第一栅极结构的第一侧对齐或部分交叠；
所述第二N型扩散区的第一侧和所述第二栅极结构的第二侧对齐或部分交叠；
所述第一P型扩散区的第二侧和所述第一N型扩散区的第一侧相邻且具有间距；
所述第二P型扩散区的第一侧和所述第二N型扩散区的第二侧相邻且具有间距。
进一步的改进是，在所述第一P型扩散区的第一侧、所述第一P型扩散区和所述第一N型扩散区之间、所述第一N型扩散区的第二侧、所述第二N型扩散区的第一侧、所述第二N型扩散区和所述第二P型扩散区之间和所述第二P型扩散区的第二侧都设置有浅沟槽场氧，且所述第一N型扩散区、所述第二N型扩散区、所述第一P型扩散区和所述第二P型扩散区的结深都大于所述浅沟槽场氧的深度。
进一步的改进是，所述P阱的顶部形成有浅沟槽场氧。
进一步的改进是，所述肖特基二极管覆盖的面积小于等于所述N型隔离圈的顶部表面的覆盖面积，在所述肖特基二极管的覆盖区域外的所述N型隔离圈的顶部表面形成有第三P+区。
进一步的改进是，所述PMOS包括：第二栅极结构、P+源区、P+漏区和N+体引出区。
进一步的改进是，所述第二栅极结构包括依次叠加的第二栅介质层和第二栅极导电材料层。
进一步的改进是，所述第二栅介质层为栅氧化层或者为高介电常数层；
所述第二栅极导电材料层为多晶硅栅或者金属栅。
进一步的改进是，所述P+源区形成于第三P型扩散区中，所述P+漏区形成于第四P型扩散区中，所述N+体引出区形成于第三N型扩散区中；
所述第三P型扩散区、所述第四P型扩散区和所述第三N型扩散区都形成于所述高压N阱中；所述高压N阱中还形成有第二N+区和第四N型扩散区，所述第二N+区形成于所述第四N型扩散区中；
所述第二栅极结构的第一侧比所述第二栅极结构的第二侧距离所述P阱更远；
所述第三P型扩散区的第二侧和所述第二栅极结构的第一侧对齐或部分交叠；
所述第四P型扩散区的第一侧和所述第二栅极结构的第二侧对齐或部分交叠；
所述第三N型扩散区的第二侧和所述第三P型扩散区的第一侧相邻且具有间距；
所述第四N型扩散区的第一侧和所述第四P型扩散区的第二侧相邻且具有间距。
进一步的改进是，在所述第三N型扩散区的第一侧、所述第三N型扩散区和所述第三P型扩散区之间、所述第三P型扩散区的第二侧、所述第四P型扩散区的第一侧、所述第四P型扩散区和所述第四N型扩散区之间和所述第四N型扩散区的第二侧都设置有浅沟槽场氧，且所述第三P型扩散区、所述第四P型扩散区、所述第三N型扩散区和所述第四N型扩散区的结深都大于所述浅沟槽场氧的深度。
进一步的改进是，所述NMOS的所述N+源区和所述P+体引出区都连接到负电源电极；
所述PMOS的所述P+源区和所述N+体引出区都连接到正电源电极。
本发明在设置NMOS的周侧设置有N阱隔离圈的CMOS中，在N阱隔离圈的表面形成有肖特基二极管并通过肖特基二极管的金属电极接地，在CMOS的寄生SCR中，采用肖特基二极管的金属电极作为阴极，这样，寄生SCR开启时需要先将肖特基二极管反向击穿，最后，肖特基二极管的反向击穿电压会叠加到寄生SCR的总的维持电压中，所以本发明能提高寄生SCR的维持电压，从而能降低发生闩锁效应的风险，从而能提高CMOS电路的抗闩锁效应能力。
本发明特别适用于提升28HV平台中的32V CMOS的抗闩锁能力，降低28HV平台中的32V CMOS在负电流激励模式下的闩锁风险。
本发明的肖特基二极管设置在N型隔离圈的顶部表面上，故不会增加版图面积。
本发明的肖特基二极管采用半导体制造工厂(fab)中的常规工艺即可实现，所以本发明和现有工艺兼容，不会增加额外的制造成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有具有闩锁风险的CMOS的结构示意图；
图2是本发明实施例CMOS抗闩锁效应结构的结构示意图。
具体实施方式
如图2所示，是本发明实施例CMOS抗闩锁效应结构的结构示意图。本发明实施例CMOS抗闩锁效应结构中，CMOS电路的NMOS和PMOS都形成于P型半导体衬底201上。图2中所述P型半导体衬底201也采用P-sub表示。
本发明实施例中，所述P型半导体衬底201为P型硅衬底。
所述NMOS形成于高压P阱202中，所述PMOS形成于高压N阱203中。图2中所述高压P阱202也采用HVPW表示。所述高压N阱203也采用HVNW表示。
所述高压P阱202和所述高压N阱203都形成于所述P型半导体衬底201上。
在所述高压P阱202的周侧形成有N阱隔离圈204，所述N阱隔离圈204用于从所述P型半导体衬底201隔离所述NMOS。图2中所述N阱隔离圈204也采用NW表示。
在所述N阱隔离圈204和所述高压N阱203之间间隔有P阱205。图2中P阱205也采用PW表示。
所述PMOS的P+源区2103、所述高压N阱203、所述P阱205和所述N阱隔离圈204之间形成寄生SCR。所述寄生SCR的导通路径如虚线214所示，所述寄生SCR的导通路径也采用Latchup path表示，即为发生闩锁效应时的导通路径。
在所述N阱隔离圈204的顶部表面形成有肖特基二极管213。
所述肖特基二极管213的金属电极接地GND。
所述寄生SCR开启时产生闩锁效应，且所述寄生SCR开启时所述肖特基二极管213会被反向击穿，所述寄生SCR开启时的维持电压会叠加所述肖特基二极管213的反向击穿电压，利用所述肖特基二极管213的反向击穿电压提升所述寄生SCR开启时的维持电压并从而提高所述CMOS电路的抗闩锁效应能力。
本发明实施例中，所述NMOS包括：第一栅极结构、N+源区2091、N+漏区2092和P+体引出区2101。
所述第一栅极结构包括依次叠加的第一栅介质层211a和第一栅极导电材料层212a。
所述第一栅介质层211a为栅氧化层或者为高介电常数层。
所述第一栅极导电材料层212a为多晶硅栅或者金属栅。
所述N+源区2091形成于第一N型扩散区2071中，所述N+漏区2092形成于第二N型扩散区2072中，所述P+体引出区2101形成于第一P型扩散区2081中。
所述第一N型扩散区2071、所述第二N型扩散区2072和所述第一P型扩散区2081都形成于所述高压P阱202中；所述高压P阱202中还形成有第二P+区2102和第二P型扩散区2082，所述第二P+区2102形成于所述第二P型扩散区2082中。
所述第一栅极结构的第一侧比所述第一栅极结构的第二侧距离所述N阱隔离圈204更远。
所述第一N型扩散区2071的第二侧和所述第一栅极结构的第一侧对齐或部分交叠。
所述第二N型扩散区2072的第一侧和所述第二栅极结构的第二侧对齐或部分交叠。
所述第一P型扩散区2081的第二侧和所述第一N型扩散区2071的第一侧相邻且具有间距。
所述第二P型扩散区2082的第一侧和所述第二N型扩散区2072的第二侧相邻且具有间距。
在所述第一P型扩散区2081的第一侧、所述第一P型扩散区2081和所述第一N型扩散区2071之间、所述第一N型扩散区2071的第二侧、所述第二N型扩散区2072的第一侧、所述第二N型扩散区2072和所述第二P型扩散区2082之间和所述第二P型扩散区2082的第二侧都设置有浅沟槽场氧206，且所述第一N型扩散区2071、所述第二N型扩散区2072、所述第一P型扩散区2081和所述第二P型扩散区2082的结深都大于所述浅沟槽场氧206的深度。
所述P阱205的顶部形成有浅沟槽场氧206。
所述肖特基二极管213覆盖的面积小于等于所述N型隔离圈的顶部表面的覆盖面积，在所述肖特基二极管213的覆盖区域外的所述N型隔离圈的顶部表面形成有第三P+区2105。
所述PMOS包括：第二栅极结构、P+源区2103、P+漏区2104和N+体引出区2093。
所述第二栅极结构包括依次叠加的第二栅介质层211b和第二栅极导电材料层212b。
所述第二栅介质层211b为栅氧化层或者为高介电常数层。
所述第二栅极导电材料层212b为多晶硅栅或者金属栅。
所述P+源区2103形成于第三P型扩散区2083中，所述P+漏区2104形成于第四P型扩散区2084中，所述N+体引出区2093形成于第三N型扩散区2073中。
所述第三P型扩散区2083、所述第四P型扩散区2084和所述第三N型扩散区2073都形成于所述高压N阱203中；所述高压N阱203中还形成有第二N+区2094和第四N型扩散区2074，所述第二N+区2094形成于所述第四N型扩散区2074中。
所述第二栅极结构的第一侧比所述第二栅极结构的第二侧距离所述P阱205更远。
所述第三P型扩散区2083的第二侧和所述第二栅极结构的第一侧对齐或部分交叠。
所述第四P型扩散区2084的第一侧和所述第二栅极结构的第二侧对齐或部分交叠。
所述第三N型扩散区2073的第二侧和所述第三P型扩散区2083的第一侧相邻且具有间距。
所述第四N型扩散区2074的第一侧和所述第四P型扩散区2084的第二侧相邻且具有间距。
在所述第三N型扩散区2073的第一侧、所述第三N型扩散区2073和所述第三P型扩散区2083之间、所述第三P型扩散区2083的第二侧、所述第四P型扩散区2084的第一侧、所述第四P型扩散区2084和所述第四N型扩散区2074之间和所述第四N型扩散区2074的第二侧都设置有浅沟槽场氧206，且所述第三P型扩散区2083、所述第四P型扩散区2084、所述第三N型扩散区2073和所述第四N型扩散区2074的结深都大于所述浅沟槽场氧206的深度。
所述NMOS的所述N+源区2091和所述P+体引出区2101都连接到负电源电极VSS；
所述PMOS的所述P+源区2103和所述N+体引出区2093都连接到正电源电极Vdd。
图2中，N型扩散区2071至2074也还都采用NDF表示；P型扩散区2081至2084也还都采用PDF表示；所述N+源区2091、所述N+漏区2092、所述N+体引出区2093和第二N+区2094也都采用N+表示；所述P+体引出区2101、所述第二P+区2102、所述P+源区2103、所述P+漏区2104和所述第三P+区2105也都采用P+表示。
本发明实施例在设置NMOS的周侧设置有N阱隔离圈204的CMOS中，在N阱隔离圈204的表面形成有肖特基二极管213并通过肖特基二极管213的金属电极接地GND，在CMOS的寄生SCR中，采用肖特基二极管213的金属电极作为阴极，这样，寄生SCR开启时需要先将肖特基二极管213反向击穿，最后，肖特基二极管213的反向击穿电压会叠加到寄生SCR的总的维持电压中，所以本发明实施例能提高寄生SCR的维持电压，从而能降低发生闩锁效应的风险，从而能提高CMOS电路的抗闩锁效应能力。
本发明实施例特别适用于提升28HV平台中的32V CMOS的抗闩锁能力，降低28HV平台中的32V CMOS在负电流激励模式下的闩锁风险。
本发明实施例的肖特基二极管213设置在N型隔离圈的顶部表面上，故不会增加版图面积。
本发明实施例的肖特基二极管213采用半导体制造工厂(fab)中的常规工艺即可实现，所以本发明实施例和现有工艺兼容，不会增加额外的制造成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种CMOS抗闩锁效应结构，其特征在于：CMOS电路的NMOS和PMOS都形成于P型半导体衬底上；
所述NMOS形成于高压P阱中，所述PMOS形成于高压N阱中；
所述高压P阱和所述高压N阱都形成于所述P型半导体衬底上；
在所述高压P阱的周侧形成有N阱隔离圈，所述N阱隔离圈用于从所述P型半导体衬底隔离所述NMOS；
在所述N阱隔离圈和所述高压N阱之间间隔有P阱；
所述PMOS的P+源区、所述高压N阱、所述P阱和所述N阱隔离圈之间形成寄生SCR；
在所述N阱隔离圈的顶部表面形成有肖特基二极管；
所述肖特基二极管的金属电极接地；
所述寄生SCR开启时产生闩锁效应，且所述寄生SCR开启时所述肖特基二极管会被反向击穿，所述寄生SCR开启时的维持电压会叠加所述肖特基二极管的反向击穿电压，利用所述肖特基二极管的反向击穿电压提升所述寄生SCR开启时的维持电压并从而提高所述CMOS电路的抗闩锁效应能力。
2.如权利要求1所述的CMOS抗闩锁效应结构，其特征在于：所述P型半导体衬底为P型硅衬底。
3.如权利要求1所述的CMOS抗闩锁效应结构，其特征在于：所述NMOS包括：第一栅极结构、N+源区、N+漏区和P+体引出区。
4.如权利要求3所述的CMOS抗闩锁效应结构，其特征在于：所述第一栅极结构包括依次叠加的第一栅介质层和第一栅极导电材料层。
5.如权利要求4所述的CMOS抗闩锁效应结构，其特征在于：所述第一栅介质层为栅氧化层或者为高介电常数层；
所述第一栅极导电材料层为多晶硅栅或者金属栅。
6.如权利要求3所述的CMOS抗闩锁效应结构，其特征在于：所述N+源区形成于第一N型扩散区中，所述N+漏区形成于第二N型扩散区中，所述P+体引出区形成于第一P型扩散区中；
所述第一N型扩散区、所述第二N型扩散区和所述第一P型扩散区都形成于所述高压P阱中；所述高压P阱中还形成有第二P+区和第二P型扩散区，所述第二P+区形成于所述第二P型扩散区中；
所述第一栅极结构的第一侧比所述第一栅极结构的第二侧距离所述N阱隔离圈更远；
所述第一N型扩散区的第二侧和所述第一栅极结构的第一侧对齐或部分交叠；
所述第二N型扩散区的第一侧和第二栅极结构的第二侧对齐或部分交叠；
所述第一P型扩散区的第二侧和所述第一N型扩散区的第一侧相邻且具有间距；
所述第二P型扩散区的第一侧和所述第二N型扩散区的第二侧相邻且具有间距。
7.如权利要求6所述的CMOS抗闩锁效应结构，其特征在于：在所述第一P型扩散区的第一侧、所述第一P型扩散区和所述第一N型扩散区之间、所述第一N型扩散区的第二侧、所述第二N型扩散区的第一侧、所述第二N型扩散区和所述第二P型扩散区之间和所述第二P型扩散区的第二侧都设置有浅沟槽场氧，且所述第一N型扩散区、所述第二N型扩散区、所述第一P型扩散区和所述第二P型扩散区的结深都大于所述浅沟槽场氧的深度。
8.如权利要求1所述的CMOS抗闩锁效应结构，其特征在于：所述P阱的顶部形成有浅沟槽场氧。
9.如权利要求1所述的CMOS抗闩锁效应结构，其特征在于：所述肖特基二极管覆盖的面积小于等于N型隔离圈的顶部表面的覆盖面积，在所述肖特基二极管的覆盖区域外的所述N型隔离圈的顶部表面形成有第三P+区。
10.如权利要求3所述的CMOS抗闩锁效应结构，其特征在于：所述PMOS包括：第二栅极结构、P+源区、P+漏区和N+体引出区。
11.如权利要求10所述的CMOS抗闩锁效应结构，其特征在于：所述第二栅极结构包括依次叠加的第二栅介质层和第二栅极导电材料层。
12.如权利要求11所述的CMOS抗闩锁效应结构，其特征在于：所述第二栅介质层为栅氧化层或者为高介电常数层；
所述第二栅极导电材料层为多晶硅栅或者金属栅。
13.如权利要求11所述的CMOS抗闩锁效应结构，其特征在于：所述P+源区形成于第三P型扩散区中，所述P+漏区形成于第四P型扩散区中，所述N+体引出区形成于第三N型扩散区中；
所述第三P型扩散区、所述第四P型扩散区和所述第三N型扩散区都形成于所述高压N阱中；所述高压N阱中还形成有第二N+区和第四N型扩散区，所述第二N+区形成于所述第四N型扩散区中；
所述第二栅极结构的第一侧比所述第二栅极结构的第二侧距离所述P阱更远；
所述第三P型扩散区的第二侧和所述第二栅极结构的第一侧对齐或部分交叠；
所述第四P型扩散区的第一侧和所述第二栅极结构的第二侧对齐或部分交叠；
所述第三N型扩散区的第二侧和所述第三P型扩散区的第一侧相邻且具有间距；
所述第四N型扩散区的第一侧和所述第四P型扩散区的第二侧相邻且具有间距。
14.如权利要求13所述的CMOS抗闩锁效应结构，其特征在于：在所述第三N型扩散区的第一侧、所述第三N型扩散区和所述第三P型扩散区之间、所述第三P型扩散区的第二侧、所述第四P型扩散区的第一侧、所述第四P型扩散区和所述第四N型扩散区之间和所述第四N型扩散区的第二侧都设置有浅沟槽场氧，且所述第三P型扩散区、所述第四P型扩散区、所述第三N型扩散区和所述第四N型扩散区的结深都大于所述浅沟槽场氧的深度。
15.如权利要求10所述的CMOS抗闩锁效应结构，其特征在于：所述NMOS的所述N+源区和所述P+体引出区都连接到负电源电极；
所述PMOS的所述P+源区和所述N+体引出区都连接到正电源电极。
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