[go: up one dir, main page]

TWI692875B - 增強型及空乏型場效電晶體之單晶集成 - Google Patents

增強型及空乏型場效電晶體之單晶集成 Download PDF

Info

Publication number
TWI692875B
TWI692875B TW108123842A TW108123842A TWI692875B TW I692875 B TWI692875 B TW I692875B TW 108123842 A TW108123842 A TW 108123842A TW 108123842 A TW108123842 A TW 108123842A TW I692875 B TWI692875 B TW I692875B
Authority
TW
Taiwan
Prior art keywords
enhanced
gate
depletion
depleted
layer
Prior art date
Application number
TW108123842A
Other languages
English (en)
Other versions
TW202030886A (zh
Inventor
張家銘
鍾榮濤
林彥丞
曾隆鎰
Original Assignee
穩懋半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 穩懋半導體股份有限公司 filed Critical 穩懋半導體股份有限公司
Application granted granted Critical
Publication of TWI692875B publication Critical patent/TWI692875B/zh
Publication of TW202030886A publication Critical patent/TW202030886A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
    • H10W10/00—
    • H10W10/01—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種增強型及空乏型場效電晶體之單晶集成包括一化合物半導體基板、一磊晶結構、一源極和一汲極電極。源極和汲極電極係位於磊晶結構上，磊晶結構係位於化合物半導體基板上。磊晶結構由下至上依序包括一緩衝層、一通道層、一蕭特基能障層、一第一蝕刻終止層以及一第一覆蓋層。空乏型以及增強型場效電晶體之第一閘極金屬層係分別與第一蝕刻終止層相接觸。空乏型以及增強型閘極沉降區係位於空乏型以及增強型閘極電極之第一閘極金屬層之下，至少在第一蝕刻終止層之內。構成空乏型之第一閘極金屬層之材料係與構成增強型之第一閘極金屬層之材料相同，其中增強型之第一閘極金屬層厚度係大於空乏型之第一閘極金屬層之厚度。

Description

增強型及空乏型場效電晶體之單晶集成
本發明係有關一種單晶集成電路元件，尤指一種增強型及空乏型場效電晶體之單晶集成。
增強型(enhancement mode；E-mode)及空乏型(depletion mode；D-mode)場效電晶體(field effect transistors；FETs)之單晶集成已廣泛應用於數位電路，且成為整個電路設計中不可或缺的關鍵，其主要原因是設計數位電路時會優先考量超高速、低功耗和較簡易的電路設計法則。直接耦合場效電晶體邏輯(Direct Coupled FET Logic；DCFL)元件是高速邏輯電路的一種，在此應用中，需植入複數個不同臨界值之場效電晶體，例如，將常關之增強型場效電晶體(正夾止電壓/正臨界電壓)和常開之空乏型場效電晶體(負夾止電壓/負臨界電壓)形成於同一半導體基板之上。
第8圖揭露一習知技術之增強型及空乏型場效電晶體之單晶集成9’。此特別之實施例包含了整合於一多層結構之一空乏型場效電晶體97’以及一增強型場效電晶體98。此多層結構包括由砷化鎵所構成之一化合物半導體基板90、由砷化鎵以及砷化鋁鎵所構成之一緩衝層91、由砷化銦鎵所構成之一通道層92、由砷化鋁鎵所構成之一蕭特基能障層93、由磷化銦鎵所構成之一蝕刻終止層94、由砷化鋁鎵所構成之一第一覆蓋層95、由砷化銦 鎵所構成之一第二覆蓋層96、一隔離區99、一空乏型閘極凹槽908’、一增強型閘極凹槽909、一空乏型源極電極901、一空乏型汲極電極902、一增強型源極電極904、一增強型汲極電極905、一空乏型閘極電極903’、一增強型閘極電極906、一空乏型非閘極區920’以及一增強型非閘極區921。每一場效電晶體97’、98係藉由隔離區99電性隔離。需注意的是空乏型/增強型閘極電極903’、906係直接沉積在蕭特基能障層93之外露表面上。亦即，空乏型/增強型閘極電極903’、906係分別與蕭特基能障層93相接觸。在此情況下，需要額外的光刻及蝕刻步驟來形成空乏型/增強型閘極凹槽908’、909。這導致場效電晶體製造程序的額外成本和複雜性。最重要的是，蕭特基能障層93之外露表面所引起之表面態(surface state)，特別是在空乏型/增強型非閘極區920’/921，表面態會使場效電晶體之雜訊性能衰減，並造成電晶體之臨界電壓/夾止電壓偏離目標值。此外，沉積在增強型閘極凹槽909內，且與蕭特基能障層93之外露表面相接觸之金屬層產生非晶化並整體延伸至能障層內；而空乏型閘極凹槽908’內之金屬層則沒有顯著非晶化延伸至能障層。這些現象明確指出閘極沉降(907)技術僅在增強型場效電晶體98中採用。再者，分別與蕭特基能障層93相接觸之空乏型/增強型場效電晶體97’、98閘極電極903’、906之第一金屬層必須是不同金屬材料。
第7圖揭露另一習知技術之增強型及空乏型場效電晶體之單晶集成9。第7圖之空乏型/增強型場效電晶體之單晶集成9之多層結構係與第8圖之空乏型/增強型場效電晶體之單晶集成9’之多層結構大致相同，惟空乏型閘極凹槽908、空乏型閘極電極903以及空乏型非閘極區920有所不同。在此習知技術之實施例中，空乏型非閘極區920係為第一覆蓋層95；而增強 型非閘極區921係為蕭特基能障層93。儘管空乏型/增強型場效電晶體97、98兩者都採用了閘極沉降(922、907)技術，第7圖之空乏型/增強型場效電晶體之單晶集成9犧牲了空乏型場效電晶體97之高崩潰電壓特性，造成空乏型場效電晶體97之崩潰電壓衰減，大幅限制其作為功率放大器的應用範圍。
因此，本發明開發出新的設計，能夠避免上述的缺點，能大幅增進元件的特性，同時兼顧經濟性考量，因此遂有本發明之產生。
為解決前述問題，以達到所預期之電晶體特性，本發明提供製造增強型及空乏型場效電晶體之單晶集成之方法。本發明之一種增強型及空乏型場效電晶體之單晶集成包括一化合物半導體基板、一磊晶結構、一空乏型源極電極、一空乏型汲極電極、一空乏型閘極電極、一增強型源極電極、一增強型汲極電極以及一增強型閘極電極。磊晶結構係形成於化合物半導體基板之上。磊晶結構包含一空乏型部以及一增強型部。磊晶結構包括：一緩衝層、一通道層、一蕭特基能障層、一第一蝕刻終止層以及一第一覆蓋層。緩衝層係形成於化合物半導體基板之上。通道層係形成於緩衝層之上。蕭特基能障層係形成於通道層之上。第一蝕刻終止層係形成於蕭特基能障層之上。第一覆蓋層係形成於第一蝕刻終止層之上。空乏型源極電極係形成於磊晶結構之空乏型部之一端之上。空乏型汲極電極係形成於磊晶結構之空乏型部之另一端之上。其中磊晶結構之空乏型部具有一空乏型閘極凹槽，空乏型閘極凹槽係位於介於空乏型源極電極以及空乏型汲極電極之間。空乏型閘極凹槽之一底部係由第一蝕刻終止層所定義。空乏型閘極電極係形成於空乏型閘極凹槽內之第一蝕刻終止層之上，其中空 乏型閘極電極包括一空乏型第一閘極金屬層。空乏型第一閘極金屬層係與第一蝕刻終止層相接觸。增強型源極電極係形成於磊晶結構之增強型部之一端之上。增強型汲極電極係形成於磊晶結構之增強型部之另一端之上。其中磊晶結構之增強型部具有一增強型閘極凹槽，增強型閘極凹槽係位於介於增強型源極電極以及增強型汲極電極之間。增強型閘極凹槽之一底部係由第一蝕刻終止層所定義。增強型閘極電極係形成於增強型閘極凹槽內之第一蝕刻終止層之上，其中增強型閘極電極包括一增強型第一閘極金屬層。增強型第一閘極金屬層係與第一蝕刻終止層相接觸。其中磊晶結構之空乏型部、空乏型源極電極、空乏型汲極電極以及空乏型閘極電極形成一空乏型場效電晶體(D-mode FET)；而磊晶結構之增強型部、增強型源極電極、增強型汲極電極以及增強型閘極電極形成一增強型場效電晶體(E-mode FET)。
於一實施例中，其中磊晶結構更包括一第二蝕刻終止層以及一第二覆蓋層，其中第二蝕刻終止層係形成於第一覆蓋層之上，第二覆蓋層係形成於第二蝕刻終止層之上，其中空乏型源極電極、空乏型汲極電極、增強型源極電極以及增強型汲極電極係形成於第二覆蓋層之上。
於一實施例中，其中磊晶結構更包括一隔離區，其中隔離區係位於介於磊晶結構之空乏型部以及磊晶結構之增強型部之間。
此外，本發明更提供一種增強型及空乏型場效電晶體之單晶集成，包括：一化合物半導體基板、一磊晶結構、一源極電極、一汲極電極、一空乏型閘極電極以及一增強型閘極電極。磊晶結構係形成於化合物半導體基板之上。磊晶結構包括：一緩衝層、一通道層、一蕭特基能障層、 一第一蝕刻終止層以及一第一覆蓋層。緩衝層係形成於化合物半導體基板之上。通道層係形成於緩衝層之上。蕭特基能障層係形成於通道層之上。第一蝕刻終止層係形成於蕭特基能障層之上。第一覆蓋層係形成於第一蝕刻終止層之上。源極電極係形成於磊晶結構之一端之上。汲極電極係形成於磊晶結構之另一端之上。其中磊晶結構具有一空乏型閘極凹槽以及一增強型閘極凹槽，空乏型閘極凹槽係位於介於源極電極以及汲極電極之間，增強型閘極凹槽係位於介於源極電極以及空乏型閘極凹槽之間或介於空乏型閘極凹槽以及汲極電極之間。空乏型閘極凹槽之一底部係由第一蝕刻終止層所定義。增強型閘極凹槽之一底部係由第一蝕刻終止層所定義。空乏型閘極電極係形成於空乏型閘極凹槽內之第一蝕刻終止層之上，其中空乏型閘極電極包括一空乏型第一閘極金屬層。空乏型第一閘極金屬層係與第一蝕刻終止層相接觸。增強型閘極電極係形成於增強型閘極凹槽內之第一蝕刻終止層之上，其中增強型閘極電極包括一增強型第一閘極金屬層。增強型第一閘極金屬層係與第一蝕刻終止層相接觸。
於一實施例中，其中磊晶結構更包括一第二蝕刻終止層以及一第二覆蓋層，其中第二蝕刻終止層係形成於第一覆蓋層之上，第二覆蓋層係形成於第二蝕刻終止層之上，其中源極電極以及汲極電極係形成於第二覆蓋層之上。
於一實施例中，增強型及空乏型場效電晶體之單晶集成更包括一空乏型閘極沉降區以及一增強型閘極沉降區，其中空乏型閘極沉降區係位於空乏型閘極電極之空乏型第一閘極金屬層之下，至少在第一蝕刻終 止層之內；而增強型閘極沉降區係位於增強型閘極電極之增強型第一閘極金屬層之下，至少在第一蝕刻終止層之內。
於一實施例中，其中增強型閘極沉降區之一深度係大於空乏型閘極沉降區之一深度。
於一實施例中，其中構成空乏型閘極電極之空乏型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬(Mo)、鎢(W)、矽化鎢(WSi)、鈦(Ti)、銥(Ir)、鈀(Pd)、鉑(Pt)、鎳(Ni)、鈷(Co)、鉻(Cr)、釕(Ru)、鋨(Os)、銠(Rh)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)以及錸(Re)；其中構成增強型閘極電極之增強型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。
於一實施例中，其中構成空乏型第一閘極金屬層之材料係不同於構成增強型第一閘極金屬層之材料。
於一實施例中，其中構成空乏型第一閘極金屬層之材料係與構成增強型第一閘極金屬層之材料相同。
於一實施例中，其中增強型第一閘極金屬層之一厚度係大於空乏型第一閘極金屬層之一厚度。
於一實施例中，其中構成第二蝕刻終止層之材料係包括選自以下群組之至少一者：磷化銦鎵(InGaP)、砷磷化銦鎵(InGaAsP)、磷化銦鋁鎵(InAlGaP)以及砷化鋁(AlAs)。
於一實施例中，其中構成第二覆蓋層之材料係為砷化鎵。
於一實施例中，其中構成第一覆蓋層之材料係為砷化鎵。
於一實施例中，其中構成第一蝕刻終止層之材料係包括選自以下群組之一者：磷化銦鎵(InGaP)、砷磷化銦鎵(InGaAsP)以及磷化銦鋁鎵(InAlGaP)。
於一實施例中，其中構成蕭特基能障層之材料係為砷化鋁鎵(AlGaAs)。
於一實施例中，其中構成通道層之材料係為砷化銦鎵(InGaAs)。
於一實施例中，其中構成緩衝層之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵。
於一實施例中，其中構成化合物半導體基板之材料係為砷化鎵。
為進一步了解本發明，以下舉較佳之實施例，配合圖式、圖號，將本發明之具體構成內容及其所達成的功效詳細說明如下。
1‧‧‧增強型及空乏型場效電晶體之單晶集成
10‧‧‧化合物半導體基板
11‧‧‧緩衝層
12‧‧‧通道層
13‧‧‧蕭特基能障層
14‧‧‧第一蝕刻終止層
15‧‧‧第一覆蓋層
16‧‧‧第二蝕刻終止層
17‧‧‧第二覆蓋層
2‧‧‧增強型及空乏型場效電晶體之單晶集成
3‧‧‧空乏型場效電晶體
30‧‧‧空乏型源極電極
31‧‧‧空乏型汲極電極
32‧‧‧空乏型閘極電極
320‧‧‧空乏型第一閘極金屬層
321‧‧‧空乏型第二閘極金屬層
33‧‧‧空乏型閘極凹槽
330‧‧‧空乏型閘極凹槽之底部
34‧‧‧空乏型閘極沉降區
4‧‧‧增強型場效電晶體
40‧‧‧增強型源極電極
41‧‧‧增強型汲極電極
42‧‧‧增強型閘極電極
420‧‧‧增強型第一閘極金屬層
421‧‧‧增強型第二閘極金屬層
43‧‧‧增強型閘極凹槽
430‧‧‧增強型閘極凹槽之底部
44‧‧‧增強型閘極沉降區
50‧‧‧源極電極
51‧‧‧汲極電極
52‧‧‧空乏型閘極電極
520‧‧‧空乏型第一閘極金屬層
521‧‧‧空乏型第二閘極金屬層
53‧‧‧增強型閘極電極
530‧‧‧增強型第一閘極金屬層
531‧‧‧增強型第二閘極金屬層
54‧‧‧空乏型閘極凹槽
540‧‧‧空乏型閘極凹槽之底部
55‧‧‧增強型閘極凹槽
550‧‧‧增強型閘極凹槽之底部
56‧‧‧空乏型閘極沉降區
57‧‧‧增強型閘極沉降區
60‧‧‧緩衝層
61‧‧‧通道層
62‧‧‧蕭特基能障層
63‧‧‧第一蝕刻終止層
64‧‧‧第一覆蓋層
65‧‧‧第二蝕刻終止層
66‧‧‧第二覆蓋層
8‧‧‧磊晶結構
8(1)‧‧‧空乏型部
8(2)‧‧‧增強型部
8(3)‧‧‧隔離區
9,9’‧‧‧空乏型/增強型場效電晶體之單晶集成
90‧‧‧化合物半導體基板
901‧‧‧空乏型源極電極
902‧‧‧空乏型汲極電極
903,903’‧‧‧空乏型閘極電極
904‧‧‧增強型源極電極
905‧‧‧增強型汲極電極
906‧‧‧增強型閘極電極
907,922‧‧‧閘極沉降
908,908’‧‧‧空乏型閘極凹槽
909‧‧‧增強型閘極凹槽
91‧‧‧緩衝層
92‧‧‧通道層
920,920’‧‧‧空乏型非閘極區
921‧‧‧增強型非閘極區
93‧‧‧蕭特基能障層
94‧‧‧蝕刻終止層
95‧‧‧第一覆蓋層
96‧‧‧第二覆蓋層
97,97’‧‧‧空乏型場效電晶體
98‧‧‧增強型場效電晶體
99‧‧‧隔離區
第1圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之一具體實施例之剖面示意圖。
第2圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之另一具體實施例之剖面示意圖。
第3圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之又一具體實施例之剖面示意圖。
第4圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之一具 體實施例之剖面示意圖。
第5圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之另一具體實施例之剖面示意圖。
第6圖係為本發明一種增強型及空乏型場效電晶體之單晶集成之又一 具體實施例之剖面示意圖。
第7圖係為習知技術之增強型及空乏型場效電晶體之單晶集成之一具體實施例之剖面示意圖。
第8圖係為習知技術之增強型及空乏型場效電晶體之單晶集成之另一具體實施例之剖面示意圖。
請參閱第1圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之一具體實施例之剖面示意圖。如第1圖所示之一種增強型及空乏型場效電晶體之單晶集成1包括一化合物半導體基板10、一磊晶結構8、一空乏型源極電極30、一空乏型汲極電極31、一空乏型閘極電極32、一增強型源極電極40、一增強型汲極電極41以及一增強型閘極電極42。構成化合物半導體基板10之材料係為砷化鎵(GaAs)。磊晶結構8係形成於化合物半導體基板10之上。磊晶結構8包含一空乏型部8(1)、一隔離區8(3)以及一增強型部8(2)。磊晶結構8包括：一緩衝層11、一通道層12、一蕭特基能障層13、一第一蝕刻終止層14以及一第一覆蓋層15。緩衝層11係形成於化合物半導體基板10之上。構成緩衝層11之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵(AlGaAs)。通道層12係形成於緩衝層11之上。構成通道層12之材料係包括選自以下群組之至少一者：砷化銦鎵(InGaAs)以及砷化鎵。 蕭特基能障層13係形成於通道層12之上。構成蕭特基能障層13之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵。第一蝕刻終止層14係形成於蕭特基能障層13之上。構成第一蝕刻終止層14之材料係包括選自以下群組之一者：磷化銦鎵(InGaP)、砷磷化銦鎵(InGaAsP)以及磷化銦鋁鎵(InAlGaP)。第一覆蓋層15係形成於第一蝕刻終止層14之上。構成第一覆蓋層15之材料係為砷化鎵。空乏型源極電極30係形成於磊晶結構8之空乏型部8(1)之一端之上。空乏型汲極電極31係形成於磊晶結構8之空乏型部8(1)之另一端之上。磊晶結構8之空乏型部8(1)具有一空乏型閘極凹槽33，其中空乏型閘極凹槽33係位於介於空乏型源極電極30以及空乏型汲極電極31之間。空乏型閘極凹槽33之一底部330係由第一蝕刻終止層14所定義。空乏型閘極電極32係形成於空乏型閘極凹槽33內之第一蝕刻終止層14之上。空乏型閘極電極32包括一空乏型第一閘極金屬層320以及至少一空乏型第二閘極金屬層321。形成於第一蝕刻終止層14之上之空乏型第一閘極金屬層320係與第一蝕刻終止層14相接觸。空乏型第二閘極金屬層321係形成於空乏型第一閘極金屬層320之上。在一些實施例中，構成空乏型閘極電極32之空乏型第一閘極金屬層320之材料係包括選自以下群組之至少一者：鉬(Mo)、鎢(W)、矽化鎢(WSi)、鈦(Ti)、銥(Ir)、鈀(Pd)、鉑(Pt)、鎳(Ni)、鈷(Co)、鉻(Cr)、釕(Ru)、鋨(Os)、銠(Rh)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)以及錸(Re)。其中磊晶結構8之空乏型部8(1)、空乏型源極電極30、空乏型汲極電極31以及空乏型閘極電極32形成一空乏型場效電晶體3(D-mode FET)。空乏型場效電晶體3包括一空乏型閘極沉降區34。空乏型閘極沉降區34係位於空乏型閘極電極32之空乏型第一閘極金屬層320之下，至少在第一 蝕刻終止層14之內。在一些較佳之實施例中，空乏型閘極沉降區34係位於空乏型閘極電極32之空乏型第一閘極金屬層320之下，且在第一蝕刻終止層14之內。在一些其他之實施例中，空乏型閘極沉降區34係位於空乏型閘極電極32之空乏型第一閘極金屬層320之下，穿過第一蝕刻終止層14，且在蕭特基能障層13之內。增強型源極電極40係形成於磊晶結構8之增強型部8(2)之一端之上。增強型汲極電極41係形成於磊晶結構8之增強型部8(2)之另一端之上。磊晶結構8之增強型部8(2)具有一增強型閘極凹槽43，其中增強型閘極凹槽43係位於介於增強型源極電極40以及增強型汲極電極41之間。增強型閘極凹槽43之一底部430係由第一蝕刻終止層14所定義。增強型閘極電極42係形成於增強型閘極凹槽43內之第一蝕刻終止層14之上。增強型閘極電極42包括一增強型第一閘極金屬層420以及至少一增強型第二閘極金屬層421。形成於第一蝕刻終止層14之上之增強型第一閘極金屬層420係與第一蝕刻終止層14相接觸。增強型第二閘極金屬層421係形成於增強型第一閘極金屬層420之上。在一些實施例中，構成增強型閘極電極42之增強型第一閘極金屬層420之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。其中磊晶結構8之增強型部8(2)、增強型源極電極40、增強型汲極電極41以及增強型閘極電極42形成一增強型場效電晶體4(E-mode FET)。增強型場效電晶體4包括一增強型閘極沉降區44。增強型閘極沉降區44係位於增強型閘極電極42之增強型第一閘極金屬層420之下，至少在第一蝕刻終止層14之內。在一些實施例中，增強型閘極沉降區44係位於增強型閘極電極42之增強型第一閘極金屬層420之下，在第一蝕刻終止層14之內。在一些較佳之實施例中，增強型閘極沉 降區44係位於增強型閘極電極42之增強型第一閘極金屬層420之下，穿過第一蝕刻終止層14，且在蕭特基能障層13之內。在一些較佳之實施例中，增強型閘極沉降區44之一深度係大於空乏型閘極沉降區34之一深度。隔離區8(3)係位於介於磊晶結構8之空乏型部8(1)以及磊晶結構8之增強型部8(2)之間。因此，藉由磊晶結構8之隔離區8(3)將空乏型場效電晶體3以及增強型場效電晶體4電性隔離。
在一些實施例中，構成空乏型閘極電極32之空乏型第一閘極金屬層320之材料係不同於構成增強型閘極電極42之增強型第一閘極金屬層420之材料。
在一些實施例中，構成空乏型閘極電極32之空乏型第一閘極金屬層320之材料係與構成增強型閘極電極42之增強型第一閘極金屬層420之材料相同，其中增強型閘極電極42之增強型第一閘極金屬層420之一厚度係大於空乏型閘極電極32之空乏型第一閘極金屬層320之一厚度。
請參閱第2圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之另一具體實施例之剖面示意圖。第2圖之實施例之主要結構係與第1圖之實施例之結構大致相同，惟，其中磊晶結構8更包括一第二蝕刻終止層16以及一第二覆蓋層17。其中第二蝕刻終止層16係形成於第一覆蓋層15之上。構成第二蝕刻終止層16之材料係包括選自以下群組之至少一者：磷化銦鎵、砷磷化銦鎵、磷化銦鋁鎵以及砷化鋁(AlAs)。第二覆蓋層17係形成於第二蝕刻終止層16之上。其中空乏型源極電極30、空乏型汲極電極31、增強型源極電極40以及增強型汲極電極41係形成於第二覆蓋層17之上。構成第二覆蓋層17之材料係為砷化鎵。
請參閱第3圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之又一具體實施例之剖面示意圖。本發明之一種增強型及空乏型場效電晶體之單晶集成2包括：一化合物半導體基板10、一磊晶結構8、一源極電極50、一汲極電極51、一空乏型閘極電極52以及一增強型閘極電極53。構成化合物半導體基板10之材料係為砷化鎵。磊晶結構8係形成於化合物半導體基板10之上。磊晶結構8包括：一緩衝層60、一通道層61、一蕭特基能障層62、一第一蝕刻終止層63以及一第一覆蓋層64。緩衝層60係形成於化合物半導體基板10之上。構成緩衝層60之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵。通道層61係形成於緩衝層60之上。構成通道層61之材料係包括選自以下群組之至少一者：砷化銦鎵以及砷化鎵。蕭特基能障層62係形成於通道層61之上。構成蕭特基能障層62之材料係為砷化鋁鎵。第一蝕刻終止層63係形成於蕭特基能障層62之上。構成第一蝕刻終止層63之材料係包括選自以下群組之一者：磷化銦鎵、磷化銦鋁鎵以及砷磷化銦鎵。第一覆蓋層64係形成於第一蝕刻終止層63之上。構成第一覆蓋層64之材料係為砷化鎵。源極電極50係形成於磊晶結構8之一端之上。汲極電極51係形成於磊晶結構8之另一端之上。磊晶結構8具有一空乏型閘極凹槽54以及一增強型閘極凹槽55。空乏型閘極凹槽54係位於介於源極電極50以及增強型閘極凹槽55之間。增強型閘極凹槽55係位於介於空乏型閘極凹槽54以及汲極電極51之間。空乏型閘極凹槽54之一底部540係由第一蝕刻終止層63所定義。增強型閘極凹槽55之一底部550係由第一蝕刻終止層63所定義。空乏型閘極電極52係形成於空乏型閘極凹槽54內之第一蝕刻終止層63之上。空乏型閘極電極52包括一空乏型第一閘極金屬層520以及至少一空乏型第二閘極 金屬層521。形成於第一蝕刻終止層63之上之空乏型第一閘極金屬層520係與第一蝕刻終止層63相接觸。空乏型第二閘極金屬層521係形成於空乏型第一閘極金屬層520之上。在一些實施例中，構成空乏型閘極電極52之空乏型第一閘極金屬層520之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。一空乏型閘極沉降區56係位於空乏型閘極電極52之空乏型第一閘極金屬層520之下，至少在第一蝕刻終止層63之內。增強型閘極電極53係形成於增強型閘極凹槽55內之第一蝕刻終止層63之上。增強型閘極電極53包括一增強型第一閘極金屬層530以及至少一增強型第二閘極金屬層531。形成於第一蝕刻終止層63之上之增強型第一閘極金屬層530係與第一蝕刻終止層63相接觸。增強型第二閘極金屬層531係形成於增強型第一閘極金屬層530之上。在一些實施例中，構成增強型閘極電極53之增強型第一閘極金屬層530之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。一增強型閘極沉降區57係位於增強型閘極電極53之增強型第一閘極金屬層530之下，至少在第一蝕刻終止層63之內。在此實施例中，增強型及空乏型場效電晶體之單晶集成2係為一增強型/空乏型雙閘極場效電晶體(E/D Dual-Gate FET)。在一些實施例中，增強型閘極沉降區57之一深度係大於空乏型閘極沉降區56之一深度。
在一些實施例中，構成空乏型閘極電極52之空乏型第一閘極金屬層520之材料係不同於構成增強型閘極電極53之增強型第一閘極金屬層530之材料。
在一些實施例中，構成空乏型閘極電極52之空乏型第一閘極 金屬層520之材料係與構成增強型閘極電極53之增強型第一閘極金屬層530之材料相同，其中增強型閘極電極53之增強型第一閘極金屬層530之一厚度係大於空乏型閘極電極52之空乏型第一閘極金屬層520之一厚度。
請參閱第4圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之一具體實施例之剖面示意圖。第4圖之實施例之主要結構係與第3圖之實施例之結構大致相同，惟，其中磊晶結構8更包括一第二蝕刻終止層65以及一第二覆蓋層66。其中第二蝕刻終止層65係形成於第一覆蓋層64之上。構成第二蝕刻終止層65之材料係包括選自以下群組之至少一者：磷化銦鎵、砷磷化銦鎵、磷化銦鋁鎵以及砷化鋁。第二覆蓋層66係形成於第二蝕刻終止層65之上，其中源極電極50以及汲極電極51係形成於第二覆蓋層66之上。構成第二覆蓋層66之材料係為砷化鎵。
請參閱第5圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之另一具體實施例之剖面示意圖。第5圖之實施例之主要結構係與第3圖之實施例之結構大致相同，惟，其中空乏型閘極凹槽54係位於介於汲極電極51以及增強型閘極凹槽55之間；而增強型閘極凹槽55係位於介於空乏型閘極凹槽54以及源極電極50之間。空乏型閘極凹槽54之底部540係由第一蝕刻終止層63所定義。增強型閘極凹槽55之底部550係由第一蝕刻終止層63所定義。形成於第一蝕刻終止層63之上之空乏型第一閘極金屬層520係與第一蝕刻終止層63相接觸。空乏型閘極沉降區56係位於空乏型閘極電極52之空乏型第一閘極金屬層520之下，至少在第一蝕刻終止層63之內。形成於第一蝕刻終止層63之上之增強型第一閘極金屬層530係與第一蝕刻終止層63相接觸。增強型閘極沉降區57係位於增強型閘極電極53之增強型第一閘極金 屬層530之下，至少在第一蝕刻終止層63之內。
請參閱第6圖，其係為本發明一種增強型及空乏型場效電晶體之單晶集成之又一具體實施例之剖面示意圖。第6圖之實施例之主要結構係與第4圖之實施例之結構大致相同，惟，其中空乏型閘極凹槽54係位於介於汲極電極51以及增強型閘極凹槽55之間；而增強型閘極凹槽55係位於介於空乏型閘極凹槽54以及源極電極50之間。空乏型閘極凹槽54之底部540係由第一蝕刻終止層63所定義。增強型閘極凹槽55之底部550係由第一蝕刻終止層63所定義。形成於第一蝕刻終止層63之上之空乏型第一閘極金屬層520係與第一蝕刻終止層63相接觸。空乏型閘極沉降區56係位於空乏型閘極電極52之空乏型第一閘極金屬層520之下，至少在第一蝕刻終止層63之內。形成於第一蝕刻終止層63之上之增強型第一閘極金屬層530係與第一蝕刻終止層63相接觸。增強型閘極沉降區57係位於增強型閘極電極53之增強型第一閘極金屬層530之下，至少在第一蝕刻終止層63之內。。
以上所述乃是本發明之具體實施例及所運用之技術手段，根據本文的揭露或教導可衍生推導出許多的變更與修正，仍可視為本發明之構想所作之等效改變，其所產生之作用仍未超出說明書及圖式所涵蓋之實質精神，均應視為在本發明之技術範疇之內，合先陳明。
綜上所述，依上文所揭示之內容，本發明確可達到發明之預期目的，提供一種增強型及空乏型場效電晶體之單晶集成，極具產業上利用之價植，爰依法提出發明專利申請。
10‧‧‧化合物半導體基板
2‧‧‧增強型及空乏型場效電晶體之單晶集成
50‧‧‧源極電極
51‧‧‧汲極電極
52‧‧‧空乏型閘極電極
520‧‧‧空乏型第一閘極金屬層
521‧‧‧空乏型第二閘極金屬層
53‧‧‧增強型閘極電極
530‧‧‧增強型第一閘極金屬層
531‧‧‧增強型第二閘極金屬層
54‧‧‧空乏型閘極凹槽
540‧‧‧空乏型閘極凹槽之底部
55‧‧‧增強型閘極凹槽
550‧‧‧增強型閘極凹槽之底部
56‧‧‧空乏型閘極沉降區
57‧‧‧增強型閘極沉降區
60‧‧‧緩衝層
61‧‧‧通道層
62‧‧‧蕭特基能障層
63‧‧‧第一蝕刻終止層
64‧‧‧第一覆蓋層
8‧‧‧磊晶結構

Claims (33)

  1. 一種增強型及空乏型場效電晶體之單晶集成，包括：一化合物半導體基板；一磊晶結構，係形成於該化合物半導體基板之上，其中該磊晶結構包含一空乏型部以及一增強型部，其中該磊晶結構包括：一緩衝層，係形成於該化合物半導體基板之上；一通道層，係形成於該緩衝層之上；一蕭特基能障層，係形成於該通道層之上；一第一蝕刻終止層，係形成於該蕭特基能障層之上；以及一第一覆蓋層，係形成於該第一蝕刻終止層之上；一空乏型源極電極，係形成於該磊晶結構之該空乏型部之一端之上；一空乏型汲極電極，係形成於該磊晶結構之該空乏型部之另一端之上，其中該磊晶結構之該空乏型部具有一空乏型閘極凹槽，該空乏型閘極凹槽係位於介於該空乏型源極電極以及該空乏型汲極電極之間，其中該空乏型閘極凹槽之一底部係由該第一蝕刻終止層所定義；一空乏型閘極電極，係形成於該空乏型閘極凹槽內之該第一蝕刻終止層之上，其中該空乏型閘極電極包括一空乏型第一閘極金屬層，其中該空乏型第一閘極金屬層係與該第一蝕刻終止層相接觸；一增強型源極電極，係形成於該磊晶結構之該增強型部之一端之上；一增強型汲極電極，係形成於該磊晶結構之該增強型部之另一端之上，其中該磊晶結構之該增強型部具有一增強型閘極凹槽，該增強型閘極凹槽係位於介於該增強型源極電極以及該增強型汲極電極之間，其中該增 強型閘極凹槽之一底部係由該第一蝕刻終止層所定義；以及一增強型閘極電極，係形成於該增強型閘極凹槽內之該第一蝕刻終止層之上，其中該增強型閘極電極包括一增強型第一閘極金屬層，其中該增強型第一閘極金屬層係與該第一蝕刻終止層相接觸；其中該磊晶結構之該空乏型部、該空乏型源極電極、該空乏型汲極電極以及該空乏型閘極電極形成一空乏型場效電晶體；而該磊晶結構之該增強型部、該增強型源極電極、該增強型汲極電極以及該增強型閘極電極形成一增強型場效電晶體。
  2. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其更包括一空乏型閘極沉降區以及一增強型閘極沉降區，其中該空乏型閘極沉降區係位於該空乏型閘極電極之該空乏型第一閘極金屬層之下，至少在該第一蝕刻終止層之內；而該增強型閘極沉降區係位於該增強型閘極電極之該增強型第一閘極金屬層之下，至少在該第一蝕刻終止層之內。
  3. 如申請專利範圍第2項所述之增強型及空乏型場效電晶體之單晶集成，其中該增強型閘極沉降區之一深度係大於該空乏型閘極沉降區之一深度。
  4. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該空乏型閘極電極之該空乏型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸；其中構成該增強型閘極電極之該增強型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。
  5. 如申請專利範圍第4項所述之增強型及空乏型場效電晶體之單晶集成，其 中構成該空乏型第一閘極金屬層之材料係不同於構成該增強型第一閘極金屬層之材料。
  6. 如申請專利範圍第4項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該空乏型第一閘極金屬層之材料係與構成該增強型第一閘極金屬層之材料相同。
  7. 如申請專利範圍第6項所述之增強型及空乏型場效電晶體之單晶集成，其中該增強型第一閘極金屬層之一厚度係大於該空乏型第一閘極金屬層之一厚度。
  8. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中該磊晶結構更包括一第二蝕刻終止層以及一第二覆蓋層，其中該第二蝕刻終止層係形成於該第一覆蓋層之上，該第二覆蓋層係形成於該第二蝕刻終止層之上，其中該空乏型源極電極、該空乏型汲極電極、該增強型源極電極以及該增強型汲極電極係形成於該第二覆蓋層之上。
  9. 如申請專利範圍第8項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第二蝕刻終止層之材料係包括選自以下群組之至少一者：磷化銦鎵、砷磷化銦鎵、磷化銦鋁鎵以及砷化鋁。
  10. 如申請專利範圍第8項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第二覆蓋層之材料係為砷化鎵。
  11. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中該磊晶結構更包括一隔離區，其中該隔離區係位於介於該磊晶結構之該空乏型部以及該磊晶結構之該增強型部之間。
  12. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成， 其中構成該第一覆蓋層之材料係為砷化鎵。
  13. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第一蝕刻終止層之材料係包括選自以下群組之一者：磷化銦鎵、砷磷化銦鎵以及磷化銦鋁鎵。
  14. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該蕭特基能障層之材料係為砷化鋁鎵。
  15. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該通道層之材料係為砷化銦鎵。
  16. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該緩衝層之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵。
  17. 如申請專利範圍第1項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該化合物半導體基板之材料係為砷化鎵。
  18. 一種增強型及空乏型場效電晶體之單晶集成，包括：一化合物半導體基板；一磊晶結構，係形成於該化合物半導體基板之上，其中該磊晶結構包括：一緩衝層，係形成於該化合物半導體基板之上；一通道層，係形成於該緩衝層之上；一蕭特基能障層，係形成於該通道層之上；一第一蝕刻終止層，係形成於該蕭特基能障層之上；以及一第一覆蓋層，係形成於該第一蝕刻終止層之上；一源極電極，係形成於該磊晶結構之一端之上； 一汲極電極，係形成於該磊晶結構之另一端之上，其中該磊晶結構具有一空乏型閘極凹槽以及一增強型閘極凹槽，其中該空乏型閘極凹槽係位於介於該源極電極以及該汲極電極之間，其中該增強型閘極凹槽係位於介於該源極電極以及該空乏型閘極凹槽之間或介於該空乏型閘極凹槽以及該汲極電極之間，其中該空乏型閘極凹槽之一底部係由該第一蝕刻終止層所定義，其中該增強型閘極凹槽之一底部係由該第一蝕刻終止層所定義；一空乏型閘極電極，係形成於該空乏型閘極凹槽內之該第一蝕刻終止層之上，其中該空乏型閘極電極包括一空乏型第一閘極金屬層，其中該空乏型第一閘極金屬層係與該第一蝕刻終止層相接觸；以及一增強型閘極電極，係形成於該增強型閘極凹槽內之該第一蝕刻終止層之上，其中該增強型閘極電極包括一增強型第一閘極金屬層，其中該增強型第一閘極金屬層係與該第一蝕刻終止層相接觸。
  19. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其更包括一空乏型閘極沉降區以及一增強型閘極沉降區，其中該空乏型閘極沉降區係位於該空乏型閘極電極之該空乏型第一閘極金屬層之下，至少在該第一蝕刻終止層之內；而該增強型閘極沉降區係位於該增強型閘極電極之該增強型第一閘極金屬層之下，至少在該第一蝕刻終止層之內。
  20. 如申請專利範圍第19項所述之增強型及空乏型場效電晶體之單晶集成，其中該增強型閘極沉降區之一深度係大於該空乏型閘極沉降區之一深度。
  21. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集 成，其中構成該空乏型閘極電極之該空乏型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸；其中構成該增強型閘極電極之該增強型第一閘極金屬層之材料係包括選自以下群組之至少一者：鉬、鎢、矽化鎢、鈦、銥、鈀、鉑、鎳、鈷、鉻、釕、鋨、銠、鉭、氮化鉭、鋁以及錸。
  22. 如申請專利範圍第21項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該空乏型第一閘極金屬層之材料係不同於構成該增強型第一閘極金屬層之材料。
  23. 如申請專利範圍第21項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該空乏型第一閘極金屬層之材料係與構成該增強型第一閘極金屬層之材料相同。
  24. 如申請專利範圍第23項所述之增強型及空乏型場效電晶體之單晶集成，其中該增強型第一閘極金屬層之一厚度係大於該空乏型第一閘極金屬層之一厚度。
  25. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中該磊晶結構更包括一第二蝕刻終止層以及一第二覆蓋層，其中該第二蝕刻終止層係形成於該第一覆蓋層之上，該第二覆蓋層係形成於該第二蝕刻終止層之上，其中該源極電極以及該汲極電極係形成於該第二覆蓋層之上。
  26. 如申請專利範圍第25項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第二蝕刻終止層之材料係包括選自以下群組之至少一者： 磷化銦鎵、砷磷化銦鎵、磷化銦鋁鎵以及砷化鋁。
  27. 如申請專利範圍第26項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第二覆蓋層之材料係為砷化鎵。
  28. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第一覆蓋層之材料係為砷化鎵。
  29. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該第一蝕刻終止層之材料係包括選自以下群組之一者：磷化銦鎵、砷磷化銦鎵以及磷化銦鋁鎵。
  30. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該蕭特基能障層之材料係為砷化鋁鎵。
  31. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該通道層之材料係為砷化銦鎵。
  32. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該緩衝層之材料係包括選自以下群組之至少一者：砷化鎵以及砷化鋁鎵。
  33. 如申請專利範圍第18項所述之增強型及空乏型場效電晶體之單晶集成，其中構成該化合物半導體基板之材料係為砷化鎵。
TW108123842A 2019-02-04 2019-07-05 增強型及空乏型場效電晶體之單晶集成 TWI692875B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/266,864 US10811407B2 (en) 2019-02-04 2019-02-04 Monolithic integration of enhancement mode and depletion mode field effect transistors
US16/266,864 2019-02-04

Publications (2)

Publication Number Publication Date
TWI692875B true TWI692875B (zh) 2020-05-01
TW202030886A TW202030886A (zh) 2020-08-16

Family

ID=71837684

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123842A TWI692875B (zh) 2019-02-04 2019-07-05 增強型及空乏型場效電晶體之單晶集成

Country Status (2)

Country Link
US (2) US10811407B2 (zh)
TW (1) TWI692875B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081485B2 (en) * 2019-10-23 2021-08-03 Win Semiconductors Corp. Monolithic integrated circuit device having gate-sinking pHEMTs
KR20230038357A (ko) * 2021-09-10 2023-03-20 삼성전자주식회사 반도체 소자 및 그의 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200627627A (en) * 2004-09-24 2006-08-01 Koninkl Philips Electronics Nv Enhancement-depletion field effect transistor structure and method of manufacture
US7449728B2 (en) * 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
US20090026501A1 (en) * 2004-12-30 2009-01-29 Koninklijke Philips Electronics, N.V. Enhancement - depletion semiconductor structure and method for making it
TWI362750B (en) * 2004-05-26 2012-04-21 Raytheon Co Field effect transistor
US8338241B2 (en) * 2010-12-06 2012-12-25 Electronics And Telecommunications Research Institute Method of manufacturing high frequency device structure
US8610173B2 (en) * 2011-08-01 2013-12-17 Selex Sistemi Integrati S.P.A. Enhancement/depletion PHEMT device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148740A (ja) * 1988-11-29 1990-06-07 Fujitsu Ltd 半導体装置及びその製造方法
US6222210B1 (en) * 1998-04-14 2001-04-24 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor apparatus
KR100379619B1 (ko) * 2000-10-13 2003-04-10 광주과학기술원 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법
US7626218B2 (en) * 2005-02-04 2009-12-01 Raytheon Company Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors
JP5431652B2 (ja) * 2007-04-02 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
JP2010056250A (ja) * 2008-08-27 2010-03-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US9087718B2 (en) * 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
TWI578523B (zh) * 2016-01-29 2017-04-11 穩懋半導體股份有限公司 化合物半導體元件之閘極金屬改良結構

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449728B2 (en) * 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
TWI362750B (en) * 2004-05-26 2012-04-21 Raytheon Co Field effect transistor
TW200627627A (en) * 2004-09-24 2006-08-01 Koninkl Philips Electronics Nv Enhancement-depletion field effect transistor structure and method of manufacture
US20090026501A1 (en) * 2004-12-30 2009-01-29 Koninklijke Philips Electronics, N.V. Enhancement - depletion semiconductor structure and method for making it
US8338241B2 (en) * 2010-12-06 2012-12-25 Electronics And Telecommunications Research Institute Method of manufacturing high frequency device structure
US8610173B2 (en) * 2011-08-01 2013-12-17 Selex Sistemi Integrati S.P.A. Enhancement/depletion PHEMT device

Also Published As

Publication number Publication date
US20200251469A1 (en) 2020-08-06
US10811407B2 (en) 2020-10-20
US11264379B2 (en) 2022-03-01
US20200381425A1 (en) 2020-12-03
TW202030886A (zh) 2020-08-16

Similar Documents

Publication Publication Date Title
US10141437B2 (en) Extreme high mobility CMOS logic
US11201222B2 (en) Semiconductor device and fabrication method thereof
TWI604605B (zh) 半導體裝置及其製造方法
JP2013012735A (ja) Ｈｅｍｔ装置を製造するｃｍｏｓコンパチブルな方法とそのｈｅｍｔ装置
US10079296B2 (en) High electron mobility transistor with indium nitride layer
TWI692875B (zh) 增強型及空乏型場效電晶體之單晶集成
CN111009580B (zh) 高电子迁移率晶体管元件及其制造方法
WO2021203407A1 (en) Semiconductor devices and methods of fabricating the same
JP7185675B2 (ja) ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス
CN112119505A (zh) 半导体装置结构及其制造方法
CN112652659A (zh) 高电子迁移率晶体管及其制作方法
CN111326574B (zh) 包含改进栅极区域的hemt晶体管及相关制造方法
US7678629B1 (en) Method for fabricating a recessed ohmic contact for a PHEMT structure
KR920005242A (ko) 게이트-절연체-반도체의 구조를 가지는 트랜지스터의 제조방법
JP5339718B2 (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
US10720428B2 (en) High bandgap Schottky contact layer device
TWI745916B (zh) 具有極高度均一性夾止/臨界電壓的閘極沉降假晶高電子遷移率電晶體
TWI628781B (zh) 在半導體技術中用於抑制金屬閘極間的交叉擴散的方法和設備
US12453169B2 (en) Method for manufacturing semiconductor device and semiconductor device
CN112397584B (zh) 增强型高电子迁移率晶体管元件
TW202032787A (zh) 半導體裝置及其製造方法