JP2013012735A - Ｈｅｍｔ装置を製造するｃｍｏｓコンパチブルな方法とそのｈｅｍｔ装置 - Google Patents

Abstract

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。
【選択図】図２

Description

本発明は、半導体装置に関する。より詳しくは、本発明は、ＨＥＭＴ装置を製造する方法とそのＨＥＭＴ装置に関する。

ガリウム窒化物をベースにした高電子移動度トランジスタ（ＨＥＭＴ）は、その高速で低ロスのスイッチング、高い降伏電圧と高い動作電圧により、高周波用途に、最近は高パワー用途に対して関心を集めている。

しかしながら、ショットキゲートを有するがパッシベーションを有しないＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、高いゲートリーク及び電流分散と各種の信頼性の問題を抱える。

ＥＰ１６１２８６６は、特に、現場で、有機金属化学気相成長（ＭＯＣＶＤ）リアクタ内で高温でIII族窒化物層に堆積される時の窒化シリコンが、ＡｌＧａＮのリラクゼーション、クラッキングと表面粗さを低減する高品質パッシベーション層を開示する。それは、又、頂部ＡｌＧａＮ界面における電荷を中和すると共に、低界面準位密度を有する高品質界面を形成する。

パワー用途では、オフ状態での電力消費を最小化するために、ゲートリーク電流を減少させることが重要である。高速のオンオフスイッチングを得るために、大きなゲートバイアススイングが必要である。この理由により、後方及び前方のゲートバイアシングの両方において低ゲートリークが必須であり、後者は、特に、エンハンスメントモード（ｅモード）に対して重要である。ゲートリーク電流を抑制するために、ゲート誘電体が、しばしば、ショットキゲートとＡｌＧａＮバリアの間に挿入され、金属−絶縁体−半導体（ＭＩＳ）トランジスタが製作される。

しかしながら、より高いトランスコンダクタンスを得ることができるので、理想的なゲート誘電体は、高誘電率を有する。更に、リークを抑制するために、大きなバンドオフセットエネルギーが、絶縁体／ＡｌＧａＮ界面において必要である。この観点から、Ｓｉ_３Ｎ_４の誘電率（ε〜７）は、ＡｌＧａＮ化合物のそれ（ε〜９）と比較して十分に高くない。又、Ｓｉ_３Ｎ_４のバンドギャップ（〜５ｅＶ）は、ＡｌＧａＮのそれ（〜４ｅＶ）よりもはるかに高いことはない。

Ａｌ_２Ｏ_３は、その大きなバンドギャップ（〜７ｅＶ）、相対的に高い誘電率（ε〜９）と高い降伏電界（〜１０ＭＶ／ｃｍ）により、パワーＭＩＳ装置に適用し得る最も魅力的な誘電体である。最高品質のＡｌ_２Ｏ_３膜は、原子層堆積（ＡＬＤ）によって堆積されるが、ＡｌＧａＮ界面における界面準位密度（ＤＩＴ）は、典型的に、１×１０^１２ｃｍ^−２ｅＶ^−１以上と非常に高い。

前田等（Appl Phys Lett 87, 073504 (2005)）は、Ｓｉ_３Ｎ_４が、ＡｌＧａＮと接触すると共に、ゲート領域上だけに、即ち、ゲートメタルの下に堆積されたＡｌ_２Ｏ_３／Ｓｉ_３Ｎ_４ゲート絶縁体を有するＭＩＳ−ＨＦＥＴを開示する。ソース（ドレイン）領域とゲート領域の間に、Ｓｉ_３Ｎ_４層とＳｉＯ_２層が、連続的に表面パッシベーションとして堆積された。全ての絶縁体が、電子サイクロトロン共鳴（ＥＣＲ）スパッタリングによって堆積された。

今日、ＧａＮトランジスタは、典型的に、２インチ又は３インチの直径のＳｉＣ又はサファイア基板という小領域上に製作される。オーミックソース−ドレインとショットキゲート電極は、通常、コンタクトリソグラフィとそれに続くメタルリフトオフによってパターニングされる金含有メタライゼーションスタックによって形成される。

しかしながら、シリコン技術と競争するために、コストの削減が基本要因である。この理由により、１５０ｍｍ、２００ｍｍ、又は３００ｍｍもの大径のシリコン基板上のＧａＮエピタキシャル成長材料が開発されている。新しいトランジスタ製作技術は、ステッパーリソグラフィ、金不使用メタライゼーションと乾式エッチングによるメタルパターニングを使用してＳｉ−ＣＭＯＳコンパチブルでなければならない。

上記の方法のいずれも、Ｓｉ−ＣＭＯＳコンパチブルなやり方に使用するのに適しない。

従って、例えば、ステッパーリソグラフィ、金不使用メタライゼーション及び／又は乾式エッチングによるメタルパターニングの使用を可能にするように、Ｓｉ−ＣＭＯＳプロセス技術とコンパチブルなＨＥＭＴ装置製造方法を得ることが望ましい。

ゲート電極とソースドレイン・オーミック接触を有するIII族窒化物ＨＥＭＴを製造する方法であって、ａ）基板を提供するステップと、ｂ）III族窒化物層のスタックを基板上に形成するステップと、ｃ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層を形成し、第１パッシベーション層が、好ましくは、現場でスタックに堆積されるステップと、ｄ）第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、ｅ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ｆ）第１パッシベーション層と誘電体層の少なくとも一部を含むゲート誘電体が形成されるように、ソースドレイン・オーミック接触とゲート電極を形成するステップとを備える方法が提供される。第２パッシベーション層は、化学気相成長法等の堆積手法、例えば、低圧化学気相成長法（ＬＰＣＶＤ）及び／又は有機金属化学気相成長法（ＭＯＣＶＤ）によって４５０℃より高い温度で堆積される。

一実施形態で、ステップｃ）、ｄ）とｅ）が、現場でＭＯＣＶＤによって行われる。

一実施形態で、ソースドレイン・オーミック接触を形成することが、第２パッシベーション層、誘電体層と第１パッシベーション層を選択的にエッチングすることによって、ソースドレイン・オーミック接触領域をパターニングするステップと、メタル層を堆積及びパターニングすると共に、オーミック合金を形成することによって、オーミック接触を形成するステップとを更に備える。好ましくは、メタル層をパターニングすることが、メタル層の乾式エッチングプロセスを備え、メタル層の乾式エッチングプロセスが、第２パッシベーション層を部分的に消費する。

一実施形態で、ゲート電極を形成することが、第２パッシベーション層を誘電体層に向けて選択的にエッチングすることによって、ゲートトレンチをパターニングするステップと、メタルゲート層を堆積及びパターニングすることによって、ゲートトレンチにおいてゲート電極を形成するステップとを更に備える。好ましくは、メタルゲート層のパターニングは、メタルゲート層の乾式エッチングプロセスを備え、メタルゲート層の乾式エッチングプロセスは、第２パッシベーション層を部分的に消費する。

一実施形態で、方法は、ソースドレイン・オーミック接触とゲート電極のどちらが最初に形成されるかに応じて、誘電体キャップ層をソースドレイン・オーミック接触又はゲート電極に形成して、後のメタル層の堆積又はメタルゲート層の堆積中の、夫々の、ソースドレイン・オーミック接触又はゲート電極を保護するステップを更に備える。

一実施形態で、ゲートトレンチを形成することが、誘電体層を少なくとも部分的にエッチングするステップと、ゲート電極を形成する前に第２誘電体層を堆積するステップとを更に備える。

一実施形態で、誘電体層がＡｌからなる。

一実施形態で、誘電体層は、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＳｉＮ及びその混合物又は組合せからなる群から選択される。

一実施形態で、誘電体層は、Ａｌ_２Ｏ_３からなる。

一実施形態で、誘電体層は、ＡｌＮからなる。

一実施形態で、第１パッシベーション層が、少なくとも０．５ｎｍの厚さを有する。

一実施形態で、第２パッシベーション層が、少なくとも５０ｎｍの厚さを有する。

又、III族窒化物ＨＥＭＴ装置を製作用の工学基板であって、ａ）基板と、ｂ）基板上のIII族窒化物層のスタックと、ｃ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、III族窒化物層のスタック（I）の上方層に対して上に位置すると共に当接する第１パッシベーション層と、ｄ）高ｋ誘電体材料からなり、第１パッシベーション層に対して上に位置すると共に当接する誘電体層と、ｅ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４、好ましくは、ＬＰＣＶＤ窒化シリコン、より好ましくはＬＰＣＶＤ・Ｓｉ_３Ｎ_４からなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層とを備える工学基板が提供される。よって、好ましくは、窒化シリコンは、化学気相成長法等の堆積手法、例えば、低圧化学気相成長法（ＬＰＣＶＤ）及び／又は有機金属化学気相成長法（ＭＯＣＶＤ）によって４５０℃より高い温度で堆積される。

又、本発明の方法で得られて、基板の活性領域上に形成されると共に、ゲート電極とソースドレイン接点を備えるIII族窒化物ＨＥＭＴ装置であって、ａ）基板と、ｂ）基板上のIII族窒化物層のスタックと、ｃ）ソースドレイン接点の下を除く活性領域の全てにおいて、スタックの上方層に対して上に位置すると共に当接し、更に、窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなる第１パッシベーション層と、ｄ）ソースドレイン接点の下を除く活性領域の全てにおいて、第１パッシベーション層に対して上に位置すると共に当接し、更に、高ｋ誘電体材料からなる誘電体層と、ｅ）ゲート電極の下とソースドレイン接点の下を除く活性領域の全てにおいて、誘電体層に対して上に位置すると共に当接し、更に、窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４、好ましくは、ＬＰＣＶＤ窒化シリコン、より好ましくはＬＰＣＶＤ・Ｓｉ_３Ｎ_４からなる第２パッシベーション層とを更に備えるIII族窒化物ＨＥＭＴ装置が提供される。よって、好ましくは、窒化シリコンは、化学気相成長法等の堆積手法、例えば、低圧化学気相成長法（ＬＰＣＶＤ）及び／又は有機金属化学気相成長法（ＭＯＣＶＤ）によって４５０℃より高い温度で堆積される。

一実施形態で、第２パッシベーション層の窒化シリコン、好ましくは、ＬＰＣＶＤ窒化シリコンは、３−８％の水素を含有すると共に、約２．９−３．１ｇ／ｃｍ^３の密度を有する。

一実施形態で、誘電体層が、複数の層を備える。

一実施形態で、誘電体層が、Ａｌからなる。

一実施形態で、誘電体層は、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＳｉＮ及びその混合物又は組合せからなる群から選択される。

一実施形態で、誘電体層は、Ａｌ_２Ｏ_３からなる。

一実施形態で、誘電体層は、ＡｌＮからなる。

一実施形態で、第１パッシベーション層が、少なくとも０．５ｎｍの厚さを有する。

一実施形態で、第２パッシベーション層が、少なくとも５０ｎｍの厚さを有する。

基板１０１と、III族窒化物層であるバッファ層２０１、チャネル層２０２とバリア層２０３を有するスタックIと、第１パッシベーション層３０１、誘電体層３０２と第２パッシベーション層３０３を有するパッシベーションスタックIIとを含む本発明の工学基板を概略的に示す。 基板１０１、バッファ層２０１、チャネル層２０２、バリア層２０３、第１パッシベーション層３０１、誘電体層３０２、第２パッシベーション層３０３、オーミック接触用のメタル層４０１、誘電体キャップ層５０１とメタルゲート層／層のスタック６０１を含む本発明のIII族窒化物装置を概略的に示す。 （ａ）は、ＨＥＭＴ”Ａ”のＩｄ−Ｖｄｓトランジスタ特性を示し、（ｂ）は、ＨＥＭＴ”Ｂ”のＩｄ−Ｖｄｓトランジスタ特性を示す。 （ａ）は、ＨＥＭＴ”Ａ”のＩｄ−Ｖｇｓパルス特性を示し、（ｂ）は、ＨＥＭＴ”Ｂ”のＩｄ−Ｖｇｓパルス特性を示す。 （ａ）は、ＨＥＭＴ”Ａ”のピンチオフにおける降伏を示し、（ｂ）は、ＨＥＭＴ”Ｂ”のピンチオフにおける降伏を示す。 ＨＥＭＴ”Ｃ”（白抜き円）とＨＥＭＴ”Ｄ”（黒べた円）のＩｄ−Ｖｇｓ特性とＩｇ−Ｖｇｓ特性を示す。 ＨＥＭＴ”Ｃ”（白抜き円）とＨＥＭＴ”Ｄ”（黒べた円）の降伏電圧分布を示す。 ＨＥＭＴ”Ｄ”のピンチオフにおける降伏を示す。 ＨＥＭＴ”Ｄ”のＩｄ−Ｖｄｓパルス特性を示す。

以下に、本発明を特定の実施の形態について図面を参照して説明するが、本発明は、それらに限定されず、請求項によってのみ限定される。図面は、概略的であって、限定的ではない。図面において、いくつかの要素の大きさが、誇張されて、図解目的のために尺度通りに描かれていない。寸法及び相対寸法は、本発明の実際の実施物に必ずしも対応しない。

更に、明細書と請求項内の「第１」、「第２」、「第３」等の用語は、類似の要素を区別するために使用されていて、必ずしも、逐次的又は時間的な順序を記載するものではない。その用語は、適当な状況下で交換可能であり、本発明の実施の形態は、記載され又は図示されたものと異なる順で動作し得る。

更に、明細書と請求項中の「頂部」、「底部」、「上に」、「下に」等の用語は、描写目的で使用されていて、必ずしも、相対位置を示すために使用されていない。そのように使用された用語は、適当な状況下で交換可能であり、本発明の実施の形態は、記載され又は図示されたとは異なる方位で動作し得る。

更に、「好ましい」と呼ばれても、各種の実施の形態は、開示の範囲を限定するよりもむしろ本発明を実施するための例示として解釈すべきである。

請求項内で使用される用語「備える」（comprising）は、その後に列記された要素又はステップに限定されると解釈すべきでなく、他の要素又はステップを除外しない。それは、言及して挙げられた特徴、整数、ステップ又は部品の存在を指定するものと解釈する必要があるが、１個以上の他の特徴、整数、ステップ又は部品又はその群の存在又は追加を排除しない。よって、「ＡとＢを備える装置」という表現の範囲は、部品ＡとＢのみから成る装置に限定されるべきでなく、装置の列挙された部品がＡとＢだけであって、請求項は、更に、それらの部品の同等物を含むと解釈すべきである。

本発明の目的は、Ｓｉ−ＣＭＯＳ製造フローとコンパチブルなIII族窒化物ＨＥＭＴを製造する方法を提供することである。他の目的は、メタルパターニングのための乾式エッチング法を使用する金不使用プロセスフローとコンパチブルなIII族窒化物ＨＥＭＴを製造する方法を提供することである。

別の目的は、Ｓｉ−ＣＭＯＳコンパチブルな製造フローに使用されるのに適したIII族窒化物ＨＥＭＴ製作用の工学基板を提供することである。更に別の目的は、改善された性能を有するIII族窒化物ＨＥＭＴ装置を提供することである。

例えば、高電子移動度トランジスタ（ＨＥＭＴ）等のIII族窒化物装置は、２個の活性層の間、例えば、ＧａＮ層とＡｌＧａＮ層の間に２次元電子ガス（２−ＤＥＧ）層を備える。この２−ＤＥＧ層は、材料内の電荷分離につながる圧電分極と自発分極の違いの結果である。この型式の公知の装置では、２−ＤＥＧは、材料の特性によりゼロゲートバイアスにおいて存在する。ＡｌＧａＮ層の頂部に形成された接点を有するＧａＮ電界効果トランジスタ（ＦＥＴ）は、ノーマリオン装置である。もし２−ＤＥＧが処理前に存在すれば、２−ＤＥＧが、ＡｌＧａＮ層の頂部への接点の形成の後にそこに残存するように、ＡｌＧａＮ層上の接点の形成は、ヘテロ構造の電荷分極を変化させない。ゲート上のしきい値電圧と呼ばれる負電圧が、静電結合により２−ＤＥＧを空乏化するために必要である。負電圧をゲートに印加することにより、電子チャネルをピンチオフすることができる。この負電圧は、典型的に−１Ｖと−８Ｖの間の負しきい値電圧（Ｖｔｈ）よりも典型的に下である。これらのトランジスタは、トランジスタをオフするためにチャネルを空乏化しなければならないことを意味するデプレーションモード（Ｄモード）で動作する。

例えば、パワースイッチング又は集積ロジック等のある用途では、陰極ゲート電圧供給を必要とせず、例えば、電源におけるパワー装置のゲート制御が、シリコン装置に使用されるのと同様にしなければならない。しきい値電圧Ｖｔｈ（＞０Ｖ）を有する電界効果トランジスタ（ＦＥＴ）は、ノーマリオフ装置である。ゼロゲート電圧では、電流を通すチャネルは存在しない。これらのトランジスタは、エンハンスメントモード（Ｅモード）で動作する。Ｅモードトランジスタは、ノーマリオフ・パワースイッチ用、デジタル電子機器用途と高能率ＲＦ用途に魅力的である。

Ｄモード構成とＥモード構成の両方において、金属−絶縁体−半導体・高電子移動度トランジスタ（ＭＩＳＨＥＭＴ）が、全シートキャリア密度からの利点を得られる前方方向でゲートをオーバドライブする可能性の点で好ましい。ＭＩＳＨＥＭＴの別の利点は、例えば、オフ状態のパワースイッチの低消費電力につながるゲートリーク電流とドレインリーク電流の抑制である。ＭＩＳＨＥＭＴの場合、ＳｉＯ_２、Ｓｉ_３Ｎ_４と、Ａｌ_２Ｏ_３、ＨｆＯ_２又はＳｃ_２Ｏ_３等の高誘電率を有する他の酸化物（高ｋ誘電体）とを備えるゲート誘電体が使用されてきた。しかしながら、全ての場合において、半導体と堆積酸化物の間の界面は、制御が困難で、これは、ＭＩＳＨＥＭＴ構成の全可能性からの利点を得ることを防止すると共に装置の低信頼性につながる。

本発明において、用語「III族窒化物」は、元素周期表のIII族の少なくとも１個の元素と窒素を備える半導体材料を意味する。本発明において使用することができるIII族窒化物化合物半導体の例は、ＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＧａＮとその混合物及び組合せを含むが、それらに限定されない。

全開示を通じて、用語「バンドギャップ」は、価電子帯の頂部と伝導帯の底部の間の
エネルギー差を指す。一般に、広バンドギャップ（ＷＢＧ）半導体は、１ｅＶより大きい、好ましくは、２ｅＶより大きい電子バンドギャップを有する半導体材料である。一般に、狭バンドギャップ（ＮＢＧ）半導体は、１ｅＶより小さい、好ましくは、０．６ｅＶより小さい電子バンドギャップを有する半導体材料である。しかしながら、全開示を通じて、装置の良好な動作を決定するのは、バンドギャップの実際の絶対値よりも、むしろＷＢＧとＮＧＢの間の相対差であるので、上記の絶対的な範囲は情報を与えるだけである。

３．９（ＳｉＯ_２のｋ値）より大きい誘電率を有する誘電体材料は、ここで、「高ｋ誘電体」と呼ぶ。典型的に、高ｋ誘電体は、約７．０以上の誘電率を有し、約１０．０以上の誘電率は、更に典型的である。

第１の態様において、本発明は、ゲート電極とソースドレイン・オーミック接触を有するIII族窒化物ＨＥＭＴを製造する方法において、
ａ）基板１０１を提供するステップと、
ｂ）各層がIII族窒化物材料を備える層のスタック（I）を、エピタキシャル成長によって基板上に形成するステップと、
ｃ）スタック（I）の上方層２０３、２０４に対して上に位置すると共に当接する窒化シリコンからなる第１パッシベーション層３０１を形成するステップであって、第１パッシベーション層３０１が、現場でスタック（I）に堆積されるステップと、
ｄ）第１パッシベーション層３０１に対して上に位置すると共に当接する誘電体層３０２を形成するステップと、
ｅ）誘電体層３０２に対して上に位置すると共に当接する窒化シリコンからなる第２パッシベーション層３０３を形成し、第２パッシベーション層３０３が、低圧化学気相成長（ＬＰＣＶＤ）又は有機金属化学気相成長（ＭＯＣＶＤ）又は同等の手法によって４５０℃より高い温度で堆積されるステップと、
ｆ）ソースドレイン・オーミック接触とゲート電極６０１を形成するステップと
を備える方法を開示する。

括弧の間の数字は、本発明の工学基板とIII族窒化物装置を、夫々、概略的に図示する図１と図２を参照している。

本発明の異なる態様の実施形態において、用語「基板」は、装置、回路又はエピタキシャル層が上に形成されて使用されるように下方に位置するなんらかの材料を含む。他の代りの実施形態において、この「基板」は、例えば、ドープトシリコン、ひ化ガリウム（ＧａＡｓ）、ひ化りん化ガリウム（ＧａＡｓＰ）、りん化インジウム（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）の基板等の半導体基板を含む。「基板」は、例えば、半導体基板部分の他に、ＳｉＯ_２層又はＳｉ_３Ｎ_４層等の誘電体層を含む。よって、用語「基板」は、例えば、ガラス層、メタル層等の層が上に形成されるなんらかの他の基部であり得る。

好ましくは、基板は、シリコン、炭化シリコン、サファイア又はＧａＮ等のIII族窒化物材料からなる。より好ましくは、基板はシリコンからなる。より好ましくは、基板は、（１１１）又は同等の結晶配列を有する単結晶シリコンからなる。本発明の特定の実施形態において、基板は、（１１１）結晶配列と１５０ｍｍ、２００ｍｍ又は３００ｍｍの直径を有するシリコンウエハである。好都合に、シリコンウエハを使用することは、シリコンをベースとするＣＭＯＳとの共同集積化（co-integration）を可能にする。

以下に「III族窒化物層のスタック」と呼ぶ各層がIII族窒化物材料からなる層のスタックは、好ましくは、基板上のエピタキシャル法によって形成される。III族窒化物層のスタックは、一般に、ＨＥＭＴ装置の活性層とも呼ばれるバッファ層２０１、チャネル層２０２とバリア層２０３を備える。別のやり方として、チャネル層は、厚いバッファ層２０１の上部（頂部）であり得る。活性層の各々は、多層又は傾斜組成を有する層であり得る。

ＨＥＭＴの活性層は、有機金属化学気相成長（ＭＯＣＶＤ）又は装置層が真空中の分子堆積によって作り上げられる分子線エピタキシー（ＭＢＥ）によって製作され得る。

例えば、ＡｌＧａＡｓ／ＧａＡｓ・ＨＥＭＴである従来のＨＥＭＴは、チャネル層（例えば、ＧａＡｓ）に非ドープトで相対的に低いバンドギャップ材料を使用し、チャネル層は、チャネルと、相対的に高いバンドギャップ材料（例えば、ＡｌＧａＡｓ）からなるバリア層内のゲート接点との間に位置するドーピング層によって電子を供給される。異なるバンドギャップを有する材料、即ち、より高いバンドギャップを有する材料とより低いバンドギャップを有する材料を組合せることによって、量子井戸が、組合された材料の間の界面に形成される。電子散乱が高いチャネルドーパント層をチャネル自身と分離することは、チャネル内の電子の移動度を大幅に増大させる。高周波操作における従来のＭＥＳＦＥＴに対するＨＥＭＴ技術の基本的な利点を与えるのは、キャリアの高移動度である。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのより特別な場合、その例ではＡｌＧａＮであるより高いバンドギャップ材料は、ドーピングされず、量子井戸中の高いシートキャリア濃度が、圧電分極と自発分極の効果によって得られる。

ＨＥＭＴの成長は、典型的に、高品質装置を達成するために、バッファ層２０１で始まる。基板材料が活性材料と異なる場合、このバッファ層は、又、格子定数の相違に適合する。

本開示において、バッファ層２０１の厚さは、例えば、２００ｎｍと１０μｍの間、好ましくは、１μｍと３μｍの間である。選択肢として、例えば、核形成層である追加バッファ層２０１’及び／又は例えば、ＡｌＧａＮ、ＡｌＮ又はＧａＮ中間層等の中間層を、熱膨張と基板と活性層の間の格子ミスマッチを解消するために設けてもよい。

次に、チャネル層２０２は、ＧａＮ、ＧａＡｓ又はＩｎＧａＡｓからなる。チャネル層の厚さは、例えば、５ｎｍと２００ｎｍの間、好ましくは、５０ｎｍと２００ｎｍの間である。次に、バリア層２０３は、例えば、ＡｌＧａＮ、ＡｌＧａＡｓ又はＩｎＡｌＡｓからなる。バリア層の厚さは、例えば、１ｎｍと５０ｎｍの間、好ましくは、５ｎｍと３０ｎｍの間である。別のやり方として、ＡｌＧａＡｓ／ＧａＡｓトランジスタを、明示のチャネル層無しに製作することができる。その上、III族窒化物材料からなるキャップ層２０４（不図示）を、エピタキシャル成長によってバリア層２０３の上に形成することができる。このような追加キャップ層は、ＧａＮからなると共に、１ｎｍと１０ｎｍの間の厚さを有する。

次のステップで、窒化シリコンからなる第１パッシベーション層３０１が、層のスタックの上方層に対して上に位置するとともに当接するように、好ましくは、現場で成長させられる。上方層は、バリア層２０３、又は追加キャップ層２０４、又はＨＥＭＴを形成するように使用されるIII族窒化物層のスタック（I）のなんらかの他のIII族窒化物層部分であり得る。第１パッシベーション層３０１は、好ましくは、現場で、即ち、同じプロセスチャンバー内で、ＭＯＣＶＤ又はＭＢＥ又は同等の手法によって層のスタックに堆積される。特定の実施形態において、第１パッシベーション層３０１は、現場で９００℃と１２５０℃の間の温度で、より好ましくは、１１００℃でＭＯＣＶＤによって層のスタックに堆積される。

本発明の異なる態様の実施形態において、第１パッシベーション層は、窒化シリコン（Ｓｉ_３Ｎ_４）からなる。いくつかの実施形態では、第１パッシベーション層は、更に、Ａｌを含んでもよい。選択肢として、第１パッシベーション層は、均質組成の単一層、又は傾斜組成を有する単一層からなり、又は、それは、複数の層からなる。より好ましくは、第１パッシベーション層は、窒化シリコン（Ｓｉ_３Ｎ_４）からなる。好ましくは、第１パッシベーション層（現場窒化シリコン）の厚さは、０．５ｎｍと２０ｎｍの間、より好ましくは、０．５ｎｍと１０ｎｍの間である。

次に、第１パッシベーション層に対して上に位置すると共に当接する誘電体層３０２は、原子層堆積（ＡＬＤ）又はＭＯＣＶＤによって堆積される。別のやり方として、メタライゼーション（例えば、Ａｌメタライゼーション）を最初に行い、次に、高温酸化を行って、誘電体層を形成する。好ましくは、誘電体層は、ＡＬＤによって堆積される。

選択肢として、本発明の異なる態様の実施形態において、第１パッシベーション層３０１、誘電体層３０２と第２パッシベーション層３０３は、全て、（真空破壊無しに）現場でＭＯＣＶＤによって、順にIII族窒化物層の頂部上に成長させられる。

選択肢として、第１パッシベーション層３０１と第２パッシベーション層３０３の各々は、Ｓｉ_３Ｎ_４からなり、好ましくは、両パッシベーション層は、Ｓｉ_３Ｎ_４からなる。誘電体層３０２は、好ましくは、Ａｌからなる。好ましくは、誘電体層３０２は、ＡｌＮ、ＡｌＳｉＮ、Ａｌ_２Ｏ_３及びその組合せ又は混合物からなる群から選択される。より好ましくは、誘電体層３０２は、ＡｌＮからなり、これは、上記方法のステップｃ）、ｄ）とｅ）を現場でＭＯＣＶＤによって行う時に特に好都合である。別のやり方として又は好ましくは、誘電体層３０２はＡｌ_２Ｏ_３からなる。

別のやり方として、誘電体層３０２は、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＺｒＯ_２又はその組合せ及び／又は混合物等の高ｋ誘電体材料からなる。

本発明の異なる態様の実施形態において、誘電体層３０２は、均質組成を有する単一層であり得る。別のやり方として、絶縁層は、傾斜組成を有する単一層であり得るし、又は、それは複数の層からなる。

誘電体層３０２と第１パッシベーション層３０１は、共に、ゲート誘電体として機能する。従って、現開示の文脈において、ゲート誘電体は、２層ゲート誘電体とも呼ばれる。その上、本発明の方法では、誘電体層３０２は、ＬＰＣＶＤ（又は同等の）窒化シリコンからなる第２パッシベーション層３０３を選択的にエッチングするためのエッチストップ層として機能する。更に、誘電体層３０２がＡｌ_２Ｏ_３からなる特定の実施形態においては、それが、第１パッシベーション層３０１（現場窒化シリコン）に対して湿式エッチングにより選択的に除去される。

好ましくは、誘電体層は、１ｎｍと３０ｎｍの間の、より好ましくは、１ｎｍと２０ｎｍの間の厚さを有する。１ｎｍは、エッチストップ層として機能するのに原則的に十分であるので、誘電体層の厚さは、ＨＥＭＴ装置のゲート誘電体仕様によって決定される。

特定の実施形態において、誘電体層は、ＡＬＤによって約４００℃の温度で堆積されたＡｌ_２Ｏ_３からなる。選択肢として、高ｋ材料の結晶化温度より低い温度のポスト堆積アニールが適用される。

一般に、界面準位密度（ＤＩＴ）は、高温（６００−８００℃）でポスト堆積アニール（ＰＤＡ）又はポストメタル堆積アニール（ＰＭＡ）を適用することによって下げることができる。

Ａｌ_２Ｏ_３からなる誘電体層の特定の場合、６００℃と１０００℃の間の温度のポスト堆積アニールが適用される。ＡＬＤ・Ａｌ_２Ｏ_３の結晶化温度は、８００℃と８５０℃の間である。ＰＤＡ又はＰＭＡアニール温度は、多結晶フィルムが好ましい時にこの温度よりも高い。

次に、誘電体層３０２に対して上に位置すると共に当接する窒化シリコン（Ｓｉ_３Ｎ_４）からなる第２パッシベーション層３０３が、形成される。第２パッシベーション層３０３が、ＬＰＣＶＤ（バッチ又は単一ウエハプロセス）又はＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度、より好ましくは５５０℃より高い温度、更に好ましくは７００℃より高い温度で堆積される。

本発明の実施形態において、第２パッシベーション層は、オーミック接触合金温度より高い温度で堆積される。オーミック接触合金温度は、金不使用オーミック接触には５００℃と７００℃の間で、金含有メタライゼーション法では７００℃と９００℃の間である。

好ましくは、第２パッシベーション層は、窒化シリコン（Ｓｉ_３Ｎ_４）からなる。本開示を通して、ＬＰＶＣＤ（バッチ又は単一ウエハプロセス、即ち、ＳＩＮｇｅｎ（商標））又はＭＯＣＶＤ又はなんらかの同等の手法によって４５０℃より高い温度で堆積される窒化シリコンは、「ＬＰＣＶＤ窒化シリコン」と呼ばれる。好ましくは、ＬＰＣＶＤ窒化シリコンは、５５０℃と８００℃の間、より好ましくは６００℃と８００℃の間の温度で堆積される。

メタルゲート６０１材料が、第２パッシベーション層３０３でストップするように乾式エッチングされる集積法を取扱う実施形態では、第２パッシベーション層３０３は、メタルゲート・オーバエッチに耐えるのに十分に厚くなければならない。好ましくは、第２パッシベーション層（ＬＰＣＶＤ窒化シリコン）は、少なくとも５０ｎｍ、より好ましくは、約１２０ｎｍの厚さを有する。

好都合に、高温で堆積されるＬＰＣＶＤ窒化シリコン層は、プラズマ増強化学気相成長（ＰＥＣＶＤ）窒化シリコンより優れたパッシベーション層である。ＬＰＣＶＤ窒化物は、ＰＥＣＶＤ窒化物の１０−４０％よりも低い約３−８％の水素含量を有する。又、ＬＰＣＶＤ窒化物は、ＰＥＣＶＤ窒化物の２．３−３．１ｇ／ｃｍ^３よりも高い約２．９−３．１ｇ／ｃｍ^３の密度と、より低いピンホール密度を有する。ＬＰＣＶＤ窒化シリコンの同様の値は、ＭＯＣＶＤ窒化シリコンの水素含量と密度の値に当てはまる。

ＰＥＣＶＤ窒化シリコン層は、約３００−４００℃の温度で堆積されることが知られている。後のステップでより高い温度、例えば、オーミック合金形成の温度を受ける時、このような装置は、ブリスターとクラック又は装置収量を落とす離層を示す。ＬＰＣＶＤ窒化シリコンは、このような欠点を有しない。

本発明の方法では、ＬＰＣＶＤ窒化シリコンからなる第２パッシベーション層は、下に位置する層を保護して、乾式エッチングプロセス、例えば、オーミック接触形成のためのメタルエッチ及び／又はゲート電極形成のためのメタルゲートエッチ中の２ＤＥＧ損傷を防止する。ＬＰＣＶＤ窒化シリコンのかなり厚い層が、コスト効率のよい、Ｓｉ−ＣＭＯＳコンパチブルなプロセスで堆積される。

次のステップで、ソースドレイン・オーミック接触が、ＨＥＭＴ構造上に以下の順、
ａ）第２パッシベーション層３０３、誘電体層３０２と第１パッシベーション層３０１を選択的にエッチングすることによって、ソースドレイン・オーミック接触領域をパターニングするステップと、
ｂ）メタル層４０１を堆積及びパターニングすると共に、オーミック合金形成のために熱処理することによって、オーミック接触を形成するステップと
で形成される。

特定の実施形態において、第２パッシベーション層３０３（ＬＰＣＶＤ窒化シリコン）を、Ａｌ_２Ｏ_３からなる誘電体層３０２に向けて選択的にエッチングすることは、ＳＦ_６からなるプラズマで乾式エッチングによって行われる。次に、Ａｌ_２Ｏ_３膜が、稀薄ＨＦ溶液の湿式エッチングによって、第１パッシベーション層３０１（現場Ｓｉ_３Ｎ_４）に向けて高選択性で除去される。次に、現場窒化シリコン３０１が、ＳＦ_６からなるプラズマの乾式エッチングによって、ＡｌＧａＮバリア層２０３に向けて高選択性で除去される。

メタル層４０１は、複数のメタル層を備えるメタルスタック、好ましくは、シリコン処理とコンパチブルな金不使用メタルスタックであり得る。ソースドレイン接触を形成するのに使用できる適当なメタル層スタックの例は、Ｔｉ／Ａｌ、Ｔｉ／Ｔａ／Ａｌ、Ｔｉ／Ａｌ／ＴｉＷ、Ｔｉ／Ａｌ／ＴｉＮ、Ｔｉ／Ａｌ／ＷとＴｉ／Ａｌ／ＷＳｉである。他の例は、Ｔａ／Ａｌ／Ｍ、ＴａＮ／Ａｌ／Ｍ、Ｔａ／Ｓｉ／Ｍ、ＴａＮ／Ｓｉ／Ｍであり、ここで、Ｍは、別のメタルスタックであり得る。メタルスタックＭの機能は、下に位置する材料の酸化を防止し、及び／又は、ソースドレイン接触の接触抵抗を下げることである。Ｍは、例えば、ＴａＮ／Ｃｕであり得る。

オーミック接触を形成するためのメタル層４０１のパターニングは、リフトオフ技術又は直接エッチング（例えば、乾式エッチング）によって行うことができる。

好ましくは、オーミック合金形成のための熱処理は、５００℃と９００℃の間の温度で行われる。より好ましくは、オーミック合金形成は、６００℃と８００℃の間のＬＰＣＶＤ窒化物堆積温度より低い温度で行われる。ＡｌＧａＮ／ＧａＮに対する金不使用オーミック接触は、６００℃付近の典型的なオーミック合金温度を有するが、金含有オーミック接触の場合、これは８００℃付近である。より好ましくは、オーミック合金形成は、Ａｌ_２Ｏ_３が誘電体層として使用される特定の実施形態において５００℃と８５０℃の間にある、ゲート誘電体として使用される高ｋ材料の結晶化温度より低い温度で行われる。

本発明の方法の利点は、オーミック合金形成の後、製造プロセスが、低い熱経費を有する、即ち、オーミック合金形成の温度より高い温度のプロセスステップを含まないことである。

次に、ゲート電極６０１を形成することが、
ａ）第２パッシベーション層３０３を誘電体層３０２に向けて選択的にエッチングすることによって、ゲートトレンチをパターニングするステップと、
ｂ）メタルゲート層を堆積及びパターニングすることによって、少なくともゲートトレンチにおいてゲート電極６０１を形成するステップと
を更に備える。

別のやり方として、ゲート電極の形成を第１に行い、次に、オーミック接触を形成することができる。

メタルゲート層は、均質組成の層又は傾斜組成の層であり得る。別のやり方として、メタルゲート層は、ゲート電極を形成するのに適した仕事機能を有する多層（又はメタル層のスタック）であり得る。

ゲート電極を形成するのに使用できる適当なメタルゲートスタックの例は、ゲートメタル抵抗を下げるために、最終的にＡｌ、Ｔｉ／Ａｌ、ＴｉＮ／Ａｌ又はＴｉ／ＴｉＮ／Ａｌの上層と組合されるＮｉ、Ｍｏ、ＴｉＮ、ＴａＮ、Ｗ、ＷＳｉＮ又はＷＮである。

メタルゲート層のパターニングは、リフトオフ技術又は第２パッシベーション層上でストップするメタルゲート層の直接エッチング（例えば、乾式エッチング）によって行うことができる。乾式エッチングを用いる実施形態において、第２パッシベーション層３０３は、図２に示すように乾式エッチングプロセスのオーバエッチ・ステップ中に、部分的に消費（除去）される。その結果、第２パッシベーション層は、例えば、メタルゲート電極６０１によって覆われた領域内の元の（アズデポ（堆積時状態）の）厚さと比較すると、露出領域（ゲート縁部とソース／ドレイン接点の間）においてより薄くなっている。

本発明の方法は、ソースドレイン・オーミック接触とゲート電極のどちらが最初に形成されるかに応じて、誘電体キャップ層５０１をソースドレイン・オーミック接触又はゲート電極に形成して、後のメタル層４０１の堆積又はメタルゲート層６０１の堆積中の、夫々の、ソースドレイン・オーミック接触又はゲート電極を保護するステップを更に備える。

本発明の別の実施形態では、ゲートトレンチを形成することが、誘電体層３０２を少なくとも部分的にエッチングするステップと、ゲート電極を形成する前に第２誘電体層３０２’（不図示）を再堆積するステップとを更に備える。

本発明の実施形態において、誘電体層３０２は、下に位置する第１パッシベーション層３０１上でストップして、部分的に又は全体的にエッチングされ得る。その後、第２誘電体層３０２’を、部分的エッチングにより残った誘電体層の上に、又は、誘電体層３０２が完全に除去された時は第１パッシベーション層３０１の上に堆積することができる。第２誘電体層３０２’は、均質組成の層、又は傾斜組成の層又は複数層（多層）のスタックであり得る。第２絶縁層は、ＡＬＤ、ＭＢＥ又はスパッタリングによって堆積し、更に、選択肢として、スパッタリングの後にポスト堆積アニールを行うことができる。オーミック接触が第１に形成される実施形態では、第２誘電体層のポスト堆積アニールの温度を、オーミック合金形成温度より低く保つべきである。又、第２誘電体層のポスト堆積アニールの温度は、オーミック接触合金温度以下である。

第２の態様において、本発明は、III族窒化物ＨＥＭＴ製作用の工学基板であって、
ａ）基板１０１と、
ｂ）基板上で各層がIII族窒化物材料からなる層のスタック（I）（「III族窒化物層のスタック」とも呼ぶ）と、
ｃ）窒化シリコンからなり、III族窒化物層のスタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１と、
ｄ）高ｋ誘電体材料からなり、第１パッシベーション層３０１に対して上に位置すると共に当接する誘電体層３０２と、
ｅ）窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３と
を備える工学基板を開示する。

本発明の特定の実施形態において、基板は、（１１１）配列又は同等の配列を有する単結晶シリコンからなるシリコンウエハである。

本発明のＨＥＭＴ装置の工学基板の第１パッシベーション層３０１と第２パッシベーション層３０３は、共に、本発明の方法で堆積された窒化シリコン（「ＬＰＣＶＤ窒化シリコン」と呼ぶ）、即ち、約３−８％の低水素含量と約２．９−３．１ｇ／ｃｍ^３の高密度を有する窒化シリコンからなる。

本発明の工学基板は、本発明の方法で得られると共に、ゲート誘電体を備えて、Ｓｉ−ＣＭＯＳコンパチブルな製造プロセスにＨＥＭＴ装置を形成するのに使用するのに適したパッシベーションされた基板を提供する利点を有する。

III族窒化物ＨＥＭＴを製造するための出発基板としての工学基板の別の利点は、ゲート誘電体のポスト堆積アニールやパッシベーション層の高温堆積等の高温経費プロセスが、オーミック接触形成の前に行われるので、従来の集積法の全ての後続プロセスに対して課せられるオーミック合金形成の拘束が解消される結果、ＨＥＭＴ装置の総合性能が改善される。

III族窒化物ＨＥＭＴを製造するための出発基板としての工学基板の更に別の利点は、現場窒化シリコン３０１、誘電体層３０２とＬＰＣＶＤ窒化シリコン３０３によって形成される３層スタック（II）が、III族窒化物スタック（I）をパッシベーションすると共に、III族窒化物ＨＥＭＴ装置を製造ために金不使用メタライゼーションステップとメタル（又はメタルゲート）層の乾式エッチングを使用する時のオーミック接触形成とゲート電極形成中にIII族窒化物スタック（I）をパッシベーションすると共に保護するのに適していることである。

III族窒化物ＨＥＭＴを製造するための出発基板としての工学基板の更に別の利点は、ＬＰＣＶＤ窒化物が、オーミック接触形成の温度経費に耐えられることであり、これは、前述したようにＰＥＣＶＤ窒化物では得られない。

第３の態様で、本発明は、本発明の方法で得られて、基板の活性領域上に形成されると共に、ゲート電極とソースドレイン接点を備えるIII族窒化物ＨＥＭＴであって、
ａ）基板１０１と、
ｂ）基板上で各層がIII族窒化物材料からなる層のスタック（I）（「III族窒化物層のスタック」とも呼ぶ）と、
ｃ）ソースドレイン接点の下を除く活性領域の全てにおいて、スタックの上方層２０３、２０４に対して上に位置すると共に当接し、更に、窒化シリコンからなる第１パッシベーション層３０１と、
ｄ）ソースドレイン接点の下を除く活性領域の全てにおいて、第１パッシベーション層３０１に対して上に位置すると共に当接し、更に、高ｋ誘電体材料からなる誘電体層３０２、３０２’と、
ｅ）ゲート電極の下とソースドレイン接点の下を除く活性領域の全てにおいて、誘電体層に対して上に位置すると共に当接し、更に、ＬＰＣＶＤ窒化シリコンからなる第２パッシベーション層３０３と
を更に備えるIII族窒化物ＨＥＭＴを開示する。

本発明の一般に適用される態様によれば、本発明の方法の実行の結果として、窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、III族窒化物層のスタックの上方層に対して上に位置すると共に当接する第１パッシベーション層と、第１パッシベーション層に対して上に位置すると共に当接する誘電体層とが提供されるか得られる。よって、本発明の方法の実行の結果として、第１パッシベーション層と誘電体層を備える又はからなる２層ゲート誘電体が提供されるか得られる。好ましくは、２層ゲート誘電体を得るために、誘電体層は、第１パッシベーション層の頂部に堆積される。特に、有機金属化学気相成長（ＭＯＣＶＤ）リアクタ内で高温で現場でIII族窒化物層に堆積される時の窒化シリコンからなる第１パッシベーション層によって、ＡｌＧａＮのリラクゼーション、クラッキングと表面粗さを減少する高品質パッシベーション層が得られる。それは、又、頂部ＡｌＧａＮ界面における電荷を中和し及び／又は低界面準位密度を有する高品質界面を形成する。堆積後、第１パッシベーション層の厚さは、選択肢として低減される。このような低減のために、当業者には公知の手法を使用してもよい。堆積後、第１パッシベーション層の厚さは、例えば、約１００ナノメートルである。厚さの低減後、第１パッシベーション層の厚さは、例えば、せいぜい２０ナノメートル、せいぜい１０ナノメートル、又はせいぜい５ナノメートル、例えば、約３ナノメートルである。誘電体層は、Ｓｉ_３Ｎ_４と異なるもの、又は窒化シリコン不使用のものから選択されてもよい。誘電体層は、例えば、Ｓｉ_３Ｎ_４と比較して、相対的に高い、例えば、約９より高い誘電率及び／又は相対的に高い、例えば、１０ＭＶ／ｃｍより高い降伏電界を有する。誘電体層は、例えば、原子層堆積（ＡＬＤ）によって堆積される。

本発明の方法と装置のいくつかの利点を説明するために、我々は、Ａｌ_２Ｏ_３ゲート誘電体を使用して、２個の型式のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製作及び評価した。好ましくは、両ＨＥＭＴは、金含有プロセスとリフトオフを使用して処理された。ＨＥＭＴ”Ａ”は、厚い現場窒化物のゲートリセスの後で単一ＡＬＤ・Ａｌ_２Ｏ_３ゲート誘電体を堆積する従来の方法を使用する。ＨＥＭＴ”Ｂ”は、薄い現場窒化物の後にＡＬＤ・Ａｌ_２Ｏ_３とＬＰＣＶＤ窒化物堆積を第１ステップとして続ける本発明の方法を使用して処理される。

ＨＥＭＴ”Ａ”の製作は、順に、
ａ）ＡｌＮ核形成層と、それに後続する２．５μｍ厚さのＡｌＧａＮバッファ層、１５０ｎｍ厚さのＧａＮチャネル層と１０ｎｍ厚さの３５％ＡｌＧａＮバリア層からなるシリコン（１１１）基板の頂部に成長するように、ＡｌＧａＮ／ＧａＮエピ層スタックを形成するステップと、
ｂ）１２０ｎｍの現場窒化シリコンパッシベーションを形成するステップと、
ｃ）コンタクトリソグラフィ、ＳＦ_６プラズマを用いた１２０ｎｍ現場窒化物の乾式エッチング、Ｔｉ／Ａｌ／Ｍｏ／Ａｕメタルスタックの堆積、リフトオフと合金、好ましくは、合金形成でオーミック領域を画定することによって、オーミック接触を形成するステップと、
ｄ）素子分離のステップと、
ｅ）コンタクトリソグラフィを用いたゲートトレンチエッチングと、後続のＳＦ_６プラズマを用いた１２０ｎｍ現場窒化物の乾式エッチングのステップと、
ｆ）ＨＣｌ／ＴＭＡＨ溶液内のウエハクリーニングと、その直後の１０ｎｍのＡｌ_２Ｏ_３膜の堆積及び７００℃ポスト堆積アニールのステップと、
ｇ）コンタクトリソグラフィを用いたゲートメタル堆積と、Ｍｏ／Ａｕメタルスタックの堆積及びリフトオフのステップと
を備える。

ＨＥＭＴ”Ｂ”の製作は、順に、
ａ）ＡｌＮ核形成層と、それに後続する２．５μｍ厚さのＡｌＧａＮバッファ層、１５０ｎｍ厚さのＧａＮチャネル層と１０ｎｍ厚さの２５％ＡｌＧａＮバリア層からなるシリコン（１１１）基板の頂部に成長するように、ＡｌＧａＮ／ＧａＮエピ層を形成するステップと、
ｂ）５ｎｍの現場窒化シリコンパッシベーションを形成するステップと、
ｃ）ＨＣｌ／ＴＭＡＨ溶液内のウエハクリーニングと、その直後の１０ｎｍのＡｌ_２Ｏ_３膜の堆積及び７００℃ポスト堆積アニールのステップと、
ｄ）１２０ｎｍのＬＰＣＶＤ窒化物の８００℃における堆積のステップと、
ｅ）コンタクトリソグラフィ、ＳＦ_６プラズマを用いた１２０ｎｍＬＰＣＶＤ窒化物の乾式エッチング、稀釈ＢＨＦ（緩衝ＨＦ）内のＡｌ_２Ｏ_３・ＡＬＤ膜の湿式エッチングと、ＳＦ_６プラズマを用いた５ｎｍ現場窒化物の乾式エッチング及び後続のＴｉ／Ａｌ／Ｍｏ／Ａｕメタルスタックの堆積、リフトオフと合金でオーミック領域を画定することによって、オーミック接触を形成するステップと、
ｆ）素子分離のステップと、
ｇ）コンタクトリソグラフィを用いたゲートトレンチエッチングと、後続のＳＦ_６プラズマを用いた１２０ｎｍＬＰＣＶＤ窒化物の乾式エッチングのステップと、
ｈ）コンタクトリソグラフィを用いたゲートメタル堆積と、Ｍｏ／Ａｕメタルスタックの堆積及びリフトオフのステップと
を備える。

ステップｇ）で、１０ｎｍのＡＬＤ・Ａｌ_２Ｏ_３膜と５ｎｍ現場窒化物層は除去されなかったので、底部の５ｎｍ現場窒化物と頂部の１０ｎｍＡｌ_２Ｏ_３からなる２層ゲート誘電体が得られた。

本発明における概念の実行可能性と装置の改善された性能を証明するために、試験が、金含有メタライゼーションとリフトオフで行われた。しかしながら、Ｓｉ−ＣＭＯＳコンパチビリティに対しては、金不使用メタライゼーションが望ましい。

ＨＥＭＴ”Ａ”のＩｄ−Ｖｄｓトランジスタ特性が、ＨＥＭＴ”Ｂ”の特性を示す図３（ｂ）と比較して、図３（ａ）に示されている。Ｖｇｓバイアスは、ＨＥＭＴ”Ａ”に対しては１０Ｖから５Ｖ（ステップ５Ｖ）であり、ＨＥＭＴ”Ｂ”に対しては−６Ｖから２Ｖ（ステップ１Ｖ）である。ＨＥＭＴ”Ａ”では、ＡｌＧａＮバリアのＡｌ濃度が高くなるにつれて、Ｖｔｈがより負になると説明される。ＨＥＭＴ”Ａ”とＨＥＭＴ”Ｂ”の両装置は、良好なピンチオフと低リークの良好なＤＣトランジスタ挙動を示している。

ＨＥＭＴ”Ａ”とＨＥＭＴ”Ｂ”のＩｄ−Ｖｇｓパルス特性を、夫々、図４（ａ）と図４（ｂ）に示して、５ｎｍ現場窒化物と１０ｎｍＡＬＤ・Ａｌ_２Ｏ_３をゲート誘電体として有するＨＥＭＴ”Ｂ”は、１０ｎｍＡＬＤ・Ａｌ_２Ｏ_３だけをゲート誘電体として有するＨＥＭＴ”Ａ”と比較してより高い品質を有する。グラフは、ＤＣ挙動（点線）を、休止バイアス点、例えば、ＨＥＭＴ”Ａ”に対するＶｇｓ＝−１０Ｖ、Ｖｄｓ＝４０Ｖ休止バイアス点、又、バイアス点、例えば、ＨＥＭＴ”Ｂ”に対するＶｇｓ＝−５Ｖ、Ｖｄｓ＝５０Ｖバイアス点からのパルス特性（実線）と比較する。従来の方法で処理されたＨＥＭＴ”Ａ”は、パルス操作下でＶｔｈシフトと電流減少を示すが、これは、本発明の方法で処理されたＨＥＭＴ”Ｂ”に当てはまらない。これは、ＨＥＭＴ”Ａ”の低品質なＡｌＧａＮ／Ａｌ_２Ｏ_３界面及び／又はゲート誘電体により、ゲート下のトラッピングが生じていることと関連すると考えられる。

装置ＨＥＭＴ”Ａ”とＨＥＭＴ”Ｂ”のピンチオフにおける降伏が、夫々、図５（ａ）と図５（ｂ）で比較される。ＨＥＭＴ”Ａ”では、ゲートトラッピングが、ゲート酸化物降伏により、１２５Ｖドレイン電圧で初期の降伏において発生する。ＨＥＭＴ”Ｂ”の降伏は４００Ｖに改善される。これは、現場窒化物とＡＬＤ・Ａｌ_２Ｏ_３の組合せを使用する時のゲート誘電体のより優れた品質と関連すると考えられる。

本発明の方法と装置の利点と好ましい利点を更に説明するために、我々は、Ａｌ_２Ｏ_３ゲート誘電体を使用して、別の２個の型式のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製作及び評価した。両ＨＥＭＴが、金不使用メタル法、ステッパーリソグラフィと乾式エッチングによるメタルパターニングを用いてＣＭＯＳコンパチブルなプロセスによって処理された。ＨＥＭＴ”Ｃ”は、厚い現場窒化物のゲートリセスの後に堆積された単一のＡＬＤ・Ａｌ_２Ｏ_３ゲート誘電体で従来の方法を使用する。ＨＥＭＴ”Ｄ”は、薄い現場窒化物の堆積と後続のＡＬＤ・Ａｌ_２Ｏ_３及びＬＰＣＶＤ窒化物堆積で本発明の方法を使用して処理される。

ＨＥＭＴ”Ｃ”の製作は、順に、
ａ）ＡｌＮ核形成層と、それに後続する２．５μｍ厚さのＡｌＧａＮバッファ層、１５０ｎｍ厚さのＧａＮチャネル層と１０ｎｍ厚さの２５％ＡｌＧａＮバリア層からなるシリコン（１１１）基板の頂部に成長するように、ＡｌＧａＮ／ＧａＮエピ層スタックを形成するステップと、
ｂ）１２０ｎｍの現場窒化シリコンパッシベーションを形成するステップと、
ｃ）ステッパーリソグラフィ及びＳＦ_６プラズマを用いた１２０ｎｍ現場窒化物の乾式エッチング、Ｔｉ／Ａｌ／Ｗメタルスタックの堆積、ステッパーリソグラフィ、乾式メタルエッチングと６００℃における合金でオーミック領域を画定することによって、オーミック接触を形成するステップと、
ｄ）ＰＥＣＶＤ窒化物堆積、ステッパーリソグラフィと現場窒化物に向けたＰＥＣＶＤ窒化物の選択的エッチングで、オーミック領域の頂部に誘電体キャップを形成するステップと、
ｅ）素子分離のステップと、
ｆ）ステッパーリソグラフィを用いたゲートトレンチエッチングと、後続のＳＦ_６プラズマを用いた１２０ｎｍ現場窒化物の乾式エッチングのステップと、
ｇ）ＨＣｌ／ＴＭＡＨ溶液内のウエハクリーニングと、その直後の１５ｎｍのＡｌ_２Ｏ_３膜の堆積及び６００℃ポスト堆積アニールのステップと、
ｈ）Ｗ／Ｔｉ／Ａｌ堆積によるゲートメタル形成、後続のステッパーリソグラフィっと乾式メタルエッチングのステップと
を備える。

ＨＥＭＴ”Ｄ”の製作は、順に、
ａ）ＡｌＮ核形成層と、それに後続する２．５μｍ厚さのＡｌＧａＮバッファ層、１５０ｎｍ厚さのＧａＮチャネル層と１０ｎｍ厚さの２５％ＡｌＧａＮバリア層からなるシリコン（１１１）基板の頂部に成長するように、ＡｌＧａＮ／ＧａＮエピ層を形成するステップと、
ｂ）１０ｎｍの現場窒化シリコンパッシベーションを形成するステップと、
ｃ）ＨＣｌ／ＴＭＡＨ溶液内のウエハクリーニングと、その直後の５ｎｍのＡｌ_２Ｏ_３膜の堆積及び７００℃ポスト堆積アニールのステップと、
ｄ）１２０ｎｍのＬＰＣＶＤ窒化物の８００℃における堆積のステップと、
ｅ）ステッパーリソグラフィ、ＳＦ_６プラズマを用いた１２０ｎｍＬＰＣＶＤ窒化物の乾式エッチング、１％ＨＦ内のＡｌ_２Ｏ_３・ＡＬＤ膜の湿式エッチングとＳＦ_６プラズマを用いた５ｎｍ現場窒化物の乾式エッチングでオーミック領域を画定することによって、オーミック接触を形成するステップと、
ｆ）ＰＥＣＶＤ窒化物堆積、ステッパーリソグラフィとＬＰＣＶＤ窒化物に向けたＰＥＣＶＤ窒化物の選択的エッチングで、オーミック領域の頂部に誘電体キャップを形成するステップと、
ｇ）素子分離のステップと、
ｈ）コンタクトリソグラフィを用いたゲートトレンチエッチングと、後続のＳＦ_６プラズマを用いた１２０ｎｍＬＰＣＶＤ窒化物の乾式エッチングのステップと
を備える。

Ｔｉ／Ａｌ／Ｗメタルスタックの堆積、ステッパーリソグラフィ、乾式メタルエッチングと６００℃の合金が、ステップｅ）に続く。又、５ｎｍＡＬＤ・Ａｌ_２Ｏ_３と１０ｎｍ現場窒化物層は除去されなかったので、底部の１０ｎｍ現場窒化物と頂部の５ｎｍＡｌ_２Ｏ_３からなる２層ゲート誘電体が形成される。

ＨＥＭＴ”Ｄ”とＨＥＭＴ”Ｃ”のＩｄ−Ｖｇｓ特性Ｉｇ−Ｖｇｓ特性を図６に示して、１０ｎｍ現場窒化物と５ｎｍＡＬＤ・Ａｌ_２Ｏ_３をゲート誘電体として有するＨＥＭＴ”Ｄ”は、１５ｎｍＡＬＤ・Ａｌ_２Ｏ_３だけをゲート誘電体として有するＨＥＭＴ”Ｃ”と比較してより高い品質を有する。ＨＥＭＴ”Ｄ”では、前方ゲートバイアスゲートリーク電流Ｉｇは、約２桁低い。

ＨＥＭＴ”Ｃ”とＨＥＭＴ”Ｄ”の全１５０ｍｍウエハに対するピンチオフにおける降伏の分布が、図７に示されている。ＨＥＭＴ”Ｄ”のゲート誘電体のより優れた品質が、一様な高降伏電圧を生じる。ＨＥＭＴ”Ｄ”の平均降伏電圧は８００Ｖであるのに対し、ＨＥＭＴ”Ｃ”のそれは２００Ｖである。ＨＥＭＴ”Ｄ”の典型的なＩｄ−Ｖｄｓ（Ｖｇｓ＝−８Ｖ）降伏曲線が、図８に示される。ドレインリークは、Ｖｄｓが約７００Ｖまで１μＡ／ｍｍより低い。

図９は、ＨＥＭＴ”Ｄ”の分散挙動を示す。そのグラフは、（Ｖｄｓ＝０Ｖ、Ｖｇｓ＝０Ｖ）と（Ｖｄｓ＝５０Ｖ、Ｖｇｓ＝−５Ｖ）の休止バイアス点からパルシングする時のＩｄ−Ｖｄｓ曲線を比較する。観察された電流コラプスは、非常に限定的である。

１０１ 基板
２０１ バッファ層
２０２ チャネル層
２０３ バリア層
３０１ 第１パッシベーション層
３０２ 誘電体層
３０３ 第２パッシベーション層
４０１ メタル層
５０１ 誘電体キャップ層
６０１ ゲート電極

Claims (21)

1. ゲート電極とソースドレイン・オーミック接触を有するIII族窒化物ＨＥＭＴを製造する方法において、
   ａ）基板（１０１）を提供するステップと、
   ｂ）III族窒化物層のスタック（I）を基板（１０１）上に形成するステップと、
   ｃ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、スタック（I）の上方層（２０３、２０４）に対して上に位置すると共に当接する第１パッシベーション層（３０１）を形成するステップと、
   ｄ）第１パッシベーション層（３０１）に対して上に位置すると共に当接する誘電体層（３０２）を形成するステップと、
   ｅ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、誘電体層（３０２）に対して上に位置すると共に当接する第２パッシベーション層（３０３）を形成し、第２パッシベーション層（３０３）が、低圧化学気相成長法及び／又は有機金属化学気相成長法等の化学気相成長法によって４５０℃より高い温度で堆積されるステップと、
   ｆ）第１パッシベーション層（３０１）と誘電体層（３０２）の少なくとも一部を含むゲート誘電体が形成されるように、ソースドレイン・オーミック接触とゲート電極（６０１）を形成するステップと
   を備える方法。
2. 第１パッシベーション層（３０１）が、現場でスタック（I）に堆積される請求項１に記載の方法。
3. ステップｃ）、ｄ）とｅ）が、現場で有機金属化学気相成長法によって行われる請求項１又は２に記載の方法。
4. ソースドレイン・オーミック接触を形成することが、
   第２パッシベーション層（３０３）、誘電体層（３０２）と第１パッシベーション層（３０１）を選択的にエッチングすることによって、ソースドレイン・オーミック接触領域をパターニングするステップと、
   メタル層（４０１）を堆積及びパターニングすると共に、オーミック合金を形成することによって、オーミック接触を形成するステップと
   を更に備える請求項１乃至３のいずれかに記載の方法。
5. メタル層をパターニングすることが、メタル層の乾式エッチングプロセスを備え、メタル層の乾式エッチングプロセスが、第２パッシベーション層を部分的に消費する請求項４に記載の方法。
6. ゲート電極を形成することが、
   第２パッシベーション層（３０３）を誘電体層に向けて選択的にエッチングすることによって、ゲートトレンチをパターニングするステップと、
   メタルゲート層を堆積及びパターニングすることによって、少なくともゲートトレンチにおいてゲート電極（６０１）を形成するステップと
   を更に備える請求項１乃至５のいずれかに記載の方法。
7. メタルゲート層をパターニングすることが、メタルゲート層の乾式エッチングプロセスを備え、メタルゲート層の乾式エッチングプロセスが、第２パッシベーション層（３０３）を部分的に消費する請求項６に記載の方法。
8. ゲートトレンチを形成することが、誘電体層を少なくとも部分的にエッチングするステップと、ゲート電極を形成する前に第２誘電体層を再堆積するステップとを更に備える請求項６又は７に記載の方法。
9. ソースドレイン・オーミック接触とゲート電極のどちらが最初に形成されるかに応じて、誘電体キャップ層（５０１）をソースドレイン・オーミック接触又はゲート電極に形成して、後のメタル層の堆積又はメタルゲート層の堆積中の、夫々の、ソースドレイン・オーミック接触又はゲート電極を保護するステップを更に備える請求項１乃至８のいずれかに記載の方法。
10. 誘電体層（３０２）が、Ａｌ、好ましくは、Ａｌ_２Ｏ_３及び／又はＡｌＮからなる請求項１乃至９のいずれかに記載の方法。
11. 第１パッシベーション層（３０１）が、少なくとも０．５ｎｍの厚さを有する請求項１乃至１０のいずれかに記載の方法。
12. 第２パッシベーション層（３０３）が、少なくとも５０ｎｍの厚さを有する請求項１乃至１１のいずれかに記載の方法。
13. III族窒化物ＨＥＭＴ装置を製作用の工学基板において、
    ａ）基板（１０１）と、
    ｂ）基板（１０１）上のIII族窒化物層のスタック（I）と、
    ｃ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、III族窒化物層のスタック（I）の上方層（２０３、２０４）に対して上に位置すると共に当接する第１パッシベーション層（３０１）と、
    ｄ）高ｋ誘電体材料からなり、第１パッシベーション層（３０１）に対して上に位置すると共に当接する誘電体層（３０２）と、
    ｅ）窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなり、誘電体層（３０２）に対して上に位置すると共に当接する第２パッシベーション層（３０３）と
    を備える工学基板。
14. 窒化シリコンが、低圧化学気相成長法及び／又は有機金属化学気相成長法等の化学気相成長法によって４５０℃より高い温度で堆積される請求項１３に記載の工作基板。
15. 請求項１乃至１２のいずれかに記載の方法で得られて、基板の活性領域上に形成されると共に、ゲート電極とソースドレイン接点を備えるIII族窒化物ＨＥＭＴ装置において、
    ａ）基板（１０１）と、
    ｂ）基板（１０１）上のIII族窒化物層のスタック（I）と、
    ｃ）ソースドレイン接点の下を除く活性領域の全てにおいて、スタック（I）の上方層に対して上に位置すると共に当接し、更に、窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなる第１パッシベーション層（３０１）と、
    ｄ）ソースドレイン接点の下を除く活性領域の全てにおいて、第１パッシベーション層（３０１）に対して上に位置すると共に当接し、更に、高ｋ誘電体材料からなる誘電体層（３０２、３０２’）と、
    ｅ）ゲート電極の少なくとも一部の下とソースドレイン接点の下を除く活性領域の全てにおいて、誘電体層に対して上に位置すると共に当接し、更に、窒化シリコン、好ましくは、Ｓｉ_３Ｎ_４からなる第２パッシベーション層（３０３）と
    を更に備えるIII族窒化物ＨＥＭＴ装置。
16. 窒化シリコンが、低圧化学気相成長法及び／又は有機金属化学気相成長法等の化学気相成長法によって４５０℃より高い温度で堆積される請求項１５に記載のIII族窒化物ＨＥＭＴ装置。
17. 第２パッシベーション層の窒化シリコンが、３−８％の水素を含有すると共に、約２．９−３．１ｇ／ｃｍ^３の密度を有する請求項１５又は１６に記載のIII族窒化物ＨＥＭＴ装置。
18. 誘電体層が、複数の層を備える請求項１５乃至１７のいずれかに記載のIII族窒化物ＨＥＭＴ装置。
19. 誘電体層が、Ａｌ、好ましくは、Ａｌ_２Ｏ_３及び／又はＡｌＮからなる請求項１５乃至１８のいずれかに記載のIII族窒化物ＨＥＭＴ装置。
20. 第１パッシベーション層が、少なくとも０．５ｎｍの厚さを有する請求項１５乃至１９のいずれかに記載のIII族窒化物ＨＥＭＴ装置。
21. 第２パッシベーション層が、少なくとも５０ｎｍの厚さを有する請求項１５乃至２０のいずれかに記載のIII族窒化物ＨＥＭＴ装置。

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