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JP2010056250A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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JP2010056250A JP2008218849A JP2008218849A JP2010056250A JP 2010056250 A JP2010056250 A JP 2010056250A JP 2008218849 A JP2008218849 A JP 2008218849A JP 2008218849 A JP2008218849 A JP 2008218849A JP 2010056250 A JP2010056250 A JP 2010056250A
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gaas
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Yasuyuki Yoshinaga
康之 吉永
Yasunori Bito
康則 尾藤
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NEC Electronics Corp
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Abstract

【課題】半導体装置のリーク電流を低減する。
【解決手段】ＧａＡｓ層とＩｎＧａＰ層とが積層された構造を有する半導体装置において、ＧａＡｓ層にｐ型不純物をドーピングする。その結果、ＧａＡｓの伝導帯が持ち上げられ、フェルミ準位より高くなる。従って、電子蓄積が抑制され、ゲートリーク電流を減少することが可能となる。
【選択図】図３Ａ

Description

本発明は、ＩｎＧａＰ層とＧａＡｓ層との積層構造を有する半導体デバイスに関する。
携帯端末向け送信用ＩＣの省スペース化・多機能化のため、パワーアンプ素子とスイッチ素子とを搭載したモジュールの開発が行われている。パワー素子としては、単一電源での動作が要求されていることから、エンハンスメント型ＦＥＴが使用されている。一方、スイッチ素子としては、低オン抵抗が実現容易なディプレション型ＦＥＴが使用されている。この２種類の素子を同一基板上に作製し、パワーアンプ素子とスイッチ素子とを１チップ上に形成する手法が実施されている。
上述の構造を実現するには、複数のエッチングストッパ層をもちいて、ＦＥＴのゲートをチャネル層から異なる距離に配置する方法がある。ＩｎＧａＰ層は、ＧａＡｓ及びＡｌＧａＡｓをエッチングする硫酸系エッチャントに対し、ストッパ層として機能する。このエッチングはウェットエッチングを用いて行われる。ウェットエッチングは、ドライエッチングと比較して、結晶へのダメージが少ないという利点がある。
以下に、出願人が知り得た先行技術文献を記載する。
特開２００４−１７９３１８号公報 特開平５−２５９１９１号公報 特開平６−２４４２１８号公報 特開２００４−１５８７７２号公報 T.Tanaka, K.Takano, T.Tsuchiya and H.Sakaguchi, "Ordering-induced electron accumulation at GaInP/GaAs hetero-interfaces",Journal of Crystal Growth, December 2000, Volume 221, p.515-519. K.Yamashita, K.Oe, T.Kita, O.Wada, Y.Wang, C.Geng, F.Scholz and H.Schweizer, "Electronic Structure of Ordered Ga0.5In0.5P/GaAs Heterointerface Studied by Raman-Scattering and Photoluminescence-Excitation Measurements", Japanese Journal of Applied Physics, Volume 44, p7390-7394.
図１に、ＩｎＧａＰストッパ層を用いて、同一基板上に、エンハンスメント型のＦＥＴ１とディプレッション型ＦＥＴ２を作製した構造の一例を示す。
チャネル層５には、スペーサ層４を挟んで下部に配置された電子供給層３及び、スペーサ層６を挟んで上部に配置されたＡｌＧａＡｓ層７から電子が供給されている。エンハンスメント型ＦＥＴ１は、Ｃを高濃度にドーピングしたｐ＋−ＧａＡｓ層１８を、ＧａＡｓ層１０９の上にｐｎ接合ゲートとして有している。ｐ＋−ＧａＡｓ層１８が配されるＧａＡｓ層１０９を表面とするリセス部は次のように形成される。まず、ＧａＡｓ層１１を、ＩｎＧａＰ層１０をストッパ層として選択エッチングする。引き続き、このＩｎＧａＰ層１０をエッチングすることにより、ＧａＡｓ層１０９を表面とするリセス部が形成される。
エンハンス型ＦＥＴ１にｐｎ接合ゲートを導入するのは、ゲート順方向立ち上がり電圧を上げることで、ゲート電圧のスイング幅を大きく取りたいからである。ＩｎＧａＰ層１０の下にＧａＡｓ層１０９を配置しているのは、次の理由による。電子供給層のＡｌＧａＡｓ層８が表面に露出すると、Ａｌが酸素と結合しやすく、ＡｌＧａＡｓ層８の表面が酸化する。そのような表面には、ｐ＋−ＧａＡｓ層１８を良質なエピタキシャル成長させることができない。従って、酸化物形成が少ないＧａＡｓ層１０９を、ＩｎＧａＰストッパ層１０の下に配する必要がある。
ディプレッション型ＦＥＴ２は、ＧａＡｓ層１１上にショットキーゲート電極２０を有する。よって、ゲート電極２０とチャネル層５との距離はエンハンスメント型ＦＥＴ１の場合より遠い。これにより、マイナスの閾値電圧を実現している。その結果、ディプレッション型ＦＥＴ２のゲート電極２０の下には、ＩｎＧａＰ層１０とＧａＡｓ層１０９との積層構造が配されている。
この例の様に、ＩｎＧａＰ層１０とＧａＡｓ層１０９とを積層した構造では、ゲートリーク電流が大きい。そのため、エンハンス型ＦＥＴ１で構成したパワーアンプでは出力特性が低下する。ディプレッション型ＦＥＴ２で構成したスイッチ素子では、コントロール電流の増加、ハンドリングパワーが小さいという問題がある。リーク電流が大きくなる原因は、ＩｎＧａＰ層１０とＧａＡｓ層１０９との界面に電荷蓄積層が形成され、そこがリークパスとなるからである。
ＩｎＧａＰ層とＧａＡｓ層との界面に電荷蓄積層が形成されるメカニズムを説明するために、図２Ａ、図２Ｂに、図１の断面Ｂ−Ｂ’に対するエネルギーバンド図を示す。図２Ａは、自然超格子が形成される条件でＩｎＧａＰ層を成長した場合（オーダ系）の場合のバンド構造を示す。図２Ｂは、自然超格子が形成されない条件でＩｎＧａＰ層を成長した場合（非オーダ系）のバンド構造を示す。
（Ａ）ＩｎＧａＰ層がオーダ系の場合（非特許文献１、非特許文献２を参照）
オーダ系の場合、ＩｎＧａＰ層内で分極電荷が発生する。電界の向きはチャネル層からゲート電極に向かう方向である。従って、ＩｎＧａＰ層の下に配されているＧａＡｓ層の伝導帯は図２Ａに示すように押し下げられる。その結果、フェルミ準位（ＥＦ）以下となり、ＩｎＧａＰ／ＧａＡｓ界面に電子が蓄積する。電子濃度は、非特許文献１では１ｘ１０１２ｃｍ−２程度と報告されている。
（Ｂ）ＩｎＧａＰ層が非オーダ系の場合（非特許文献２を参照）
ＧａＡｓ層とＩｎＧａＰ層との間には伝導帯不連続が発生する。その結果、図２ＢのようにＧａＡｓの伝導帯がフェルミ準位より下に押し下げられ、ＧａＡｓ層中に電子が蓄積する。
上記いずれのケースにおいても、ＩｎＧａＰ層とＧａＡｓ層との間には電子が蓄積し、ゲートリークの原因となる。
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、ｐ型にドープされたＧａＡｓ層（９）と、そのＧａＡｓ層に対して第１方向に接して積層されたＩｎＧａＰ層（１０）と、ＩｎＧａＰ層に対して第１方向に配置されたゲート電極（１９、２０）と、ＧａＡｓ層に対して第１方向と反対側に配置されたチャネル層（５）を備える。
本発明による半導体装置の製造方法は、チャネル層（５）を形成するステップと、チャネル層に対して第１方向に、ｐ型にドープされたＧａＡｓ層（９）を形成するステップと、そのＧａＡｓ層の第１方向の表面にＩｎＧａＰ層（１０）を積層するステップと、ＩｎＧａＰ層に対して第１方向にゲート電極（１９、２０）を形成するステップを備える。
ＧａＡｓ層にｐ型不純物をドーピングすることにより、ＧａＡｓの伝導帯が持ち上げられ、フェルミ準位より高くなる。従って、電子蓄積が抑制され、ゲートリーク電流を減少することが可能となる。
本発明により、ＩｎＧａＰ層とＧａＡｓ層との積層構造を有する半導体デバイスのリーク電流を低減することが可能である。
以下、図面を参照して本発明を実施するための最良の形態について説明する。
［実施の第１形態の全体構成］
図３Ａは、実施の第１形態による半導体装置の断面図である。本半導体装置は、ディプレッション型の電界効果型トランジスタ（ＦＥＴ）であり、負の閾値電圧を有する。本ＦＥＴはスイッチ回路の一部を構成する。
なお、本ＦＥＴは、いわゆる高電子移動度電界効果型トランジスタ（ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ））であり、互いに異なる材料の電子供給層、チャネル層を有する。電子供給層は、電子を供給する層である。チャネル層は、電子が走行する層である。なお、本実施形態では、電子の移動度を向上させるため、電子供給層とチャネル層との間に、スペーサ層を設けている。
図３Ａに示すように、半導体装置は、半絶縁性のＧａＡｓ基板（化合物半導体基板）１上に、バッファ層（ＡｌＧａＡｓ層）２、電子供給層（ＡｌＧａＡｓ層）３、スペーサ層（ＡｌＧａＡｓ層）４、チャネル層（ＩｎＧａＡｓ層）５、スペーサ層（ＡｌＧａＡｓ層）６、電子供給層（ＡｌＧａＡｓ層）７、中間層（ＡｌＧａＡｓ層）８、中間層（ＧａＡｓ層）９、ストッパ層（ＩｎＧａＰ層）１０、中間層（上部化合物半導体層）（ＧａＡｓ層）１１、ストッパ層（ＡｌＧａＡｓ層）１２、キャップ層（ＧａＡｓ層）１３、これらのＩＩＩ−Ｖ族化合物半導体層がこの順でエピタキシャル成長された積層構造を有する。
バッファ層２は、膜厚５００ｎｍのアンドープのＡｌＧａＡｓ層である。電子供給層３は、不純物（Ｓｉ）が２×１０１８ｃｍ−３ドープされた膜厚４ｎｍのｎ型ＡｌＧａＡｓ層である。スペーサ層４は、膜厚２ｎｍのアンドープのＡｌＧａＡｓ層である。チャネル層５は、膜厚１５ｎｍのアンドープのＩｎＧａＡｓ層である。スペーサ層６は、膜厚２ｎｍのアンドープのＡｌＧａＡｓ層である。電子供給層７は、不純物（Ｓｉ）が２×１０１８ｃｍ−３ドープされた膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層である。中間層８は、膜厚５ｎｍのアンドープのｎ型ＡｌＧａＡｓ層である。
中間層９は、ｐ型不純物をドーピングすることによりｐ型半導体として形成された膜厚５ｎｍのＧａＡｓ層である。ｐ型不純物をドーピングすることによる効果については後述する。
ストッパ層１０は、膜厚５ｎｍのアンドープのＩｎＧａＰ層である。中間層１１は、膜厚１５ｎｍのアンドープのＧａＡｓ層である。ストッパ層１２は、不純物（Ｓｉ）が４×１０１８ｃｍ−３ドープされた膜厚５ｎｍのｎ型ＡｌＧａＡｓ層である。キャップ層１３は、不純物（Ｓｉ）が４×１０１８ｃｍ−３ドープされた膜厚１００ｎｍのｎ型ＧａＡｓ層である。
通常の薄膜形成技術（有機金属気相成長法（ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））等）を活用することで、ＧａＡｓ基板１上に上述の化合物半導体層２〜１３は順次積層される。そして、ＧａＡｓ基板１上には、化合物半導体層２〜１３が積層された積層体が形成される。
図３Ａに示すように、本ＦＥＴは、ソース電極１６、ドレイン電極１７を有する。ソース電極１６、ドレイン電極１７は、Ｎｉ−ＡｕＧｅ−Ａｕ合金層であり、キャップ層１３上に形成される。なお、ＦＥＴのソース電極１６、ドレイン電極１７は、表面保護膜２１が形成された後に形成される。
エッチングによって、第１リセス４２が形成される。リセス４２は、ソース電極１６とドレイン電極１７とが形成されるべき領域の間の部分に形成される。なお、第１リセス４２は、キャップ層１３、ストッパ層１２が部分的に除去されて形成された溝である。また、ストッパ層１２は、第１リセス４２用のエッチング停止層として機能する。
ＦＥＴのゲート電極２０は、中間層１１上に形成される。ゲート電極２０はＷＳｉからなる。ゲート電極２０は、中間層１１とショットキー接触される。換言すると、ゲート電極２０は、ショットキー電極である。ゲート電極２０と中間層１１との間には、ショットキー障壁が形成される。ゲート電極２０に印加される電圧によって、ショットキー接合の空乏層の厚みが制御され、ＦＥＴのオン・オフが制御される。
なお、基板上の複数のＦＥＴ同士は、アイソレーション領域２２により電気的に分離される。アイソレーション領域２２は、ストッパ層１２、キャップ層１３らが除去されて形成されたリセス４３の底面に不純物（ホウ素（Ｂ））をイオン注入することで形成される。
また、化合物半導体層２〜１３を含む積層体の上面は、表面保護膜（パッシべーション膜）２１が形成される。表面保護膜２１は、ＳｉＯ２膜であり、通常の薄膜形成技術（化学気相成長法等）により形成される。なお、図３Ａから明らかなように、ＦＥＴの各電極は、表面保護膜２１が部分的に除去されて形成される。
本実施形態では、ＦＥＴのゲート電極２０は中間層１１に接続される。これにより、ＦＥＴ２のゲートのポテンシャル障壁（φＤ）は、ゲート電極２０と中間層１１とのショットキー接合から生じる０．８ｅＶとなる。これによって、ＦＥＴ１の特性をスイッチ回路用のＦＥＴに適するものとすることができる。
［実施の第１形態におけるＩｎＧａＰ層とＧａＡｓ層についての説明］
図３Ｂのエネルギーバンド図を用いて本実施の形態において、中間層９にｐ型不純物をドーピングしたことによる効果について説明する。本実施の形態では、ｐ型不純物をドーピングすることにより、下部のＧａＡｓ層９をｐ型半導体としている。その結果、伝導帯がフェルミレベルより上に持ち上げられることで、電子蓄積が抑制され、ゲートリーク電流が減少する。本実施の形態では、ドーピング濃度を１ｘ１０１８ｃｍ−３としたときに、エンハンスメント型ＦＥＴ及びディプレッション型ＦＥＴのいずれも、ゲート電圧が−３Ｖから−５Ｖの場合、ゲートリーク電流を１／１０程度に抑制することができた。
［実施の第２形態］
図４は、実施の第２形態による半導体装置の断面図である。本半導体装置は、エンハンスメント型の電界効果型トランジスタ（ＦＥＴ）であり、正の閾値電圧を有する。本ＦＥＴはパワーアンプ回路若しくはローノイズアンプ回路を構成する。
エッチングによって、第１リセス４１が形成される。第１リセス４１は、ソース電極１４とドレイン電極１５とが形成されるべき領域の間の部分に形成される。尚、第１リセス４１は、キャップ層１３、ストッパ層１２が部分的に除去されて形成された溝である。
第１リセス４０内には、エッチングによって、第２リセス４１が形成される。なお、第２リセス４１は、中間層１１、ストッパ層１０が部分的に除去されて形成された溝である。ストッパ層１０は、第２リセス４１用のエッチング停止層として機能する。
第２リセス４１内には、選択再成長技術を活用して、第２導電型の不純物がドープされた化合物半導体層（化合物半導体領域）１８が堆積される。化合物半導体層１８は、不純物（Ｃ）がドープされた膜厚９０ｎｍのｐ型ＧａＡｓ（ｐ＋ＧａＡｓ）層である。なお、化合物半導体層１８の不純物濃度は、１×１０２０ｃｍ−３程度である。ここで、第２導電型半導体層１８の不純物濃度は、ｎ型ＡｌＧａＡｓ層７の不純物濃度よりも高いことが望ましい。ｎ型ＡｌＧａＡｓ層７以下の濃度の場合、第２導電型半導体層１８内に広がる空乏層幅が大きくなるため好ましくない。
ＦＥＴのゲート電極１９は、化合物半導体層１８上に形成される。ゲート電極１９は、ＷＳｉからなり、化合物半導体層１８とオーミック接触される。換言すると、ゲート電極１９は、オーミック電極である。ｐ型の第２導電型半導体層１８と、ｎ型ＡｌＧａＡｓ層７との間にｐｎ接合が形成される。ゲート電極１９に印加される電圧によって、ｐｎ接合からチャネル層側に広がった空乏層の厚みが制御されてチャネル層５内の電子蓄積量が変調され、ＦＥＴ１のオン・オフが制御される。
本構造においても、ＩｎＧａＰ層１０とＧａＡｓ層９との２層構造における電気蓄積を抑制し、横に接しているゲート電極１９との間に生じるゲートリーク電流を減少させることが出来る。
［実施の第３形態］
図５は、実施の第３形態による半導体装置の断面図である。本半導体装置は、実施の第１形態のディプレッション型の電界効果トランジスタと、実施の第２形態のエンハンスメント型の電界効果トランジスタとを同一基板上に形成したものである。２種類のトランジスタを同一基板上に作製することにより、エンハンスメント型の電界効果型トランジスタで構成したパワーアンプ回路やローノイズアンプ回路と、ディプレッション型の電界効果型トランジスタで構成されたスイッチ回路とを同一ペレット上に形成することができ、ペレット面積を小さくすることが可能である。
［実施の第４形態］
図６Ａに示す実施の第４形態では、実施の第１形態においてｐ−ＧａＡｓ層９の上に形成されたＩｎＧａＰ層１０が、非オーダ系のＩｎＧａＰ層２３に置き換えられている。
図６Ｂのエネルギーバンド図を用いて本実施の形態を説明する。本実施の形態では、ｐ型不純物をドーピングすることにより、下部ＧａＡｓ層をｐ型半導体としている。その結果、ＧａＡｓの伝導帯が持ち上げられ、フェルミ準位より高くなる。従って、電子蓄積が抑制され、ゲートリーク電流が減少する。
［実施の第５形態］
実施の第４形態におけるｐ−ＧａＡｓ層９は、ｐ型不純物が一様にドーピングされていた。図７Ａに示す実施の第５形態では、対応するＧａＡｓ層２４に、ｐ型不純物がＩｎＧａＰ層１０寄りにデルタドーピングされている。
図７Ｂのエネルギーバンド図を用いて本実施の形態を説明する。デルタドーピングすることにより、ＧａＡｓ層２４の電荷蓄積層近傍の伝導帯のみを持ち上げることができる。従って、電子蓄積が抑制され、ゲートリーク電流が減少する。ドーピング時のシートキャリア濃度は、電荷蓄積層が形成されるときのシート濃度１０１２ｃｍ−２と同程度が望ましい。図７Ｃは、ＩｎＧａＰ層が非オーダ系の場合を示す。
［実施の第６形態］
図８に示す実施の第６形態は、実施の第１，２，３，４，５の形態のいずれかにおける埋め込み型のゲートを、リフトオフで形成されたエンハンスメント型ＦＥＴのゲート電極２５、及び、リフトオフで形成されたディプレッション型ＦＥＴのゲート電極２６としたものである。リフトオフゲートであっても、ＧａＡｓ層９をｐ型ドーピングすることにより、電子蓄積が抑制され、ゲートリーク電流が減少する。
［実施の第７形態］
図９に示す実施の第７形態は、実施の第１，２，３，４，５，６の形態のいずれかにおけるチャネルをｎ−ＧａＡｓ層２７とした構造である。本実施の形態でも、ＧａＡｓ層９をｐ型ドーピングすることにより、電子蓄積が抑制され、ゲートリーク電流が減少する。
［実施の第８形態］
図１０に示す実施の第８形態は、実施の第１，２，３，４，５，６，７の形態のいずれかにおけるチャネル層をｎ−ＩｎＧａＡｓ層２８とし、電子供給層をｎ−ＡｌＧａＡｓ層２９とした構造である。本実施の形態でも、ＧａＡｓ層９をｐ型ドーピングすることにより、電子蓄積が抑制され、ゲートリーク電流が減少する。
［実施の第９形態］
図１１に示す実施の第９形態は、実施の第１，２，３，４，５，６，７形態のいずれかにおける電界効果型トランジスタをダイオードに替えた構造である。本実施の形態でも、ＧａＡｓ層９をｐ型ドーピングすることにより、電子蓄積が抑制され、ゲートリーク電流が減少する。
以上に説明したように、ＩｎＧａＰ層とＧａＡｓ層との積層構造を、ゲート電極の下若しくは横方向に接して有している半導体素子において、ＧａＡｓ層にｐ型ドーパントでドーピングすることにより、ＩｎＧａＰ層／ＧａＡｓ層界面の電荷蓄積層形成を抑制し、以って、ゲートリーク電流を低減することができる。
本発明の課題を説明するための半導体装置の断面図である。 本発明の課題を説明するための半導体装置の説明図である。 本発明の課題を説明するための半導体装置の説明図である。 実施の第１形態における半導体装置の断面図である。 実施の第１形態における半導体装置の説明図である。 実施の第２形態における半導体装置の断面図である。 実施の第３形態における半導体装置の断面図である。 実施の第４形態における半導体装置の断面図である。 実施の第４形態における半導体装置の説明図である。 実施の第５形態における半導体装置の断面図である。 実施の第５形態における半導体装置の説明図である。 実施の第５形態における半導体装置の説明図である。 実施の第６形態における半導体装置の断面図である。 実施の第７形態における半導体装置の断面図である。 実施の第８形態における半導体装置の断面図である。 実施の第９形態における半導体装置の断面図である。
符号の説明
１ 半絶縁性ＧａＡｓ基板
２ ＡｌＧａＡｓバッファ層
３ ＳｉドープＡｌＧａＡｓ電子供給層
４ アンドープＡｌＧａＡｓ層
５ アンドープＩｎＧａＡｓチャネル層
６ アンドープＡｌＧａＡｓ層
７ ＳｉドープＡｌＧａＡｓ電子供給層層
８ アンドープＡｌＧａＡｓ層
９ ＣドープＧＡｓ層
１０ オーダ系アンドープＩｎＧａＰストッパ層
１１ アンドープＧａＡｓ層
１２ ＳｉドープＡｌＧａＡｓワイドリセスストッパ層
１３ ＳｉドープＧａＡｓキャップ層
１４ エンハンスメント型ＦＥＴのソース電極
１５ エンハンスメント型ＦＥＴのドレイン電極
１６ ディプレッション型ＦＥＴのソース電極
１７ ディプレッション型ＦＥＴのドレイン電極
１８ Ｃドープｐ＋−ＧａＡｓ層
１９ エンハンスメント型ＦＥＴのゲート電極
２０ ディプレッション型ＦＥＴのゲート電極
２１ ＳｉＯ２ゲート絶縁膜
２２ アイソレーション領域
２３ 非オーダ系アンドープＩｎＧａＰストッパ層
２４ ＣをデルタドーピングしたＧａＡｓ層
２５ リフトオフで形成されたエンハンスメント型ＦＥＴのゲート電極
２６ リフトオフで形成されたディプレッション型ＦＥＴのゲート電極
２７ ＳｉドープＧａＡｓ層
２８ ＳｉドープＩｎＧａＡｓチャネル層
２９ ＳｉドープＡｌＧａＡｓ電子供給層
４０ エンハンスメント型ＦＥＴの第１リセス
４１ エンハンスメント型ＦＥＴの第２リセス
４２ ディプレッション型ＦＥＴのリセス
４３ アイソレーション領域のリセス

Claims (20)

  1. 電流を流すチャネル層と、その電流を制御するためのゲート電極とを備えた半導体装置であって、
    ＩｎＧａＰ層と、ｐ型にドーピングされたｐ型ＧａＡｓ層とが接する２層構造を、前記チャネル層に対して前記ゲート電極が設けられた側に具備することを特徴とする半導体装置。
  2. 前記２層構造を、前記チャネル層と、前記ゲート電極との間に設けたことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記２層構造の一部に設けたリセス内に、前記ゲート電極が接するように設けたことを特徴とする半導体装置。
  4. 複数の種類の半導体装置を同一基板上に集積した半導体装置であって、
    第１の種類の半導体装置は、前記２層構造を、前記チャネル層と前記ゲート電極との間に設けた請求項１に記載された半導体装置であり、
    第２の種類の半導体装置は、前記２層構造の一部に設けたリセス内に、他のゲート電極が接するように設けたことを特徴とする半導体装置。
  5. 請求項４に記載された半導体装置であって
    前記第１の種類の半導体装置は、ディプレッション型の電界効果型トランジスタであり、
    前記第２の種類の半導体装置は、エンハンスメント型の電界効果型トランジスタであることを特徴とする半導体装置。
  6. 請求項１から５のいずれかに記載された半導体装置であって
    前記ＩｎＧａＰ層がオーダ系であることを特徴とする半導体装置。
  7. 請求項１から５のいずれかに記載された半導体装置であって
    前記ＩｎＧａＰ層がディスオーダ系であることを特徴とする半導体装置。
  8. 請求項１から７のいずれかに記載された半導体装置であって
    前記ｐ型ＧａＡｓ層は、一様にｐ型ドーピングされていることを特徴とする半導体装置。
  9. 請求項１から７のいずれかに記載された半導体装置であって
    前記ｐ型ＧａＡｓ層は、ｐ型にデルタドーピングされていることを特徴とする半導体装置。
  10. 請求項１から９のいずれかに記載された半導体装置であって
    前記ゲート電極と前記他のゲート電極との少なくとも一方がｐ型半導体であるｐ型半導体ゲート電極であることを特徴する半導体装置。
  11. 請求項１０に記載された半導体装置であって
    前記ｐ型半導体ゲート電極が、ｐ型にドーピングされたＧａＡｓ層であるｐ型ＧａＡｓゲート電極であることを特徴とする半導体装置。
  12. 請求項１から９のいずれかに記載された半導体装置であって、
    前記ゲート電極と前記他のゲート電極との少なくとも一方が金属であることを特徴とする半導体装置。
  13. 請求項１から１２のいずれかに記載された半導体装置であって
    前記チャネル層はドーピングされていないＩｎＧａＡｓ層であり、
    前記チャネル層の片側若しくは両側にｎ型にドーピングされたＡｌＧａＡｓ層を電子供給層として具備することを特徴とする半導体装置。
  14. 請求項１３に記載された半導体装置であって
    前記ｐ型ＧａＡｓ層に接して、前記チャネル層側に、ドーピングされていないＡｌＧａＡｓ層を具備することを特徴とする半導体装置。
  15. 請求項１から１２のいずれかに記載された半導体装置であって
    前記チャネル層がｎ型にドーピングされたＧａＡｓ層であることを特徴とする半導体装置。
  16. 請求項１から１２のいずれかに記載された半導体装置であって
    前記チャネル層がｎ型にドーピングされたＩｎＧａＡｓ層であって、
    前記チャネル層の片側若しくは両側に、ｎ型にドーピングされたＡｌＧａＡｓ層を電子供給層として具備することを特徴とする半導体装置。
  17. 請求項１から３のいずれかに記載された半導体装置であって
    前記半導体装置は、前記ゲート電極をアノードとするダイオードであることを特徴とする半導体装置。
  18. チャネル層を形成するステップと、
    ｐ型にドープされたｐ型ＧａＡｓ層を形成するステップと、
    前記ｐ型ＧａＡｓ層に接してＩｎＧａＰ層を積層するステップと、
    ゲート電極を形成するステップとを
    具備することを特徴とする半導体装置の製造方法。
  19. 請求項１８に記載された半導体装置の製造方法であって、
    前記ゲート電極を形成するステップは、
    前記ＩｎＧａＰ層を形成した後に、中間層を積層するステップと、
    前記ＩｎＧａＰ層をストッパ層として、前記中間層の所定領域を選択エッチングするステップと、
    前記ＩｎＧａＰ層と前記ｐ型ＧａＡｓ層の前記所定領域をエッチングすることによりリセスを形成するステップと、
    前記リセスに半導体ゲート電極を形成するステップ
    とを具備することを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載された半導体装置の製造方法であって、
    前記半導体ゲート電極にｐ型のキャリアをドープするステップをさらに具備し、
    前記半導体ゲート電極は、ｐｎ接合ゲートであることを特徴とする
    半導体装置の製造方法。
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