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TWI689099B - 形成具有環繞式閘極場效電晶體之積體電路的方法及所產生的結構 - Google Patents

形成具有環繞式閘極場效電晶體之積體電路的方法及所產生的結構 Download PDF

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TWI689099B
TWI689099B TW107144322A TW107144322A TWI689099B TW I689099 B TWI689099 B TW I689099B TW 107144322 A TW107144322 A TW 107144322A TW 107144322 A TW107144322 A TW 107144322A TW I689099 B TWI689099 B TW I689099B
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謝瑞龍
巴拉沙巴馬尼恩 波拉納斯哈拉恩
彼特羅 摩塔尼
朱利安 弗羅吉爾
Original Assignee
美商格芯（美國）集成電路科技有限公司
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Abstract

本發明揭露了形成具有一奈米綫型場效電晶體的積體電路的方法及所產生的結構。一犧牲閘極形成於一多層鰭片上。一側壁間隔件形成有位於該犧牲閘極上的閘極區段以及形成於該鰭片的暴露部分上的鰭片區段。在移除該鰭片的暴露部分之前或之後，該側壁間隔件的該鰭片區段被移除或减小尺寸，而不暴露該犧牲閘極。因此，其內將要形成磊晶源/汲區域的範圍將不被側壁間隔件所限制。此外，在形成磊晶源/汲區域之前被沉積在這些範圍中並且被用於在電晶體閘極和源/汲區域之間形成隔離元件的隔離材料可被移除，而不移除隔離元件。亦揭露了用於同時形成一奈米片型和/或鰭式場效電晶體的技術。

Description

形成具有環繞式閘極場效電晶體之積體電路的方法及所產生的結構
本發明關於積體電路(IC)，更具體而言，關於形成具有至少一環繞式閘極場效電晶體(Gate-All-Around field effect transistor；GAAFET)的IC的方法的實施例，以及根據該方法所形成的IC結構的實施例。
積體電路(IC)設計决策通常受到裝置效能、可擴展性和可製造性驅使。例如，近來，為了改善裝置驅動電流和靜電學，以及為了允許進一步縮小裝置尺寸，而開發出環繞式閘極場效電晶體(GAAFET)(例如，奈米綫型GAAFET或奈米片型GAAFET)。一GAAFET包括在源/汲區域之間橫向延伸的細長的奈米形貌(例如，奈米綫或奈米片)，以及環繞該奈米形貌(即，鄰近各奈米形貌的頂部、底部和兩個相對側面)的一閘極結構，以將該奈米形貌作為通道區域。然而，隨著裝置尺寸的不斷縮小，傳 統GAAFET處理技術可能不再適用，特別是可能無法允許磊晶源/汲區域的適當形成。
鑒於上述，本文公開了形成一積體電路(IC)結構的方法實施例，該積體電路結構具有至少一環閘場效電晶體(GAAFET)，特別是至少一奈米綫型場效電晶體(NWFET)。在方法實施例中，一犧牲閘極可形成於一多層鰭片上。然後，可以執行側壁間隔件處理，以使一側壁間隔件的一閘極區段形成於該犧牲閘極上，以及一鰭片區段形成於該鰭片的暴露部分上。在選擇性移除該鰭片的該暴露部分之前或之後，該側壁間隔件的該鰭片區段可被完全地移除或至少在尺寸上减小，而不會顯著影響該閘極區段的完整性。其結果是，將要形成該電晶體源/汲區域的範圍將不受該側壁間隔件的該原始鰭片區段所限制。此外，在形成磊晶源/汲區域之前被沉積在這些範圍中並且被用於形成提供該電晶體閘極和源/汲區域之間的電性隔離的隔離元件的任何隔離材料可被選擇性地移除，而不影響該隔離元件的完整性。因此，該方法實施例包括允許裝置尺寸縮放同時仍然確保適當形成磊晶源/汲區域的製程。還公開了在同一半導體基板上同時形成不同類型的GAAFET(例如一個或多個奈米片型場效電晶體(NSFET))和/或鰭式場效電晶體(FINFET)。本文還公開了使用上述方法形成的IC結構實施例。
具體而言，所公開的方法的實施例包括提 供一半導體基板，其由一第一半導體材料所製成，以及在該基板上形成一個或多個半導體鰭片，包括至少一多層半導體鰭片，其包括一第二半導體材料和該第一半導體材料的交替層。該方法的實施例進一步包括形成至少一第一電晶體，以及，特別是使用一多層半導體鰭片的一奈米綫型場效電晶體(NWFET)。
在本方法的一些實施例中，形成該第一電晶體的步驟可以包括形成一犧牲閘極於該多層半導體鰭片的第一部分上，使得該多層半導體鰭片的第二部分橫向延伸超過該犧牲閘極。然後可以執行側壁間隔件處理，以形成一側壁間隔件，該側壁間隔件具有位於該犧牲閘極上的一閘極區段以及位於該多層半導體鰭片的暴露的第二部分上的一鰭片區段。該多層半導體鰭片的該暴露的第二部分可以被選擇性地移除以生成(create)源/汲開口，其最初由該側壁間隔件的該鰭片區段所限定，並且暴露位於該多層半導體鰭片的剩餘的第一部分的相對兩側上的該第一半導體材料和該第二半導體材料的垂直表面。源/汲開口開被加寬(即，各源/汲開口的尺寸可被增加)。然後，該多層半導體鰭片的該第一部分中的該第二半導體材料的暴露的垂直表面可被回蝕刻(etch back)以形成空腔。可以共形沉積一隔離層以至少填充該空腔。然後可以執行一選擇性等向性蝕刻製程以從該源/汲開口移除該隔離層。此選擇性等向性蝕刻製程也可在將該隔離層從該空腔中移除之前特別停止，以使隔離元件保留在該空腔中。然後可以形成源/汲區 域於加寬的源/汲開口中，可以執行額外的製程步驟以完成該電晶體結構。通過加寬該源/汲開口，本方法實施例確保了該隔離層可從源/汲開口中移除，從而確保該源/汲區域的形成不受阻擋。
為了能夠加寬該源/汲開口，可以執行以下例示性製程。在側壁間隔件處理期間，可以形成一多層側壁間隔件。具體而言，一第一間隔層可被共形沉積，並被選擇性地且非等向性地蝕刻。然後，一第二間隔層可被共形沉積，並被選擇性的且非等向性地蝕刻。因此，形成一多層側壁間隔件。在形成該多層側壁間隔件之後，可以形成層間介電(ILD)材料的一第一層以橫向圍繞該第一電晶體，並使得ILD材料的此第一層的該頂表面位於該鰭片區段的該頂表面的水平處或之下。然後可以移除該多層半導體鰭片的暴露的第二部分，從而形成該源/汲開口。然後可以通過執行一選擇性等向性蝕刻製程以從該源/汲開口中移除該側壁間隔件的該鰭片區段的該第一間隔層，再執行另一選擇性等向性蝕刻製程以完全移除該第二間隔層，從而加寬這些源/汲開口。應注意的是，當該第一間隔層的該暴露部分被蝕刻出該源/汲開口時，該閘極區段的該第一間隔層將受到該第二間隔層保護。
或者，為了使該源/汲開口變寬，可以執行以下例示性製程。在側壁間隔件處理期間，可以形成一厚的側壁間隔件。也就是說，可以共形沉積一厚的間隔層，並可執行一選擇性非等向性蝕刻製程以形成該厚的側壁間 隔件。在形成該厚的側壁間隔件之後，可以移除該多層半導體鰭片的該暴露的第二部分，從而形成該源/汲開口。然後可以通過執行一選擇性等向性蝕刻製程以减小該鰭片區段的尺寸(或完全移除)而加寬這些源/汲開口。應注意的是，該閘極區段將僅具有一暴露的側面，因此，蝕刻速度將比該鰭片區段慢得多。在暴露該犧牲閘極之前，應停止這些選擇性等向性蝕刻製程。
在本方法的另一實施例中，形成該第一電晶體的步驟可類似地包括形成一犧牲閘極於該多層半導體鰭片的一第一部分上，以使該多層半導體鰭片的第二部分橫向延伸超過該犧牲閘極。然後可以執行側壁間隔件處理以形成一側壁間隔件，其具有位於該犧牲閘極上的一閘極區段以及位於該多層半導體鰭片的該暴露的第二部分上的鰭片區段。在形成該側壁間隔件之後，可以僅在該側壁間隔件的該閘極區段上形成一保護帽。具體而言，可相鄰於該側壁間隔件形成一犧牲材料層，使得該犧牲材料層的一頂表面位於該鰭片區段的該頂表面的水平之上，且位於該閘極區段的該頂表面的水平處或之下。然後可以共形沉積一保護蓋層，並執行一選擇性非等向性蝕刻製程，以形成該保護帽於該側壁間隔件的該閘極區段上。然後可以移除僅該側壁間隔件的該鰭片區段。具體而言，可以執行一選擇性非等向性蝕刻製程以移除該側壁間隔件的該鰭片區段，在此選擇性非等向性蝕刻製程期間，該保護帽保護該側壁間隔件的該閘極區段，使得該閘極區段保持完整。該 鰭片區段的移除暴露了該多層半導體鰭片的該第二部分，且一旦被暴露，可以選擇性地移除該多層半導體鰭片的該第二部分，從而暴露用於源/汲區域形成的指定範圍以及位於該多層半導體鰭片的剩餘的第一部分的相對兩側上的該第一半導體材料和該第二半導體材料的垂直表面。然後可以選擇性回蝕刻該多層半導體鰭片的該第一部分的該第二半導體材料的暴露的垂直表面以形成空腔。可以共形沉積一隔離層以至少填充該空腔。然後，可以執行一選擇性等向性蝕刻製程以從用於源/汲區域形成的該指定範圍完全移除該隔離層。然而，此選擇性隔離區域可在從該空腔移除該隔離層之前被停止，以使隔離元件保留於該空腔中。然後可以形成源/汲區域於用於源/汲區域形成的該指定範圍中，並可執行額外的製程步驟以完成該電晶體結構。通過移除該側壁間隔件的該鰭片區段，此方法實施例確保了該隔離層可從該空腔外的範圍移出，從而確保源/汲區域形成不被阻擋。
本文還公開了根據上述方法實施例所形成的一積體電路(IC)結構的實施例。
例如，本文所公開的一IC結構的一實施例包括一基板和一第一電晶體，具體而言，包括基板上的一奈米綫型場效電晶體(NWFET)。
該第一電晶體可以包括基板上的源/汲區域以及至少一通道區域，並且特別地，包括在該源/汲區域之間橫向延伸的一奈米綫(NW)通道區域。具體而言，各通道 區域可以具有頂表面、底表面和側表面，且進一步包括分別緊鄰該源/汲區域的端部。各通道區域還可具有一第一寬度，其例如小於或等於15奈米。各源/汲區域還可具有一下部和位於該下部之上的上部。各源/汲區域的該下部可具有基本垂直的側壁以及大於該第一寬度的一第二寬度(例如，大於該第一寬度至少10奈米)。視需要地，該上部的尺寸可與該下部不同。例如，該上部的寬度可比該下部窄。該第一電晶體還可具有相鄰於各奈米綫通道區域的該頂表面、底表面和側表面的一閘極。該第一電晶體還可包括一側壁間隔件和電性隔離該閘極與該源/汲區域的隔離元件。具體而言，該側壁間隔件可相鄰於該閘極的外側壁。該隔離元件可位於各奈米綫通道區域的該端部之下，且可橫向定位於該閘極與該源/汲區域之間。
該IC結構還可包括位於該基板上且橫向圍繞該第一電晶體的下部的層間介電材料的第一層，位於層間介電材料的該第一層的該頂表面上的一蝕刻停止層，和位於該蝕刻停止層上的層間介電材料的第二層。層間介電材料的該第一層的該頂表面可與各源/汲區域的該下部和該上部之間的介面大約齊平。此外，具體而言，各源/汲區域的該上部的該頂表面可位於該蝕刻停止層的該頂表面的水平之上，且位於層間介電材料的該第二層的該頂表面的水平之下。
10、10’‧‧‧第一電晶體
20、20’‧‧‧第二電晶體
30‧‧‧第三電晶體
11、21、31‧‧‧通道區域
12、22、32‧‧‧源/汲區域
12a、22a、32a‧‧‧下部
12b、22b、32b‧‧‧上部
13、23、33‧‧‧閘極
14、24、34‧‧‧介電閘極帽
15、25、35‧‧‧接觸件
102、104、106、108、110、112、114、116、118、120、122、1410、1412、1414、1416、1418、1810、1812、1814、1816、1818、1820、1822‧‧‧步驟
200‧‧‧積體電路結構
201‧‧‧半導體基板
202‧‧‧多層堆疊
203‧‧‧第二半導體材料
204‧‧‧第一半導體材料
205‧‧‧隔離區域
206‧‧‧第一層
208‧‧‧隔離元件
209‧‧‧第二層
210‧‧‧蝕刻停止層
211、212、213‧‧‧半導體鰭片
211a、212a、213a‧‧‧第一部分
211b、212b、213b‧‧‧第二部分
261‧‧‧犧牲閘極
262‧‧‧犧牲閘極帽
270‧‧‧側壁間隔件
270a‧‧‧閘極區段
270b‧‧‧鰭片區段
271‧‧‧第一間隔層、間隔層、閘極側壁間隔件
272‧‧‧第二間隔層
275、276、277‧‧‧源/汲開口
278a‧‧‧閘極區段
278b‧‧‧鰭片區段
279a‧‧‧閘極區段
279b‧‧‧鰭片區段
280‧‧‧犧牲材料層
281‧‧‧保護帽
291‧‧‧半導體區域、第一半導體區域
292‧‧‧半導體區域、第二半導體區域
藉由以下參考附圖的詳細描述，將更能理 解本發明，該附圖不一定按照比例繪製，其中：第1圖為顯示具有至少一環繞式閘極場效電晶體(GAAFET)的一積體電路(IC)結構的方法的一實施例流程圖；第2圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一截面圖；第3A圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一例示性平面視圖，第3B圖至第3C圖為不同截面圖；第4A圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一頂視圖，第4B圖至第4D圖為不同截面圖；第5圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一截面圖；第6A圖至第6B圖為根據第1圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第7A圖至第7B圖為根據第1圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第8A圖至第8B圖為根據第1圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第9圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一截面圖；第10A圖至第10B圖為根據第1圖的流程圖所形成的一部分完成的IC結構的不同截面圖； 第11A圖至第11B圖為根據第1圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第12圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一截面圖；第13A圖為根據第1圖的流程圖所形成的一部分完成的IC結構的一頂視圖，第13B圖至第13D圖為不同截面圖；第14圖為形成具有至少一環繞式閘極場效電晶體的一積體電路(IC)結構的一替換實施例的一流程圖；第15A圖至第15B圖為根據第14圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第16A圖至第16B圖為根據第14圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第17A圖至第17B圖為根據第14圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第18圖為形成具有至少一環繞式閘極場效電晶體(GAAFET)的一積體電路(IC)結構的方法的另一替換實施例的流程圖；第19A圖至第19B圖為根據第18圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第20A圖至第20B圖為根據第18圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第21圖為根據第18圖的流程圖所形成的 一部分完成的IC結構的一截面圖；第22A圖至第22B圖為根據第18圖的流程圖所形成的一部分完成的IC結構的不同截面圖；第23A圖至第23B圖為根據第18圖的流程圖所形成的一部分完成的IC結構的不同截面圖；以及第24A圖至第24B圖為根據第18圖的流程圖所形成的一部分完成的IC結構的不同截面圖。
如上所述，積體電路(IC)的設計决策通常受到裝置效能、可擴展性、和可製造性驅使。例如，近來，為了改善裝置驅動電流和靜電學，以及為了允許進一步縮小裝置尺寸，而開發出環繞式閘極場效電晶體(GAAFET)(例如，奈米綫型GAAFET或奈米片型GAAFET)。一GAAFET包括在源/汲區域之間橫向延伸的細長的奈米形貌(例如，奈米綫或奈米片)，以及環繞該奈米形貌(即，鄰近各奈米形貌的頂部、底部和兩個相對側面)的一閘極結構，以將該奈米形貌作為通道區域。然而，隨著裝置尺寸的不斷縮小，傳統GAAFET處理技術可能不再適用，特別是可能無法允許磊晶源/汲區域的適當形成。
具體而言，當前的GAAFET處理技術是以一第一半導體材料的半導體基板開始，並於該基板上形成具有不同半導體材料(例如，一第二半導體材料以及該第一半導體材料)的交替層的一堆疊。該堆疊然後被圖案化為一半導體鰭片。一犧性閘極形成在該半導體鰭片的第一部分 上，而該半導體鰭片的第二部分則橫向延伸超過該犧牲閘極。一閘極側壁間隔件形成於該犧牲閘極上。給定該半導體鰭片的高度，形成該閘極側壁間隔件於該犧牲閘極上還導致了一鰭片側壁間隔件形成在該半導體鰭片的暴露的該第二部分上。隨後，選擇性移除該半導體鰭片的該第二部分，並回蝕刻該半導體鰭片的該第一部分中的該第二半導體材料的暴露的垂直表面，從而形成淺的空腔。隔離元件形成在這些空腔中，例如，藉由共形沉積一薄的隔離層並執行一選擇性等向性蝕刻製程來移除該空腔外側的所有隔離層材料來達成。接著，磊晶源/汲區域在該半導體鰭片的該第一部分中的該第一半導體材料的暴露的垂直表面的附近生長。
然而，隨著裝置尺寸的不斷縮小，當該半導體鰭片的該第二部分被移除時，所形成的由該鰭片側壁間隔件所定義的源/汲開口可能會非常窄，更具體而言，所形成的源/汲開口可能會具有非常高的縱橫比(即可能是非常高且窄)。在這種情况下，在形成該隔離元件期間所使用的等向性蝕刻製程可能不足以從源/汲開口中完全移除該隔離層材料。殘留在該源/汲開口中的任何隔離層材料都會阻擋磊晶源/汲區域的形成。不幸的是，如果延長蝕刻時間以從源/汲開口中完全移除隔離層材料也會導致該隔離元件移除。
有鑒於上述情况，本文揭露了形成一積體電路(IC)結構的方法實施例，該積體電路具有至少一環繞 式閘極場效電晶體(GAAFET)，特別是至少一奈米綫型場效電晶體(NWFET)。於該方法實施例中，一犧牲閘極可形成於一多層鰭片上。然後，可以執行側壁間隔件製程，以使一側壁間隔件的一閘極區段形成於該犧牲閘極上，以及鰭片區段形成在該鰭片的暴露部分上。在選擇性移除該鰭片的暴露部分之前或之後，該側壁間隔件的該鰭片區段可在不顯著影響該閘極區段的完整性的前提下，完全被移除或至少縮减尺寸。因此，待形成電晶體源/汲區域的範圍內將不受側壁間隔件的原始鰭片區段的限制。此外，在磊晶源/汲區域形成之前被沉積到這些範圍中並且被用於形成在電晶體閘極和源/汲區域之間提供電性隔離的隔離元件的任何隔離材料均可被選擇性地移除，而不影響給隔離元件的完整性。因此，該方法實施例包括允許設備尺寸縮小同時仍然可確保適當形成磊晶源/汲區域的製程。還公開了在相同半導體基板上同時形成不同類型的GAAFET(例如，一個或多個奈米片型場效電晶體(NSFET))和/或鰭式場效電晶體(FINFET)的技術。本文還公開了使用上述方法形成的IC結構。
具體而言，本文公開的一些方法實施例形成具有一個或多個電晶體的一積體電路(IC)結構，該一個或多個電晶體包括至少一奈米綫型場效電晶體(NWFET)以及，視需要地，一奈米片型場效電晶體(NSFET)和/或一鰭式場效電晶體(FINFET)。在這些方法實施例中，在形成電晶體時，半導體鰭片的暴露部分可被選擇性的移除以形成 源/汲開口，然後可以加寬(或一併移除)該源/汲開口，以確保在其中形成適合的源/汲區域。
例如，參考第1圖的流程圖，本文公開的一方法實施例可包括提供一半導體基板201(參見步驟102和第2圖)。半導體基板201可例如為由第一半導體材料204製成的一塊體半導體基板。此第一半導體材料204可例如為單晶矽。或者，半導體基板201可以是一絕緣體上半導體結構的半導體層。
一第一半導體區域291以及，視需要地，一第二半導體區域292可形成於基板201上(參見步驟104，第2圖)。第一半導體區域291可隨後用於形成環繞式閘極場效電晶體(GAAFET)，包括NWFET區域中的奈米綫型場效電晶體(NWFET)和NSFET區域中的奈米片型場效電晶體(NSFET)，如後詳述，並可包括一多層堆疊202，該多層堆疊202包括第二半導體材料203和第一半導體材料204的交替層。也就是，在此第一半導體區域中，第二半導體材料203的一初始層可以緊鄰基板201的頂表面，第一半導體材料204的一初始層可位於第二半導體材料203的初始層上，第二半導體材料203的另一層可位於第一半導體材料204的初始層上，以此類推。視需要的第二半導體區域292可隨後用於形成FINFET區域中的鰭式場效電晶體(FINFET)，如後詳述，並可包括第一半導體材料204的一厚層。第一半導體區域291與視需要的第二半導體區域292可具有相等厚度。也就是說，第一半導體區域 291中的多層堆疊202的頂表面與視需要的第二半導體區域292中的厚層的頂表面可為共面。
為了形成兩個半導體區域291-292，不同半導體材料203和204的交替層可藉由例如磊晶沉積而形成在半導體基板上。如上所述，第一半導體材料204可以是單晶矽。第二半導體材料203可以是單晶矽鍺或任何其他適當的半導體材料，其可用於生長單晶矽，並可在後續製程期間從單晶矽上被選擇性地蝕刻移除。一硬遮罩層(例如，一氮化矽層)可形成在不同半導體材料的交替層的堆疊的頂表面上。為了在指定用於FINFET形成的區域內暴露硬遮罩層的一部分，可以沉積並圖案化(例如，使用微影圖案化技術)一光阻層。然後，可以執行選擇性非等向性蝕刻製程以移除硬遮罩層的暴露部分，且進一步移除下面的不同半導體材料的交替層的堆疊的部分，從而在被指定用於FINFET形成的區域中暴露半導體基板。在這些選擇性非等向性蝕刻製程期間，被指定用於GAAFET形成的區域內的不同半導體材料的交替層的堆疊的部分將受到保護。然後可以移除光阻層的剩餘部分，以及藉由在被指定用於FINFET形成的區域內的半導體基板的頂表面上的磊晶沉積來形成第一半導體材料204的厚層。然後可以移除硬遮罩層的剩餘部分。
為了說明的目的，如第2圖所示的多層堆疊202總共具有六層，包括三層第二半導體材料203和三層第一半導體材料204。然而，應當理解的是，附圖並非 意在限制，且作為替代，多層堆疊可以包括總共至少兩層，包括一層第二半導體材料以及一層第一半導體材料204，因此，在由此得到的IC結構中，任何環繞式閘極場效電晶體(GAAFET)至少具有一細長奈米形貌的通道區域。此外，應當注意的是，多層堆疊中的各層第一半導體材料204的厚度應當等於將形成GAAFET的通道區域的細長奈米形貌的期望高度。此外，各層第二半導體材料的厚度應當等於期望的基板到通道區域或通道區域到通道區域間隔。
為了揭露的目的，一細長半導體奈米形貌(NS)是指具有與其厚度(在此也稱為其高度)和/或其寬度(在此也被稱為其深度)相比較長的一長度，且進一步具有其厚度和/或其寬度尺寸被限制在幾十奈米或以下(即被限制在100奈米或更小，例如，大約5-8奈米)的一特徵。奈米形貌包括奈米綫、奈米片和奈米鰭。具體而言，一奈米綫(NW)是指其厚度(或高度)及其寬度(或深度)尺寸被限制為幾十奈米或以下(即限制為100奈米或更小，例如，大約5-8奈米)，並具有厚度尺寸與寬度尺寸的比值例如大約為1比1的一奈米形貌。也就是說，一奈米綫是相對窄的和短的。本文將包括NW作為通道區域的一GAAFET稱為一奈米綫型FET(NWFET)。一奈米片(NS)是指僅其厚度尺寸(或高度)被限制在幾十奈米或以下(即，被限制在100奈米或更小，例如，大約5-8奈米)，並具有寬度(或深度)尺寸與厚度(或高度)尺寸的比例為例如顯著大於1比1(例如，2比1，5比1，10比1，100比1等)的一奈米形貌。也就是 說，一奈米片為相對寬的且短的。本文將包括NS作為通道區域的一GAAFET稱為一奈米片型FET(NSFET)。一奈米鰭是指具有僅其寬度(或深度)尺寸被限制在幾十奈米或以下(即限制在100奈米或更小，例如，大約5-8奈米)且具有寬度(或深度)尺寸與厚度(或高度)尺寸的比例例如為顯著小於1比1(例如，1比2，1比5，1比10，1比100等)的一奈米形貌。也就是說，一奈米鰭為相對窄的且高的。鰭式場效電晶體(FINFET)包括一個或多個奈米鰭作為通道區域。
在任何情况下，第一半導體區域291，以及，視需要地，第二半導體區域292可被圖案化為一個或多個鰭式半導體本體211-213，尤其是，一個或多個半導體鰭片用於形成一個或多個場效電晶體(FET)(見步驟106及第3A圖至第3B圖)。為了本揭露的目的，一“鰭”指的是一細長的，相對高的，基本呈矩形的本體。在步驟106，第一半導體區域291可以進行圖案化及蝕刻，以形成以下結構：至少一相對窄的多層半導體鰭片211，將被用於製造第一電晶體的NW，特別是用於一NWFET區域中的一NWFET；以及至少一相對寬的多層半導體鰭片212，將被用於製造一第二電晶體的NS，特別是用於一NSFET區域中的一NSFET。第二半導體區域292可視需要地進行圖案化和蝕刻，以形成至少一相對窄的單層半導體鰭片213，用於一第三電晶體，尤其是用於一FINFET區域中的一FINFET。可以執行圖案化和蝕刻製程以使多層半導體鰭片 211具有等於或小於15奈米的寬度(Wf1)，使得多層半導體鰭片212具有比多層半導體鰭片211的寬度(Wf1)還寬的一寬度(Wf2)(例如，使得多層半導體鰭片212比多層半導體鰭片211寬20奈米或更多)，並使得單層半導體鰭片213具有與多層半導體鰭片211的寬度(Wf1)基本相同或相似的一寬度(Wf3)。在任何情况下，傳統製程技術(例如微影圖案化和蝕刻技術，側壁圖像轉移(SIT)技術等)可以在步驟106中執行，蝕刻通過半導體區域291-292並進入基板201中，從而得到從基板201的下部垂直向上延伸的半導體鰭片211-213。
第3A圖是顯示一行鰭片的一例示性平面示意圖，其具有：用於一FINFET區域中的一FINFET的一單層半導體鰭片213；用於一NSFET區域中的一NSFET的一寬的多層半導體鰭片212；以及用於一NWFET區域中的一NWFET的一窄的多層半導體鰭片211。第3A圖進一步示出了一行鰭片，其具有：用於上述的FINFET的單層半導體鰭片213；用於另一NSFT區域中的另一NSFET的另一寬的多層半導體鰭片212；以及用於另一NWFET區域中的另一NWFET的另一窄的多層半導體鰭片211。第3B圖顯示了該列鰭片的XX截面，其橫切一指定通道區域的列中的各鰭片的寬度。此外，在此步驟中，第3B圖還示出了該列鰭片的ZZ截面，其橫切一指定源/汲區域中的該列中的各鰭片的寬度。第3C圖示出了該行鰭片的ZZ截面，其橫切該行中的各鰭片的長度。提供該列和該行中的 FINFET、NSFET以及NWFET區域之間的曲綫是為了表明這些區域及其中包含的任何鰭片將在晶片上的不同位置被找到，且實際上並非如所示彼此緊鄰。應當注意的是，後續製程步驟將在下面進行描述，並將參照這些相同的截面XX、YY和ZZ在附圖中予以說明。
然後，可以在基板201的下部形成一隔離區域205，以便橫向地圍繞各半導體鰭片211-213的下部，其中，隔離區域的頂面與基板201的頂面大約齊平(即，與半導體區域291-292的底面大約齊平)。隔離區域205可例如通過沉積一層或多層隔離材料而形成(例如，一第一介電材料(例如氮化矽)的共形層以及一第二介電材料(例如二氧化矽)的覆蓋層)。可隨後回蝕刻隔離材料以形成隔離區域205，如上所述。應注意的是，或者，此隔離區域205可在後續製程中形成。
本領域的技術人員將認識到，在一SOI結構的情况下，半導體鰭片211-213將被蝕刻通過半導體區域和半導體層，並停止在絕緣層上，使得半導體鰭片從隔離層垂直向上延伸。在這種情况下，無需形成任何隔離區域205。
然後可以執行附加處理，以形成第一電晶體，尤其是使用多層半導體鰭片211的NWFET，以及視需要地，同時形成第二電晶體，尤其是使用多層半導體鰭片212的NSFET，和/或第三電晶體，尤其是使用單層半導體鰭片213的FINFET(見步驟108)。為了說明的目的，下面 描述關於同時形成NWFET、NSFET和FINFET的步驟108。然而，應當理解，該描述和附圖並非旨在限制，且該方法可用於形成僅具有NWFET，具有NWFET和NSFET，具有NWFET和FINFET，或具有NWFET、NSFET和FINFET的IC結構。
更具體而言，具有犧牲閘極帽262的犧牲閘極261可以形成在半導體鰭片211,212,213上(見步驟110和第4A至4D圖)。例如，可以在部分完成的結構上方沉積一薄的共形二氧化矽層(未示出)。可以在共形二氧化矽層上沉積一覆蓋犧牲閘極層。此覆蓋犧牲閘極層可例如為一多晶矽層、一非晶矽層或任何其他與半導體鰭片211,212,213的半導體材料不同的合適的犧牲閘極材料。然後可以拋光犧牲閘極層(例如，使用一化學機械拋光(CMP)製程)並在犧牲閘極層上沉積一犧牲帽層(例如，一氮化矽帽層)，從而形成一犧牲閘極堆疊。然後可以對犧牲閘極堆疊進行微影圖案化和蝕刻，以形成犧牲閘極261(具有犧牲閘極帽262)，使得具有犧牲閘極帽262的犧牲閘極261鄰近於一鰭片的各第一部分211a,212a,213a(即各指定的通道區域)的頂部和相對側表面，並使第二部分211b,212b,213b(即指定的源/汲區域)橫向延伸超過犧牲閘極261。
如上所述，本領域的技術人員將認識到，具有側壁間隔件的犧牲閘極通常會被圖案化，使得它們在各半導體鰭片的長度上被均勻地間隔。因此，如圖所示，一鰭片的各第二部分211b,212b,213b將從半導體鰭片的 第一部分211a,212a,213a上的犧牲閘極261橫向延伸至另一犧牲閘極，該另一犧牲閘極位於鰭片的一末端上(如圖所示)或鰭片的另一第一部分上。如後所詳述的，相鄰的犧牲閘極用於限制磊晶源/汲的形成。
在任何情况下，然後可以形成側壁間隔件270，尤其是多層的側壁間隔件，以使各側壁間隔件270具有相鄰於一犧牲閘極261的側壁的一閘極區段270a和相鄰於半導體鰭片211,212,213的暴露的第二部分211b,212b,213b的鰭片區段270b(見步驟112和第4A至4D圖)。具體而言，由與第一介電材料和第二介電材料不同的一第三介電材料所製成的一第一間隔層271可共形沉積在犧牲閘極261上的犧牲閘極帽262的上方，以及在半導體鰭片211,212,213的暴露的第二部分211b,212b,213b的上方。如上所述，第一介電材料可例如是氮化矽，第二介電材料可例如是氮化矽，第三介電材料可例如是氮氧化矽(SiON)、碳摻雜氧氮化矽(SiONC)、碳摻雜矽(SiC)、碳氮化矽(SiCN)、氧碳化矽(SiCO)、硼碳氮化矽(SBCN)、氧碳氫化矽(SiCOH)等，或不同於第一和第二介電材料的任何其他合適的介電材料。第一間隔層可以是相對厚的。例如，共形第一間隔層可以是4-8奈米的厚度(例如，6奈米)。然後可以非等向性蝕刻第一間隔層，以從犧牲閘極帽262、半導體鰭片211-213和隔離區域205的水平頂表面蝕刻移除第一間隔層，而不暴露犧牲閘極261的任何垂直表面。接著，例如由第一介電材料製成的一第二間隔層272可以 共形沉積在第一間隔層271上方。第二間隔層272可以相對較薄。例如，第二間隔層272可以為1-3奈米(例如2奈米)的厚度。然後可以非等向性蝕刻第二間隔層以選擇性蝕刻移除第二間隔層的水平部分，從而形成多層側壁間隔件。具體而言，由此得到的側壁間隔件270各將具有多層，且各將具有閘極區段270a和鰭片區段270b，閘極區段270a覆蓋犧牲閘極261的垂直表面，鰭片區段270b比閘極區段270a短且覆蓋半導體鰭片211,212,213的第二部分211b,212b,213b的垂直表面。
本領域的技術人員將認識到，犧牲閘極通常被圖案化以便穿過多個鰭片，並在後續製程(例如替代金屬閘極製程之前或之後)期間被切割。因此，在第4A圖的平面視圖中，犧牲閘極的兩端沒有顯示側壁間隔件，第4B圖的XX截面中沒有顯示側壁間隔件。
層間介電(ILD)材料的第一層206可以形成在隔離區域205上，並橫向緊鄰鰭片區段270b，並填充相鄰鰭片區段270b之間的空間(見步驟114和第5圖)。ILD材料可以是與第二介電材料(例如二氧化矽)相同的材料。ILD材料可採用定向沉積製程沉積或是沉積然後回蝕刻，以使鰭片211b,212b,213b的頂表面和側壁間隔件的鰭片區段270b的頂表面高於ILD材料的第一層206的頂表面。因此，從隔離區域205的頂部測量，第一層206的高度小於側壁間隔件的鰭片區段270b的高度。
然後可以選擇性移除半導體鰭片211,212, 213的暴露的第二部分211b,212b,213b(見步驟116和第6A圖至第6B圖)。具體而言，可以執行一非等向性蝕刻製程，其中，所使用的蝕刻化學劑對ILD材料的第一層206的相鄰材料、側壁間隔件的鰭片區段270b和犧牲閘極帽262上方的半導體鰭片的材料具有選擇性。此移除半導體鰭片211,212,213的第二部分的步驟116，產生源/汲開口275,276,277。因此，如圖所示，各半導體鰭片211,212,213的剩餘的第一部分211a,212a,213a將分別橫向位於一對源/汲開口275,276,277之間。然而，由於多層半導體鰭片211和單層半導體鰭片213非常薄的緣故(例如，小於15奈米)，所以源/汲開口275和277可能過窄，更具體而言，可能具有過高的縱橫比(如上所述)。
因此，該方法進一步包括加寬源/汲開口(即，增加各源/汲開口的尺寸)(見步驟118-120)。具體地，第一間隔層271的第三介電材料可被選擇性地並等向性地蝕刻，以從源/汲開口275,276,277移除側壁間隔件270的鰭片區段270b的第一間隔層271的暴露部分(見步驟118和第7A圖至第7B圖)。應注意的是，當第一間隔層271的暴露部分從源/汲開口275,276,277蝕刻出來時，側壁間隔件270的閘極區段270a的第一間隔層271將受到第二間隔層272的保護。因此閘極區段270a的第一間隔層271僅在高度上略微降低。接著，進行另一選擇性等向性蝕刻製程，以從閘極區段270a和剩餘的鰭片區段270b完全移除第二間隔層272(見步驟120和第8A圖至第8B圖)。在 步驟118-120之後，源/汲開口275將具有一寬度(Ws/d1)，該寬度(Ws/d1)大於多層半導體鰭片211的第一部分211a的寬度(Wf1)。類似地，源/汲開口276將具有一寬度(Ws/d2)，該寬度(Ws/d2)大於多層半導體鰭片212的第一部分212a的寬度(Wf2)，源/汲開口277將具有一寬度(Ws/d3)，該寬度(Ws/d3)大於單層半導體鰭片213的第一部分213a的寬度(Wf3)。本領域的技術人員將認識到，源/汲開口的增加寬度將取决於從中移除的間隔層的厚度。例如，如果第一間隔層是6奈米，並如果第二間隔層是2奈米，則在後續步驟118-120，各源/汲開口的寬度將增加16奈米。
然後可以執行常見的製程，以完成積體電路(IC)結構200，其包括第一電晶體10,10’(即NWFET)，以及，如果適用的話，第二電晶體20,20’(即NSFET)和/或第三電晶體30(即FINFET)(見步驟122和第9圖至第13D圖)。
具體而言，多層半導體鰭片211,212的剩餘的第一部分211a,212a的相對側壁上的第一半導體材料204和第二半導體材料203的垂直表面將暴露在源/汲開口275,276中。第二半導體材料203(非第一半導體材料)的暴露的垂直表面可以被橫向蝕刻以形成底切第一半導體材料204的端部的淺空腔(見第9圖)。也就是說，可以執行對第一半導體材料204上方的第二半導體材料203具有選擇性的一等向性蝕刻製程以僅回蝕刻第二半導體材料203的暴 露的垂直表面，從而在源/汲開口275,276內生成多層半導體鰭片211,212的第一部分211a,212a的側壁中的淺空腔。由於蝕刻製程對於第一半導體材料204上方的第二半導體材料203具有選擇性，所以單層半導體鰭片213的第一部分213b將基本上保持完整。
然後可以用隔離材料填充淺空腔，從而形成垂直取向的隔離元件208(見第10A圖至第10B圖)。具體而言，為了在空腔中形成隔離元件，一隔離層可被共形沉積在部分完成的結構上方，填充空腔並覆蓋相鄰區域。隔離層可以由一層或多層介電材料製成。例如，隔離層可以由第一介電材料(例如，氮化矽)、第二介電材料(例如，二氧化矽)和/或其他任何合適的介電材料製成。然後，可以進行一選擇性等向性蝕刻製程，以移除空腔外側的隔離層的任何部分。此外，此選擇性等向性蝕刻製程可在從空腔移除隔離層之前停止，使得隔離元件208留在空腔內(見第10A圖)。藉由在沉積隔離層之前加寬源/汲開口，從而增加源/汲開口的縱橫比，該方法可以確保等向性蝕刻製程可被用來完全移除已沉積在源/汲開口中的隔離層的任何部分(見第10B圖)，並仍可在從空腔移除隔離材料之前停止。
然後，可以將磊晶半導體材料沉積到源/汲開口275,276,277中，以便分別形成第一電晶體10(即NWFET)、第二電晶體20(即NSFET)和第三電晶體30(即FINFET)的源/汲區域12,22,32(見第11A圖至第11B圖)。 如圖所示，可以磊晶沉積半導體材料以過量填充源/汲開口275,276,277。也就是說，可以磊晶沉積半導體材料，使得各源/汲區域12,22,32的下部填充源/汲開口275,276,277，並且使得各源/汲區域12,22,32的上部垂直向上延伸超過ILD材料的第一層206的頂部表面的高度。應理解的是，源/汲區域12,22,32的半導體材料的磊晶生長將由位於一末端的犧牲閘極261/閘極側壁間隔件271以及由位於相對末端的一相鄰犧牲閘極/閘極側壁間隔件(未示出)沿著各源/汲區域的長度而被限制。視需要地，可以選擇性地且等向性地蝕刻源/汲區域12,22,32的暴露的上部的磊晶半導體材料，使得各源/汲區域的上部12b,22b,32b的寬度比下方的下部12a,22a,32a窄(見第12圖)。具體而言，如第12圖所示，在等向性蝕刻之後，各NWFET區域中的各源/汲區域的下部12a將具有一寬度(Ws/d1)，且上部12b將具有小於寬度(Ws/d1)的一寬度(Ws/d1’)。同樣地，在等向性蝕刻之後，NSFET中的各源/汲區域的下部22a將具有一寬度(Ws/d2)，上部22b將具有小於寬度(Ws/d2)的一寬度(Ws/d2’)。同樣地，在等向性蝕刻之後，FINFET區域中的各源/汲區域中的下部32a將具有一寬度(Ws/d3)，上部32b將具有小於寬度(Ws/d3)的一寬度(Ws/d3’)。
在形成源/汲區域12,22,32之後，一薄的蝕刻停止層210(例如，一薄的氮化矽層)可以共形沉積在部分完成的結構上方，尤其是ILD材料的第一層206的頂表 面上、源/汲區域上方等。ILD材料(例如二氧化矽)的一第二層209然後可沉積在部分完成的結構的上方，以及可以執行一拋光製程(例如，一化學機械拋光(CMP)製程)以暴露犧牲閘極261的頂部(即，移除犧牲閘極帽262)。
可選擇性地移除犧牲閘極261。也就是說，可以執行一選擇性蝕刻製程，以相對於半導體鰭片的半導體材料以及相鄰介電材料而選擇性地蝕刻移除犧牲閘極層的材料(例如，第一間隔層271的第三介電材料和ILD材料)，從而暴露半導體鰭片211,212,213的第一部分211a,212a,213a的頂表面和側表面。如上所述，形成犧牲閘極261通常包括在沉積和圖案化犧牲閘極材料之前沉積一薄的共形二氧化矽層。此薄的共形二氧化矽層在移除犧牲閘極期間將保護半導體鰭片的半導體材料。在移除犧牲閘極261之後，此二氧化矽層也可以從閘極開口移除(例如，通過稀氫氟酸(DHF))。
一旦移除了犧牲閘極，多層半導體鰭片211,212的第一部分211a,212a中的剩餘的第二半導體材料203可以被選擇性的蝕刻移除，從而從剩餘的第一半導體材料中產生獨立的細長的奈米形貌。具體而言，如果第三半導體材料204是矽，第二半導體材料203是矽鍺，則可使用任何以下例示性製程以相對於矽和相鄰介電材料而選擇性地蝕刻矽鍺：一熱蝕刻製程(例如使用氣態鹽酸(HCI))，一乾電漿蝕刻製程，或(具有製程規範以確保相對於矽和各種介電材料而選擇性蝕刻矽鍺)的一濕蝕刻製程。或者，可以 使用選擇性蝕刻矽鍺的任何其他合適的等向性選擇性蝕刻製程。因此，第一半導體材料204的至少一獨立的細長的NW將在源/汲區域12之間橫向延伸，從而形成第一電晶體10,10’(即NWFET)的通道區域11。此外，第一半導體材料204的至少一獨立的細長的NS將在源/汲區域22之間橫向延伸，從而形成第二電晶體20,20’(即NWFET)的通道區域21。應注意的是，由於蝕刻製程相對於第一半導體材料204而對第二半導體材料203具有選擇性，所以單層半導體鰭片213的第一部分213a將保持完整，且將形成第三電晶體30(即FINFET)的通道區域31。
電晶體10/10’,20/20’,30的閘極13,23,33然後可以形成在通過移除犧牲閘極和第二半導體材料而產生的閘極開口中。這些閘極可以是替代金屬閘極(RMG)，其例如使用傳統RMG形成技術形成。例如，可以共形沉積一閘極介電層(例如，一高K閘極介電層)以覆蓋各閘極開口中的通道區域11,21,31的暴露表面。也就是說，閘極介電層將被沉積以圍繞各NWFET10/10’的NW通道區域11以及各NSFET 20/20’的NS通道區域21的周圍(即，將相鄰於NW通道區域11以及NS通道區域21的暴露的頂表面、底表面和側表面)，並進一步被沉積以覆蓋各FINFET30的通道區域31的頂表面和相對側表面。本領域的技術人員將認識到，由於共形沉積製程，閘極介電層還可以覆蓋閘極開口內的其他暴露表面(例如，側壁間隔件和隔離區域205的暴露表面)。一閘極導體層而後可形成在閘 極介電層上。例如，一功函數金屬層可共形沉積在閘極開口中，以覆蓋閘極介電層。可以預選共形功函數金屬層的金屬材料或金屬合金材料，以在給定形成RMG的電晶體的導電類型的情况下，實現最佳閘極導體功函數。功函數金屬層而後可視需要地被倒角(chamfer)。倒角製程可以包括：沉積一保護性填充材料於功函數金屬層上；凹陷保護性填充材料；從保護性填充材料的之上蝕刻移除所暴露的功函數金屬材料，使得功函數金屬層的最大高度低於閘極側壁間隔件的頂表面的高度；以及移除保護性填充材料。最後，可以沉積一導電填充材料以填充閘極開口中的任何剩餘空間，並可執行一拋光製程(例如，一CMP製程)以從ILD材料的第二層209的頂表面之上移除任何RMG材料。應注意的是，RMG在本領域中是衆所周知的。因此，為了避免附圖混淆，並使讀者關注於所公開實施例的顯著方面，在附圖中僅整體性示出閘極13,23,33，這些RMG中的獨立元件(例如，閘極介電層、功函數金屬層、導電填充材料等)未予以具體標示。
接著，介電閘極帽14,24,34可分別形成在閘極13,23,33的頂表面上。例如，閘極開口內的導電填充材料可被凹陷(即，回蝕刻)，且一介電帽層(例如一氮化矽帽層)可被沉積在部分完成的結構上方。可以執行一拋光製程(例如，一CMP製程)以從ILD材料的第二層209的頂表面之上移除任何介電帽材料，從而形成介電閘極帽。
如上在步驟110中提到的，具有閘極側壁間 隔件的犧牲閘極通常被圖案化，使得其在一半導體鰭片的長度上均勻地間隔。因此，在移除犧牲閘極和進行替代金屬閘極製程之後，各電晶體10,20,30將橫向位於一對閘極之間(如第13A圖所示)。相鄰閘極可以是形成在一鰭片的一末端上的(如圖所示)虛擬閘極(即非功能性)，或者是相鄰同步形成的電晶體的功能閘極。
此外，可以形成至源/汲區域12,22,32的接觸件15,25,35(也稱為金屬柱塞)。具體而言，接觸開口可被微影圖案化和蝕刻，使得它們基本垂直地延伸通過ILD材料的第二層209和蝕刻停止層210直至源/汲區域12,22,32。然後可以執行金屬化製程，以填充一金屬導體於各接觸開口中，從而形成接觸件15,25,35。金屬導體可以包括，例如，視需要的黏附和/或擴散阻擋層，以及一層或多層金屬和/或金屬合金材料(例如，鎢、鈷、鎳、鋁、銅、或任何其他適當的導電材料)。應注意的是，視需要地，接觸開口可以比源/汲區域12,22,32更寬，並且可以進一步被蝕刻到ILD材料的第一層206或完全穿過ILD材料的第一層206，暴露出源/汲區域12,22,32的頂表面和側表面。在此情况下，接觸開口內形成的接觸件15,25,35將圍繞源/汲區域的頂表面和側表面的周圍以降低電阻。
然後，可以執行常用的中段製程(MOL)和後段製程(BEOL)處理，以完成IC結構200。
第13A圖為根據上述方法實施例所形成的一IC結構200的一實施例的例示性平面圖，第13B圖至 第13D圖為不同截面圖。具體而言，第13A圖為一例示性平面圖，示出了一列電晶體，其包括：一第一電晶體10，尤其是一NWFET區域中的一奈米綫型場效電晶體(NWFET)；一第二電晶體20，尤其是一NSFET區域中的一奈米片型場效電晶體(NSFET)；以及一第三電晶體30，尤其是一FINFET區域中的一鰭式場效電晶體(FINFET)。第13A圖進一步顯示了一行電晶體，其包括：上述的FINFET 30；另一NSFET區域中的另一NSFET20’；以及另一NWFET區域中的另一NWFET 10’。第13B圖示出了一列電晶體30,20,10的XX截面，其橫切位於其各通道區域31,21,11的各電晶體的寬度。如第13C圖顯示了一行電晶體30,20’10’的YY截面，其橫切各電晶體的長度。第13D圖還顯示了該列電晶體的ZZ截面，其分別橫切位於其源/汲區域32,22,12的其中一個的各電晶體的寬度。列和行中電晶體之間的曲綫用於表明這些電晶體將在一晶片上的不同位置被找到，且實際上並非如圖所示一般彼此緊鄰。
如上面關於該方法所詳細說明和討論的，此IC結構200包括一半導體基板201，並且在半導體基板201上包括一個或多個第一電晶體10,10’(即奈米綫性場效電晶體(NWFET))，以及，視需要地，一個或多個第二電晶體20(即奈米片性場效電晶體(NSFET))和/或一個或多個第三電晶體30(即鰭式場效電晶體(FINFET))。
各第一電晶體10,10’(即，各NWFET)可以 包括基板201之上的源/汲區域12，以及在源/汲區域12之間橫向延伸的至少一奈米綫(NW)通道區域11。具體而言，各NW通道區域11可以具有頂表面、底表面和側表面，還可具有分別緊鄰源/汲區域12的端部。各NW通道區域11還具有一第一寬度(見寬度Wf1)，其例如小於或等於15奈米。各源/汲區域12還具有一下部12a以及在下部12a之上的一上部12b。各源/汲區域12的下部12a可具有基本垂直的側壁，以及大於第一寬度(Wf1)的一第二寬度(見寬度Ws/d1)，(例如比Wf1至少寬10奈米)。視需要地，源/汲區域12的上部12b的尺寸與下部12a的不同。例如，上部12b可在寬度上窄於下部12a。也就是說，源/汲區域12的下部12a可具有一寬度(Ws/d1)，上部可具有小於寬度(Ws/d1)的一寬度(Ws/d1’)。各第一電晶體10,10’(即，各NWFET)可進一步包括相鄰於各NW通道區域11的頂表面、底表面和側表面的一閘極13，以及閘極13上的一介電閘極帽14。各第一電晶體10,10’(即，各NWFET)可進一步包括一側壁間隔件(即上述製程期間形成的側壁間隔件的閘極區段的剩餘的間隔層271)以及將源/汲區域12與閘極13電性隔離的隔離元件208。具體而言，側壁間隔件271可相鄰於閘極的外側側壁。隔離元件208可以在各NW通道區域11的端部之下，且可橫向位於閘極13和源/汲區域12之間。
視需要地，IC結構200可以進一步包括一個或多個第二電晶體20,20’(即NSFET)。各第二電晶體20, 20’可包括基板201上的源/汲區域22，以及在源/汲區域22之間橫向延伸的至少一奈米片(NS)通道區域21。具體而言，各NS通道區域21可具有頂表面、底表面和側表面，並分別具有緊鄰的源/汲區域22的端部。各NS通道區域21可還具有一寬度(Wf2)，其大於第一電晶體10的NW通道區域11的寬度(Wf1)。各NS通道區域21的寬度(Wf2)可例如為大於20奈米。與第一電晶體10的源/汲區域12相同，各源/汲區域22可還具有一下部，以及下部之上的一上部。各源/汲區域22的下部可具有基本垂直的側壁和大於寬度(Wf2)的一寬度(Ws/d2)，(例如，大於Wf2至少10奈米)。視需要地，源/汲區域22的上部的尺寸可與下部的尺寸不同。例如，上部的寬度可以比下部窄。也就是說，源/汲區域22的下部可具有一寬度(Ws/d2)，上部可具有小於寬度(Ws/d2)的一寬度(Ws/d2’)。各第二電晶體20,20’(即各NSFET)還可包括相鄰於各NS通道區域21的頂表面、底表面和側表面的一閘極23，以及閘極23上的一介電閘極帽24。各第二電晶體20,20’(即，各NSFET)可進一步包括一側壁間隔件(即，在上述製程期間形成的側壁間隔件的閘極區段的剩餘的間隔層271)以及將閘極23與源/汲區域22電性隔離的隔離元件208。
視需要地，IC結構200可以進一步包括一個或多個第三電晶體30(即FINFET)。各第三電晶體30可以包括基板201上的源/汲區域32，在源/汲區域32之間橫向延伸的一鰭式通道區域31。具體而言，鰭式通道區域31 可以具有頂表面和側表面，並可進一步具有分別緊鄰源/汲區域32的端部。鰭式通道區域31還具有一寬度(Wf3)，其例如基本等於第一電晶體10,10’的NW通道區域11的寬度(Wf1)。與第一電晶體10,10’的源/汲區域12相同，各源/汲區域32可還具有一下部與該下部之上的一上部。各源/汲區域32的下部可具有基本垂直的側壁以及大於寬度(Wf3)的一寬度(Ws/d3)，(例如，比Wf3寬至少10奈米)。視需要地，源/汲區域32的上部的尺寸可與下部的尺寸不同。例如，上部的寬度可比下部窄。也就是說，源/汲區域32的下部可具有一寬度(Ws/d3)，上部可具有小於寬度(Ws/d3)的一寬度(Ws/d3’)。各第三電晶體30(即各FINFET)可進一步包括緊鄰鰭式通道區域31的頂表面和側表面的一閘極33，以及閘極33上的一介電閘極帽34。各第三電晶體30(即各FINFET)還具有電性隔離閘極33與源/汲區域32的一側壁間隔件(即，上述製程期間所形成的側壁間隔件的閘極區段的剩餘的間隔層271)。
IC結構200還進一步包括位於基板201上的層間介電(ILD)材料的第一層206，其橫向環繞各第一電晶體10,10’(以及如果適用，各第二電晶體20,20’和/或各第三電晶體30)的下部區域。ILD材料可以是二氧化矽或任何其他合適的ILD材料。ILD材料的第一層206可以具有與各電晶體10,20,30的源/汲區域12,22,32的下部和上部之間的介面大約齊平的一頂表面。
IC結構200還可以包括ILD材料的第一層 206的頂表面上的一蝕刻停止層210(即相鄰於各電晶體的源/汲區域12,24,24的下部和上部之間的介面)。蝕刻停止層210可例如為一相對較薄的氮化矽層，或與ILD材料不同的任何其他適合的介電材料，並可以在處理期間作為一蝕刻停止材料。
IC結構200可以進一步包括蝕刻停止層210的頂表面上的ILD材料的第二層209，其橫向環繞各電晶體10,10’(以及如果適用，各第二電晶體20,20’和/或各第三電晶體30)的上部區域。因此，具體而言，各源/汲區域12,22,32的上部的頂表面可以高於蝕刻停止層210的頂表面，且低於ILD材料的第二層209的頂表面。
IC結構200還可包括至源/汲區域12,22,32的接觸件15,25,35(也稱為金屬柱塞)。具體而言，接觸開口可以基本垂直地延伸通過ILD材料的第二層209和蝕刻停止層210到源/汲區域12,22,32。各接觸開口可以填充金屬導體(即，一接觸件15,25,35)。金屬導體可包括例如，視需要的黏附和/或擴散阻擋層以及一層或多層的金屬和/或金屬合金材料(例如，鎢、鈷、鎳、鋁、銅或任何其他合適的導體材料)。應注意的是，視需要的，接觸開口及由此得到的接觸件15,23,35可以比源/汲區域12,22,32更寬，並可進一步延伸至ILD材料的第一層206中或完全穿過ILD材料的第一層206，以圍繞源/汲區域12,22,32的頂表面和側表面，從而降低電阻。
第14圖為示出另一方法實施例的一流程 圖，其中，在形成一個或多個電晶體期間，半導體鰭片的暴露部分可被選擇性地移除以形成源/汲開口，然後，可以加寬源/汲開口以確保合適的源/汲區域形成於其中。
在本實施例中，步驟102-108與上述描述的第1圖的步驟102-108相似，然而，在步驟108處用於形成一個或多個第一電晶體(即NWFET)以及視需要的，一個或多個第二電晶體(即NSFET)和/或一個或多個第三電晶體(即FINFET)的子步驟與第1圖中的不同。
具體而言，於此方法實施例中，可以在半導體鰭片211,212,213的第一部分211a,212a,213a(即，指定的通道區域)上形成具有犧牲閘極帽262的犧牲閘極261，使得半導體鰭片的第二部分211b,212b,213b分別橫向延伸超過犧牲閘極261(見步驟1410和第15A圖至第15B圖)。此步驟1410可以以與第1圖的步驟110基本相同的方式予以執行，如上所述。
在此情况下，通過形成厚的側壁間隔件以取代形成多層側壁間隔件，使得各側壁間隔件具有相鄰於犧牲閘極261中的給定一者的側壁的一閘極區段278a，和相鄰於半導體鰭片211,212,213中的給定一者的暴露的第二部分的鰭片區段278b(見步驟1412和第15A圖至第15B圖)。具體而言，由不同於第一介電材料和第二介電材料的一第三介電材料所製成的一厚間隔層可以共形地沉積在犧牲閘極261上的犧牲閘極帽262的上方以及半導體鰭片211,212,213的暴露的第二部分211b,212b,213b的上 方。如上所述，第一介電材料可例如為氮化矽，第二介電材料可例如為氮化矽。第三介電材料可例如為氮氧化矽(SiON)、碳摻雜氮氧化矽(SiONC)、碳摻雜矽(SiC)、碳氮化矽(SiCN)、氧碳化矽(SiCO)、硼碳氮化矽(SBCN)、氧碳氫化矽(SiCOH)等，或不同於第一和第二介電材料的任何其它材料。此厚間隔層可例如具有至少8奈米的一厚度。然後可以進行非等向性蝕刻製程，以從犧牲閘極帽262、半導體鰭片211-213和隔離區域205的水平頂表面選擇性地蝕刻移除間隔層，而不暴露犧牲閘極261的任何垂直表面。所得到的側壁間隔件各具有至少8奈米的厚度，且各將具有覆蓋一給定犧牲閘極261的垂直表面的一閘極區段278a，和覆蓋半導體鰭片211,212,213中的給定一者的暴露的第二部分的垂直表面的鰭片區段278b，鰭片區段278b比閘極區段278a短，並具有與閘極區段278a相同的一厚度。
然後可以選擇性移除半導體鰭片211,212,213的暴露的第二部分211b,212b,213b(見步驟1414及第16A圖至第16B圖)。此步驟1414生成源/汲開口275,276,277。因此，如圖所示，各半導體鰭片211,212,213的剩餘的第一部分211a,212a,213a分別將橫向位於一對源/汲開口275,276,277之間。然而，由於多層半導體鰭片211和單層半導體鰭片213如此薄(例如小於15奈米)，故源/汲開口275和277可能過窄，更具體的，可能具有過高的縱橫比(如上所述)。
因此，此方法實施例進一步包括加寬源/汲開口275,276,277(即增加各源/汲開口的尺寸)(見步驟1416和第17A圖至第17B圖)。具體而言，厚間隔層的第三介電材料可以被選擇性地且等向性地蝕刻，以减少(如圖所示)或完全移除(未示出)各側壁間隔件的鰭片區段278b，從而加寬、並减小源/汲開口的縱橫比。應注意的是，閘極區段278a將僅具有一個暴露的側面，因此將以比鰭片區段慢得多的速率進行蝕刻，且在暴露犧牲閘極之前可以停止選擇性等向性蝕刻製程。在所得到的IC結構中，側壁間隔件的鰭片區段278b將比閘極區段278a相對較短且較窄(或將完全消失)。
此方法實施例還可以包括執行傳統的FET處理，以完成積體電路(IC)結構，其包括使用多層半導體鰭片211的一第一電晶體(即NWFET)，以及，如果適用，使用多層半導體鰭片212的一第二電晶體(即NSFET)和/或使用單層半導體鰭片213的一第三電晶體(即FINFET)(見步驟1418)。這些步驟可以包括(但不限於)：回蝕刻各多層半導體鰭片211,212的第一部分211a,212a的垂直表面，其在移除半導體鰭片211,212,213的第二部分211b,212b,213b時暴露以形成空腔；共形沉積並選擇性地等向性地蝕刻一隔離層以形成隔離元件於空腔中；形成源/汲區域；選擇性移除犧牲閘極並移除任何暴露的第二半導體材料以形成閘極開口；形成閘極於閘極開口中，等等。藉由在形成隔離元件之前加寬或一併移除各側壁間隔件的鰭片 區段278b，此方法實施例確保在待形成源/汲區域於其中的任何區域的上方所沉積的隔離材料可以被移除，因此，確保了源/汲區域的形成不會被阻擋。
本文公開的另一方法實施例形成一積體電路(IC)結構，其具有一個或多個電晶體，該電晶體包括至少一奈米綫型場效電晶體(NWFET)，以及，視需要地，一奈米片型場效電晶體(NSFET)和/或一鰭式場效電晶體(FINFET)。然而，於此方法實施例中，在形成電晶體期間，在選擇性移除半導體鰭片的暴露部分之前，從半導體鰭片移除所有側壁間隔件材料，使得隨後將形成源/汲區域於其中的區域不受限制(即，結構性限制)。
更具體而言，參考第18圖的流程圖，於此實施例中，步驟102-108類似於上述第1圖中所詳述的步驟102-108；然而，在步驟108中，用於形成一個或多個第一電晶體(即NWFET)以及，視需要地，一個或多個第二電晶體(即NSFET)和/或一個或多個第三電晶體(即FINFET)的子步驟與第1圖的並不相同。
具體而言，在本方法實施例中，具有犧牲閘極帽262的犧牲閘極261可形成在半導體鰭片211,212,213的第一部分211a,212a,213a上，使得半導體鰭片211,212,213的第二部分211b,212b,213b分別橫向延伸超過犧牲閘極261(見步驟1810和第19A圖至第19B圖)。此步驟1810可以以與上述第1圖的步驟110基本相同的方式予以執行。
在此情况下，通過形成單層側壁間隔件以取代形成多層側壁間隔件，使得各側壁間隔件具有相鄰於一給定犧牲閘極261的側壁的一閘極區段279a，和相鄰於半導體鰭片211,212,213中的給定一者的暴露的第二部分的鰭片區段279b(見步驟1812和第19A圖至第19B圖)。具體而言，由不同於第一介電材料和第二介電材料的一第三介電材料所製成的一間隔層可共形沉積於犧牲閘極261的犧牲閘極帽262的上方和半導體鰭片211,212,213的暴露的第二部分211b,212b,213b的上方。如上所述，第一介電材料可例如是氮化矽，第二介電材料可例如是氮化矽。第三介電材料可例如是氮氧化矽(SiON)、碳摻雜氮氧化矽(SiONC)、碳摻雜矽(SiC)、碳氮化矽(SiCN)、氧碳化矽(SiCO)、硼碳氮化矽(SBCN)、氧碳氫化矽(SiCOH)等，或不同於第一和第二介電材料的任何其他合適的介電材料。然後可以執行一非等向性蝕刻製程，以便從犧牲閘極帽262、半導體鰭片211,212,213和隔離區域205的水平的頂表面選擇性地蝕刻移除間隔層，而不暴露犧牲閘極261的任何垂直表面。所得到的側壁間隔件將各自具有覆蓋犧牲閘極261的給定一者的垂直表面的一閘極區段279a，和覆蓋半導體鰭片211,212,213中的給定一者的暴露的第二部分的垂直表面的鰭片區段279b，鰭片區段279b比閘極區段279a短並具有與閘極區段279a相同的厚度。
在形成側壁間隔件之後，可以僅在各側壁間隔件的閘極區段279a上形成一保護帽。具體而言，可以 形成(例如，沉積和凹陷)一犧牲材料層280，以使其相鄰於各側壁間隔件的不同區段279a-279b，並使犧牲材料層280的頂表面位於鰭片區段279b的頂表面的水平之上，且位於閘極區段279a的頂表面的水平處或位於閘極區段279a的頂表面的水平之下(見步驟1814和第20A圖至第20B圖)。犧牲材料層280可例如是一光學聚合層(OPL)，一非晶碳層，一非晶矽層，或隨後可被選擇性移除的任何其他合適的犧牲材料的層。接著，一保護帽層可被共形沉積在部分完成結構的上方，(即犧牲材料層的頂表面上以及各閘極區段的暴露的上端和犧牲閘極帽262的上方)。然後，可以執行一選擇性非等向性蝕刻製程以從水平表面上移除保護帽層，從而僅在各側壁間隔件的閘極區段279a的頂表面上形成一保護帽281，並進一步橫向緊鄰於一犧牲閘極帽262(見步驟1816和第21圖)。保護帽層可具體由與側壁間隔件不同的介電材料製成。例如，保護帽層可以由第二介電材料(例如，二氧化矽)製成。犧牲材料層280而後可被選擇性地移除，以暴露各側壁間隔件的鰭片區段279b的頂表面(見步驟1818和第22A圖至第22B圖)。各側壁間隔件的鰭片區段279b而後可被選擇性的移除，從而暴露鰭片的第二部分並使各側壁間隔件的閘極區段279a保持完整(見步驟1820和第23A圖至第23B圖)。具體而言，間隔層的材料可被選擇性地和非等向性地蝕刻，直至側壁間隔件的鰭片區段279b被完全移除。在此選擇性非等向性蝕刻製程期間，各側壁間隔件的閘極區段279a將受到保護帽281 保護，從而防止相鄰的犧牲閘極261的暴露。在移除鰭片區段279b之後，各半導體鰭片211,212,213的暴露的第二部分211b,212b,213b可被選擇性地移除，從而暴露用於形成源/汲的指定區域和各半導體鰭片211,212,213的剩餘第一部分211a,212a,213a的相對側壁(見第24A圖至第24B圖)。
此方法實施例還可以進一步包括執行傳統FET製程，以完成一積體電路(IC)結構，該積體電路結構包括：使用多層半導體鰭片211的一第一電晶體(即NWFET)，以及，如果適用的話，使用多層半導體鰭片212的一第二電晶體(即NSFET)和/或使用單層半導體鰭片213的一第三電晶體(即FINFET)(見步驟1822)。這些製程可以包括但不限於，在各多層半導體鰭片211,212的第一部分211a,212a的相對側壁處回蝕刻第二半導體材料203的暴露的垂直表面，其在當多層半導體鰭片211,212的第二部分211b,212b被移除時被暴露，以形成空腔；共形沉積一隔離層以至少填充該空腔；選擇性地等向性蝕刻該隔離層以從用於形成源/汲區域的指定範圍移除隔離層，但在從空腔移除隔離層之前停止，使得隔離元件保留在空腔內；形成源/汲區域在用於源/汲區域形成的指定範圍中；選擇性移除犧牲閘極並移除任何暴露的第二半導體材料以形成閘極開口；形成閘極於閘極開口中；等等。通過在移除各半導體鰭片211,212,213的第二部分211b,212b,213b之前，蓋上各側壁間隔件的閘極區段279a且一併移除各側壁 間隔件的鰭片區段279b，此方法實施例確保了將要形成源/汲區域的範圍不會在結構上被限制，從而確保沉積在這些範圍上方的任何隔離材料能够被選擇性地移除，且不會阻擋源/汲區域形成。
在上述的方法和結構中，各第一電晶體10,10’(即各NWFET)，各第二電晶體20,20’(即各NSFET)和各第三電晶體30(即各FINFET)可具有相同類型的導電性。也就是說，它們可以都是P型場效電晶體(PFET)或N型場效電晶體(NFET)。或者，這些電晶體中的至少兩個可具有不同類型的導電性(例如，一列或一行中的一個電晶體可以是一PFET，且兩個可以是NFET，反之亦然)。應理解的是，為了形成具有不同類型導電性的FET，必須對不同的電晶體單獨執行上述和圖示中所示的一些製程步驟。也就是說，PFET區域將在處理NFET區域時被遮蔽，反之亦然。例如，NFET和PFET的源/汲區域形成可以分別執行，使得源/汲區域可被原位摻雜以具有不同的導電性；NFET和PFET的RMG形成可以分別執行，以使閘極導電體可以具有不同的功函數；等等。
對於PFET和/或NFET而言，通道區域將由相同的第一半導體材料204(例如，單晶矽)製成。對於PFET而言，通道區域可以具有相對較低導電水平的N型導電性(或者可以是未摻雜的)。對於NFET而言，通道區域可以具有相對較低導電水平的P型導電性(或者可以是未摻雜的)。此外，對於PFET和NFET而言，源/汲區域也可以由 相同的第一半導體材料(例如，磊晶單晶矽)製成。然而，可替換的，源/汲區域的磊晶半導體材料可以不同於第一半導體材料，具體而言，其可被預先選擇成增强電荷載流子遷移率。對於PFET而言，可以在磊晶沉積期間注入或原位摻雜源/汲區域，以具有相對較高導電水平的P型導電性。對於NFET而言，可在磊晶沉積期間注入或原位摻雜源/汲區域，以具有相對較高導電水平的N型導電性。本領域的技術人員將認識到，可以使用不同摻雜劑以實現不同導電類型，且摻雜劑可以根據所使用的不同半導體材料而有所不同。例如，具有P型導電性的一矽基半導體材料(例如，矽、矽鍺等)通常摻雜一P型摻雜劑(例如，III族摻雜劑，例如硼(B)或銦(In))，而具有N型導電性的一矽基半導體材料通常摻雜有一N型摻雜劑(例如，V族摻雜劑，如砷(As)、磷(P)或銻(Sb))。本領域技術人員還將認識到，不同的導電水平將取决於摻雜劑的相對濃度水平。
此外，對於PFET和NFET二者，RMG可以具有相同的閘極導體材料。或者，對於NFET而言，RMG閘極可以具有一第一功函數，而對於PFET，RMG閘極可以具有不同於第一功函數的一第二功函數。具體而言，RMG可以具有一高K閘極介電層。本領域的技術人員將認識到，一高K閘極介電層是指由具有大於二氧化矽的介電常數的一介電常數(即大於3.9)的一介電材料所製成的一閘極介電層。例示性高K介電材料包括但不限於鉿(Hf)基介電質(例如，氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鋁 鉿等)或其他合適的高K介電質(例如，氧化鋁、氧化鉭、氧化鋯等)。NFET的最佳閘極導電功函數可以是，例如，介於3.9eV和約4.2eV之間。具有在此範圍內的一功函數的例示性金屬(和金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁及其合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。PFET的最佳閘極導電功函數可例如介於4.9eV和大約5.2eV之間。具有在此範圍內的一功函數的例示性金屬(和金屬合金)包括但不限於釕、鈀、鉑、鈷和鎳，以及金屬氧化物(氧化碳鋁、鋁鈦碳氧化物等)和金屬氮化物(例如氮化鈦、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭等)。所使用的任何導電填充材料可以是一填充金屬或填充金屬合金，例如，鎢、鎢合金(例如，矽化鎢或鈦鎢)、鈷、鋁或任何其他合適的填充金屬或填充金屬合金。
應當理解，本文使用的術語是為了描述所公開的結構和方法，而不是為了限制。例如，本文使用的單數形式“一”、“一個”和“該”也旨在包括複數形式，除非上下文明確地另有指示。此外，如本文中所使用的，術語“包括”、“包括有”和/或“包含”指定所陳述的特徵、整數、步驟、操作、元件和/或組件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、組件，和/或其組合的存在或添加。此外，如本文所使用的，諸如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“第二”、“第一”、“之下”、“下方”、“下”、“上方”、“之上”、“平行”、“垂直”等術語意在描述相對位置，正如它們在附圖中所定向和圖示的(除非 另有說明)，諸如“接觸”、“直接接觸”、“鄰接”、“直接相鄰”、“緊鄰”等術語意在指示至少一個元件物理地接觸另一個元件(沒有其他元件隔離所述的元件)。本文所使用的術語“橫向”用於描述元件的相對位置，更具體而言，用於指示一元件位於另一元件的側面，而不是位於另一元件的上方或下方，正如在附圖中被定向和圖示的那些元件。例如，橫向相鄰於另一個元件的一元件將位於另一個元件的旁邊，橫向相鄰於另一個元件的一元件將直接位於另一個元件的旁邊，橫向包圍另一個元件的一元件將與另一個元件的外側壁相鄰並與之接界。以下申請專利範圍中的所有裝置或步驟加功能元件的相應結構、材料、動作和等同物旨在包括用於結合具體要求保護的其他要求保護的元件執行功能的任何結構、材料或動作。
已經出於說明和描述的目的給出了對本發明的描述，但是並不旨在窮舉或將本發明限於所公開的形式。在不脫離本發明的範圍和精神的情况下，許多修改和變化對於本領域普通技術人員來說是顯而易見的。選擇和描述實施例是為了最好地解釋本發明的原理和實際應用，並且使本領域普通技術人員能够理解本發明的各種實施例。
102、104、106、108、110、112、114、116、118、120、122‧‧‧步驟

Claims (20)

  1. 一種形成積體電路結構的方法，該方法包括：提供一基板；形成一半導體鰭片於該基板上；以及使用該半導體鰭片形成一第一電晶體，該第一電晶體的形成包括：形成一犧牲閘極於該半導體鰭片的一第一部分上，以使該半導體鰭片的第二部分橫向延伸超過該犧牲閘極；形成一側壁間隔件，該側壁間隔件包括閘極區段以及鰭片區段，該閘極區段位於該犧牲閘極上，該鳍片區段位於該半導體鰭片的該第二部分上；移除該半導體鰭片的該第二部分以生成源/汲開口並暴露該半導體鰭片的該第一部分的垂直表面；加寬該源/汲開口；以及在加寬該源/汲開口之後，形成源/汲區域於源/汲開口中。
  2. 如申請專利範圍第1項所述的方法，其中，該基板包括一第一半導體材料，其中，形成該半導體鰭片包括形成一多層半導體鰭片，該多層半導體鰭片包括一第二半導體材料以及該第一半導體材料的交替層， 其中，移除該半導體鰭片的該第二部分暴露該第一半導體材料與該第二半導體材料的垂直表面，以及且進一步包括：在加寬該源/汲開口之後以及形成該源/汲區域之前，蝕刻該第二半導體材料的暴露表面以於該半導體鰭片的該第一部分中形成空腔；共形沉積一隔離層，以使該隔離層填充該空腔並位於該源/汲開口內；以及選擇性且等向性地蝕刻該隔離層，其中，執行該隔離層的蝕刻直至該隔離層完全從該源/汲開口中被移除，並在從該空腔中移除該隔離層之前停止，使得該隔離元件保留在該空腔中。
  3. 如申請專利範圍第2項所述的方法，其中，形成該側壁間隔件包括：共形沉積一第一間隔層；選擇性地且非等向性地蝕刻該第一間隔層以移除該第一間隔層的水平部分；在選擇性地且非等向性地蝕刻該第一間隔層之後，共形沉積一第二間隔層；以及選擇性地且非等向性地蝕刻該第二間隔層以移除該第二間隔層的水平部分，以便形成一多層側壁間隔件並暴露該半導體鰭片的該第二部分的頂表面；進一步包括形成相鄰於該多層側壁間隔件的層間介電材料的第一層，使得該鰭片區段的頂表面位於層 間介電材料的該第一層的頂表面的水平處或位於層間介電材料的該第一層的頂表面的水平之下，其中，該第一間隔層、該第二間隔層與該層間介電材料的該第一層包括不同的介電材料；以及其中，加寬該源/汲開口包括：選擇性地且等向性地蝕刻該第二間隔層，使得該第二間隔層從該源/汲開口完全地被移除而不暴露該犧牲閘極；以及選擇性地且等向性地蝕刻該第一間隔層，使得該第一間隔層被完全移除。
  4. 如申請專利範圍第3項所述的方法，其中，該第一間隔層比該第二間隔層厚。
  5. 如申請專利範圍第3項所述的方法，進一步包括：在形成該源/汲開口之後，沉積一蝕刻停止層於層間介電材料的該第一層、該源/汲區域、和該犧牲閘極的上方；沉積層間介電材料的第二層於該蝕刻停止層上；執行一拋光製程以暴露該犧牲閘極；選擇性移除該犧牲閘極以及該第二半導體材料以形成一閘極開口；形成具有介電閘極帽的一替代金屬閘極於該閘極開口中；形成延伸通過該層間介電材料的該第二層以及通過該蝕刻停止層直至該源/汲區域的接觸開口；以及 形成接觸件於該接觸開口中。
  6. 如申請專利範圍第5項所述的方法，其中，形成該接觸開口以進一步延伸至層間介電材料的該第一層中以暴露該源/汲區域的頂表面和側表面，且其中，形成該接觸件進一步包括形成該接觸件於相鄰於該源/汲區域的該頂表面和該側表面的該接觸開口中。
  7. 如申請專利範圍第6項所述的方法，其中，形成該源/汲區域於該源/汲開口中包括沉積磊晶半導體材料以過量填充該源/汲開口；以及其中，該方法進一步包括選擇性且等向性地蝕刻該磊晶半導體材料，以使在該源/汲開口之上延伸的該源/汲區域的上部比該源/汲開口內的該源/汲區域的下部窄。
  8. 如申請專利範圍第1項所述的方法，其中，形成該側壁間隔件包括：共形沉積一間隔層；以及執行一非等向性蝕刻製程以移除該間隔層的水平部分，從而形成該側壁間隔件，其中，該非等向性蝕刻製程暴露該半導體鰭片的該第二部分的頂表面；以及其中，該源/汲開口的加寬包括選擇性且等向性地蝕刻該間隔層，以使該閘極區段的頂表面和一側表面被蝕刻而不暴露該犧牲閘極，使得該鰭片區段的頂表面和相對側表面被蝕刻。
  9. 如申請專利範圍第1項所述的方法，進一步包括：在形成該第一電晶體期間，同時形成一第二電晶體和一第三電晶體中的任一個，其中，該第一電晶體包括奈米綫型場效電晶體，該第二電晶體包括奈米片型場效電晶體，該第三電晶體包括鰭式場效電晶體。
  10. 一種形成積體電路結構的方法，該方法包括：提供一半導體基板；形成至少一半導體鰭片於該半導體基板上；以及使用該半導體鰭片形成一第一電晶體，該第一電晶體的形成包括：形成具有一犧牲閘極帽的一犧牲閘極於該半導體鰭片的第一部分上，以使該半導體鰭片的第二部分橫向延伸超過該犧牲閘極；形成一側壁間隔件，該側壁間隔件包括閘極區段和鰭片區段，該閘極區段位於該犧牲閘極上，該鳍片區段位於該半導體鰭片的該第二部分上；形成一保護帽於該閘極區段上；於形成該保護帽之後，移除該鰭片區段；移除該半導體鰭片的該第二區段，以暴露該半導體鰭片的該第一部分的相對兩側；以及形成源/汲區域於相鄰於該半導體鰭片的該第一部分的該相對兩側的指定範圍中。
  11. 如申請專利範圍第10項所述的方法，其中，該半導體基板包括一第一半導體材料， 其中，該至少一半導體鰭片的形成包括形成至少一多層半導體鰭片，該多層半導體鰭片包括一第二半導體材料與該第一半導體材料的交替層；其中，該半導體鰭片的該第二部分的移除暴露用於源/汲區域形成的該指定範圍，且還暴露該第一半導體材料和該第二半導體材料的垂直表面；以及進一步包括：在移除該半導體鰭片的該第二部分之後以及形成該源/汲區域之前，蝕刻位於該半導體鰭片的該第一部分的該相對兩側的該第二半導體材料的暴露的垂直表面以形成空腔；共形沉積一隔離層以使該隔離層填充該空腔；以及選擇性且等向性地蝕刻該隔離層，其中，執行該隔離層的蝕刻直至該隔離層從用於源/汲區域形成的該指定範圍被完全地移除，並在從該空腔中移除該隔離層之前停止，以使隔離元件保留於該空腔中。
  12. 如申請專利範圍第10項所述的方法，其中，形成該側壁間隔件包括：共形沉積一間隔層；以及選擇性且非等向性地蝕刻該間隔層，以移除該間隔層的水平部分並形成該側壁間隔件，使得該閘極區段的頂表面位於該犧牲閘極帽的頂表面的水平之下， 其中，形成該保護蓋於該閘極區段上包括：形成相鄰於該側壁間隔件的一犧牲材料層，使得該犧牲材料層的一頂表面位於該鰭片區段的頂表面的水平之上且位於該閘極區段的該頂表面的水平處或之下；共形沉積一保護帽層；選擇性且非等向性地蝕刻該保護帽層以移除該保護帽層的水平部分，且形成該保護帽於該閘極區段上並橫向鄰接該犧牲閘極帽；以及移除該犧牲材料層；其中，移除該鰭片區段包括：在形成該保護帽之後，選擇性且非等向性地蝕刻該間隔層直至該鰭片區段被完全地移除，以及其中，該閘極區段在移除該鰭片區段期間受到該保護帽保護，以防止暴露該犧牲閘極。
  13. 如申請專利範圍第12項所述的方法，其中，該間隔層、該保護帽層與該犧牲材料層包括不同材料。
  14. 如申請專利範圍第10項所述的方法，進一步包括，在形成該第一電晶體期間，同時形成一第二電晶體和一第三電晶體中的任一個，其中，該第一電晶體包括奈米綫型場效電晶體，該第二電晶體包括奈米片型場效電晶體，該第三電晶體包括鰭式場效電晶體。
  15. 一種積體電路結構，包括：一基板； 一第一電晶體，包括一奈米綫型場效電晶體，包括：源/汲區域，位於該基板上；至少一奈米綫通道區域，在該源/汲區域之間橫向延伸；其中，各奈米綫通道區域具有頂表面、底表面和側表面，且進一步具有分別緊鄰於該源/汲區域的端部；其中，各奈米綫通道區域進一步具有一第一寬度；以及其中，各源/汲區域具有至少一下部以及一上部，該下部具有基本垂直的側壁以及比該第一寬度寬的一第二寬度，該上部位於該下部之上；一閘極，相鄰於各奈米綫通道區域的頂表面、底表面和側表面；一側壁間隔件，相鄰於該閘極的外側壁；以及隔離元件，位於各奈米綫通道區域的該端部之下且橫向位於該源/汲區域與該閘極之間；以及層間介電材料的第一層，位於橫向包圍該第一電晶體的該基板上，其中，層間介電材料的該第一層的頂表面與各源/汲區域的該下部和該上部之間的一介面大約齊平。
  16. 如申請專利範圍第15項所述的積體電路結構，其中，該第一寬度小於15奈米。
  17. 如申請專利範圍第15項所述的積體電路結構，進一步 包括一蝕刻停止層和層間介電材料的第二層，該蝕刻停止層位於層間介電材料的該第一層的該頂表面上，層間介電材料的該第二層位於該蝕刻停止層上，其中，各源/汲區域的該上部的頂表面位於該蝕刻停止層的頂表面的水平之上，且位於層間介電材料的該第二層的頂表面的水平之下。
  18. 如申請專利範圍第17項所述的積體電路結構，其中，各源/汲區域的該上部具有小於該第二寬度的第三寬度。
  19. 如申請專利範圍第17項所述的積體電路結構，進一步包括接觸開口，該接觸開口延伸通過層間介電材料的該第二層以及通過該蝕刻停止層直至層間介電材料的該第一層中，以暴露各源/汲區域的頂表面和側表面以及相鄰於該頂表面和該側表面的該接觸開口中的接觸件。
  20. 如申請專利範圍第15項所述的積體電路結構，進一步包括一第二電晶體和一第三電晶體中的任一者，其中，該第二電晶體包括一奈米片型場效電晶體，該奈米片型場效電晶體包括比該第一寬度寬的至少一奈米片通道區域；以及其中，該第三電晶體包括一鰭式場效電晶體，該鰭式場效電晶體包括具有該第一寬度的至少一鰭通道區域。
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