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TWI668761B - 具有單擴散中斷的鰭式場效應電晶體及方法 - Google Patents

具有單擴散中斷的鰭式場效應電晶體及方法 Download PDF

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TWI668761B
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Abstract

本發明揭示一種包括至少一個鰭式場效應電晶體及至少一個單擴散中斷(SDB)型隔離區的半導體結構，以及形成該半導體結構的方法。在該方法中，在半導體鰭片內的隔離區上方形成隔離凸塊並在該凸塊上形成側間隙壁。在用以降低該凸塊的高度並自該鰭片的側壁移除隔離材料的蝕刻製程期間，該側間隙壁防止橫向蝕刻該凸塊。在用以在該鰭片中形成源/汲凹槽的蝕刻製程期間，該側間隙壁保護鄰近該隔離區的該半導體材料。因此，各凹槽的側及底部包括半導體表面並最大限度地降低其中所形成的磊晶源/汲區的頂部表面的角度，從而最大限度地降低未著陸源/汲接觸的風險。

Description

具有單擴散中斷的鰭式場效應電晶體及方法
本發明關於單擴散中斷(single-diffusion break；SDB)鰭式場效應電晶體(fin-type field effect transistor；FINFET)以及形成此類SDB FINFET的改進方法。
更具體地說，積體電路設計決策常常受裝置可擴展性、裝置密度、製造效率及成本驅動。例如，平面場效應電晶體(FET)的尺寸微縮導致具有較短通道(channel)長度的平面FET的開發，遺憾的是，較小的通道長度導致短通道效應相應增加以及驅動電流降低。有鑑於此，開發了非平面FET技術(例如，鰭式FET(FINFET)技術)。FINFET是非平面FET，其包含半導體鰭片(也就是，較高且薄的、狹長的、矩形半導體本體)以及位於該半導體鰭片內的橫向設於源/汲區之間的通道區。與該通道區處的該半導體鰭片的頂部表面及相對側壁相鄰設置閘極。與平面FET所呈現的單維場效應相比，此類FINFET呈現二維場效應，因此呈現增加的驅動電流。遺憾的是，隨著FINFET 尺寸不斷減小及FINFET密度不斷增加，可能難以在沒有影響魯棒性的情況下形成FINFET。
鑒於上述，本文中揭示一種形成半導體結構的方法，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散中斷(SDB)型隔離區，以為該FINFET提供隔離。在該方法中，在半導體鰭片內可形成一個或多個溝槽隔離區(例如，一個或多個SDB型隔離區)；在各隔離區上方可形成隔離凸塊(例如，二氧化矽凸塊)；以及在各隔離凸塊上可形成側間隙壁。在用以降低該隔離凸塊的高度並自該半導體鰭片的側壁移除隔離材料的後續蝕刻製程(process)期間，該側間隙壁防止該隔離凸塊的任意橫向蝕刻，以控制該隔離凸塊的最終形狀。而且，在用以在該半導體鰭片中形成源/汲凹槽的後續蝕刻製程期間，該側間隙壁保護鄰近各溝槽隔離區的該半導體材料。因此，各源/汲凹槽將具有包括半導體表面的相對側及底部並將最大限度地降低(minimize)後續形成於該源/汲凹槽內的磊晶源/汲區的頂部表面相對該半導體鰭片的頂部表面的角度，如此，將降低後續形成的源/汲接觸不觸及該源/汲區的風險(也就是，也將降低未著陸源/汲接觸的風險)。本文中還揭示一種依據該方法形成的半導體結構。
尤其，本文中揭示一種形成半導體結構的方法，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散中斷(SDB)型隔離區，以 為該FINFET提供隔離。
一般來說，在此方法中，在半導體鰭片中形成溝槽隔離區(例如，SDB型隔離區)。該半導體鰭片具有第一頂部表面及第一相對側壁且該溝槽隔離區具有第二頂部表面及第二相對側壁。在該部分完成的結構上，尤其在該半導體鰭片的該第一頂部表面及該溝槽隔離區的該第二頂部表面上，可形成硬遮罩層。在該硬遮罩層中可形成凸塊開口，以使其在該溝槽隔離區上方對齊並使該溝槽隔離區的該第二頂部表面暴露於該凸塊開口的底部。在該溝槽隔離區上的該凸塊開口中可形成隔離凸塊。該隔離凸塊在該溝槽隔離區上可具有第三頂部表面及第三相對側壁。
在形成該隔離凸塊以後，在該隔離凸塊的該第三相對側壁上可形成側間隙壁。該側間隙壁可由與該隔離凸塊不同的材料製成，且可專門形成以使它們完全覆蓋該隔離凸塊的該第三相對側壁。而且，該隔離凸塊的寬度與各側間隙壁的寬度的組合應當使該側間隙壁的至少外部位於該半導體鰭片的該第一頂部表面上方並與其緊鄰。
在該隔離凸塊上形成該側間隙壁以後，可執行蝕刻製程以暴露該半導體鰭片的該第一相對側壁並凹入該隔離凸塊的該第三頂部表面。在此蝕刻製程期間，該側間隙壁防止橫向蝕刻該隔離凸塊，以控制該隔離凸塊的最終形狀。
在本文中所揭示的方法的一個特定實施例中，在半導體鰭片中形成溝槽隔離區(例如，SDB型隔離 區)。該半導體鰭片具有第一頂部表面及第一相對側壁且各溝槽隔離區具有第二頂部表面及第二相對側壁。在該部分完成的結構上，尤其在該半導體鰭片的該第一頂部表面上及各溝槽隔離區的該第二頂部表面上方，可形成硬遮罩層。在該硬遮罩層中可形成凸塊開口，以使各凸塊開口在溝槽隔離區上方對齊並使該溝槽隔離區的該第二頂部表面暴露於各凸塊開口的底部。接著，可分別在該凸塊開口中的該溝槽隔離區上形成隔離凸塊。各隔離凸塊具有第三頂部表面及第三相對側壁。
在形成該隔離凸塊以後，在各該隔離凸塊的該第三相對側壁上可形成側間隙壁。例如，通過使用該硬遮罩層的材料可形成該側間隙壁。具體地說，可執行乾式蝕刻製程以自水平表面(horizontal surface)移除該硬遮罩層的部分並保留垂直表面上的該硬遮罩層的部分完好，從而形成該側間隙壁。應當注意，該硬遮罩層可由與該隔離凸塊不同的材料製成，且可專門形成以使所得的側間隙壁完全覆蓋該隔離凸塊的該第三相對側壁。而且，各隔離凸塊的寬度與各側間隙壁的寬度的組合應當使該側間隙壁的至少外部位於該半導體鰭片的該第一頂部表面上方並與其緊鄰。
在該隔離凸塊上形成該側間隙壁以後，可執行蝕刻製程以暴露該半導體鰭片的該第一相對側壁並凹入各該隔離凸塊的該第三頂部表面。在此蝕刻製程期間，該側間隙壁防止橫向蝕刻該隔離凸塊，以控制該隔離凸塊 的最終形狀。
各該方法實施例還可包括使用該半導體鰭片的主動裝置區形成FINFET的額外製程步驟。具體地說，為形成FINFET，在各隔離凸塊上及在鄰近通道區的各主動裝置區上可形成閘極結構。在該閘極結構上可形成額外側間隙壁。
在形成該閘極結構及額外側間隙壁以後，在各主動裝置區中可形成源/汲凹槽，以使通道區橫向位於一對源/汲凹槽之間。在用以形成該源/汲凹槽的蝕刻製程期間，位於各隔離凸塊上的該側間隙壁保護與各溝槽隔離區的該第二相對側壁相鄰的該半導體鰭片的區域。因此，該源/汲凹槽將與該溝槽隔離區物理隔開，且在各源/汲凹槽內，半導體表面將暴露於鄰近通道區的該源/汲凹槽的第一側、鄰近溝槽隔離區的該源/汲凹槽的第二側以及該源/汲凹槽的底部。接著，在各源/汲凹槽內的該半導體表面上可磊晶沉積半導體層，從而形成各具有第四頂部表面的源/汲區。由於該源/汲凹槽的相對側及底部包括半導體表面，因此將最大限度地降低各源/汲區的該第四頂部表面相對該半導體鰭片的該第一頂部表面的角度並且也將最大限度地降低後續形成的源/汲接觸不觸及該源/汲區的風險(也就是，也將最大限度地降低未著陸源/汲接觸的風險)。
此外，本文中揭示一種半導體結構，其依據上述方法形成以具有一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散中斷(SDB)型隔離區，以 為該FINFET提供隔離。
具體地說，該半導體結構可包括半導體鰭片。該半導體鰭片可具有第一頂部表面及第一相對側壁並可包括主動裝置區。
該半導體結構還可包括位於該半導體鰭片中橫向鄰近該主動裝置區的至少一個溝槽隔離區(例如，SDB型隔離區)。例如，各主動裝置區可橫向位於一對相鄰溝槽隔離區之間。各溝槽隔離區可具有第二頂部表面及第二相對側壁。
該半導體結構還可包括分別位於該溝槽隔離區的該第二頂部表面上的隔離凸塊。該隔離凸塊可各具有第三頂部表面及第三相對側壁。在各隔離凸塊的該第三相對側壁上可形成側間隙壁。該側間隙壁可由與該隔離凸塊不同的材料製成且各側間隙壁的至少外部可位於該半導體鰭片的該第一頂部表面上方並與其緊鄰。
該半導體結構還可包括至少一個電晶體，尤其FINFET。各FINFET可包括位於主動裝置區內並橫向位於源/汲區之間的通道區。該源/汲區可包括源/汲凹槽，其位於該半導體鰭片內，用半導體層填充，且具有第四頂部表面。該源/汲區的至少其中之一可橫向位於該通道區與溝槽隔離區之間，以具有與該通道區相鄰的第一側以及相對該第一側但與該溝槽隔離區物理隔開的第二側。
如上所述，在製程期間，位於該隔離凸塊上的該側間隙壁保護與該溝槽隔離區緊鄰的該半導體鰭片 的區域，以確保半導體表面暴露於該源/汲凹槽的該相對側及底部上。由於該源/汲凹槽的該相對側及底部包括半導體表面(其上磊晶沉積該源/汲區的該半導體層)，因此將最大限度地降低各源/汲區的該第四頂部表面相對該半導體鰭片的該第一頂部表面的角度並將降低該源/汲接觸不觸及該源/汲區的風險(也就是，也將降低未著陸源/汲接觸的風險)。
5‧‧‧角度
10‧‧‧半導體鰭片
11‧‧‧主動裝置區
12‧‧‧通道區
13‧‧‧磊晶源/汲區、源/汲區
14‧‧‧刻面角
15‧‧‧溝槽隔離區、隔離區
16、17‧‧‧頂部表面
18‧‧‧源/汲接觸、接觸
19‧‧‧空隙
20‧‧‧二氧化矽凸塊
400‧‧‧半導體結構
401‧‧‧鰭式場效應電晶體、電晶體、FINFET
402‧‧‧半導體晶圓
410‧‧‧半導體鰭片
411‧‧‧主動裝置區
412‧‧‧通道區
413‧‧‧源/汲區
415‧‧‧溝槽隔離區
418‧‧‧源/汲接觸
425‧‧‧隔離凸塊
426‧‧‧側間隙壁
430‧‧‧遮罩區
441‧‧‧第一隔離層
442‧‧‧第二隔離層
443‧‧‧額外隔離層、隔離層
444‧‧‧覆被層間介電層、ILD層
450‧‧‧溝槽
451‧‧‧凸塊開口
460、460’‧‧‧閘極結構
461‧‧‧犧牲閘極
463‧‧‧犧牲閘極覆蓋、閘極覆蓋
464‧‧‧額外側間隙壁、側間隙壁、閘極側間隙壁
465、465’‧‧‧閘極開口
470‧‧‧替代金屬閘極、RMG、閘極結構
470’‧‧‧替代金屬閘極、RMG、閘極結構
471‧‧‧閘極介電層、共形閘極介電層
472‧‧‧閘極導體層堆疊
473‧‧‧介電覆蓋
478‧‧‧接觸開口
480‧‧‧源/汲凹槽
481‧‧‧第一頂部表面
482‧‧‧第一相對側壁
483‧‧‧第二頂部表面
484‧‧‧第二相對側壁
485‧‧‧第三頂部表面
486‧‧‧第三相對側壁、側間隙壁
487‧‧‧底部
488‧‧‧第一側
489‧‧‧第二側
490‧‧‧第四頂部表面
494‧‧‧第二深度
495、496‧‧‧寬度
497‧‧‧第一寬度
498‧‧‧第一深度
499‧‧‧高度
通過參照圖式自下面的詳細說明將更好地理解本發明，該些圖式並不一定按比例繪製，且其中：第1A圖是說明利用傳統的鰭式場效應電晶體(FINFET)製程技術鄰近單擴散中斷(SDB)形成源/汲區的剖視圖；第1B圖是說明在第1A圖的源/汲區上所形成的接觸中的可能缺陷的剖視圖；第2A圖是說明利用替代FINFET製程技術鄰近單擴散中斷(SDB)形成源/汲區的剖視圖；第2B圖是說明在第2A圖的源/汲區上所形成的接觸中的可能缺陷的剖視圖；第3圖是說明一種形成半導體結構的方法的流程圖，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散中斷(SDB)型隔離區；第4A至4B圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖； 第5A至5C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第6A至6C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第7A至7C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第8A至8C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第9A至9C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第10A至10C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第11圖顯示依據第3圖的方法所形成的部分完成結構的剖視圖；第12A至12C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第13A至13C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖；第14至20圖顯示依據第3圖的方法相應形成的部分完成結構的剖視圖；以及第21A至21C圖顯示依據第3圖的方法所形成的部分完成結構的不同剖視圖。
如上所述，隨著鰭式場效應電晶體(FINFET) 尺寸不斷減小及FINFET密度不斷增加，可能難以在沒有影響魯棒性的情況下形成FINFET。
例如，請參照第1A至1B圖，在傳統的單擴散中斷(SDB)FINFET製程中，在基板上形成較長的半導體鰭片10。隨後，移除或切割該半導體鰭片的部分(例如，通過使用傳統的光刻圖案化及蝕刻製程)，以在該半導體鰭片10內形成溝槽。接著，用隔離材料填充該些溝槽，以形成溝槽隔離區15(被稱為單擴散中斷(SDB))。溝槽隔離區15在半導體鰭片10內定義一個或多個主動裝置區11。接著，執行額外的製程以利用該一個或多個主動裝置區11形成一個或多個FINFET。這些額外製程常常包括形成磊晶源/汲區13。也就是說，在通道區12的相對側上的各主動裝置區11內形成源/汲凹槽。隨後，在各該源/汲凹槽內生長用於磊晶源/汲區13的磊晶半導體材料。不過，如果源/汲凹槽緊鄰相鄰的隔離區15形成，則在該源/汲凹槽內生長該磊晶半導體材料的暴露表面將包括半導體鰭片10的半導體表面以及相鄰隔離區15的隔離表面。在此情況下，位於磊晶源/汲區13的頂部表面16的一端的刻面角14將靠近隔離區15位於該凹槽內的深處(例如，鄰近該凹槽的底部)，因此，磊晶源/汲區13的頂部表面16相對半導體鰭片10的頂部表面17成角顯著。遺憾的是，當磊晶源/汲區13的頂部表面16的角度5較大時，後續形成的源/汲接觸18在此頂部表面上著陸可能是困難的，且可導致在接觸18與源/汲區13之間形成空隙19，從而可導致有 缺陷的裝置(見第1B圖)。
請參照第2A至2B圖，為最大限度地降低未著陸源/汲接觸的風險(如上所述)，在隔離區15上方可形成二氧化矽凸塊20。這些二氧化矽凸塊20可比隔離區15寬，從而各二氧化矽凸塊20的外邊緣將橫向延伸超出下方該隔離區的側壁。如此，當蝕刻該源/汲凹槽時，與隔離區15的側壁相鄰的半導體材料被保護。因此，在各源/汲凹槽內生長該磊晶半導體材料的暴露表面將包括位於該凹槽的相對側及底部上的半導體表面。在此情況下，靠近隔離區15位於磊晶源/汲區13的頂部表面16的端部的刻面角14將更靠近該凹槽的頂部，因此，磊晶源/汲區13的頂部表面16相對半導體鰭片10的頂部表面17將成角較小，從而最大限度地降低在源/汲接觸與下方源/汲區13之間產生空隙19(也就是，從而最大限度地降低未著陸接觸的風險)(見第2B圖)。遺憾的是，二氧化矽凸塊20的存在減小位於各源/汲區的頂部表面的各接觸區域的尺寸，從而因疊置誤差而增加缺陷風險。而且，儘管已開發製程技術以在閘極結構形成之前暴露半導體鰭片的側壁且基本同時減小二氧化矽凸塊20的尺寸，從而增加接觸區域的尺寸，但這些製程技術對該二氧化矽凸塊的最終形狀幾乎沒有控制。具體地說，這些製程技術使用垂直與橫向蝕刻兩者的組合，其可導致二氧化矽凸塊具有顯著彎曲的側壁及較小的閘極著陸區域。該彎曲側壁及較小閘極著陸區域可導致可能影響裝置魯棒性的所有各種狀況，包括例如著陸於該 二氧化矽凸塊的部分上的功能閘極，著陸於該二氧化矽凸塊及相鄰的源/汲區上的非功能閘極，以及該半導體鰭片的頂部表面中的過大凹坑。
鑒於上述，本文中揭示一種形成半導體結構的方法，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散中斷(SDB)型隔離區，以為該FINFET提供隔離。在該方法中，在半導體鰭片內可形成一個或多個溝槽隔離區(例如，SDB)；在各溝槽隔離區上方可形成隔離凸塊(例如，二氧化矽凸塊)；以及在各隔離凸塊上可形成側間隙壁。在用以降低該隔離凸塊的高度並自該半導體鰭片的側壁移除隔離材料的後續蝕刻製程期間，該側間隙壁防止該隔離凸塊的任意橫向蝕刻，以控制該隔離凸塊的最終形狀。而且，在用以在該半導體鰭片中形成源/汲凹槽的後續蝕刻製程期間，該側間隙壁保護與各溝槽隔離區相鄰的該半導體材料。因此，各源/汲凹槽將具有包括半導體表面的相對側及底部並將最大限度地降低後續形成於該源/汲凹槽內的磊晶源/汲區的頂部表面相對該半導體鰭片的頂部表面的角度。如此，將降低後續形成的源/汲接觸不觸及該源/汲區的風險(也就是，也將降低未著陸源/汲接觸的風險)。本文中還揭示一種依據該方法形成的半導體結構。
尤其，請參照第3圖的流程圖，本文中揭示一種形成半導體結構的方法，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)以及一個或多個單擴散 中斷(SDB)型隔離區，以定義該FINFET的主動區並為該FINFET提供隔離。
該方法可包括提供半導體晶圓。該半導體晶圓可為塊體半導體晶圓。或者，該半導體晶圓可為例如絕緣體上半導體晶圓(例如，絕緣體上矽(silicon-on-insulator；SOI)晶圓或任意其它合適的絕緣體上半導體晶圓)(未顯示)。此類絕緣體上半導體晶圓可包括基板(例如，矽基板或任意其它合適的基板，包括但不限於石英玻璃基板或碳化矽(SiC)基板)、位於該基板上的絕緣體層(例如，埋置氧化物(buried oxide；BOX)層或其它合適的絕緣體層)以及位於該絕緣體層上的半導體層。在任何情況下，該塊體半導體晶圓或該絕緣體上半導體晶圓的該半導體層(如適用)可由第一半導體材料(例如，矽或某些其它合適的單晶半導體材料)製成。
該方法還可包括在該半導體晶圓上形成至少一個半導體鰭片410(見第4A至4B圖)。為此揭示的目的，半導體鰭片是指較高且薄的、狹長的半導體本體，其基本呈矩形。通過使用例如傳統的光刻圖案化技術或側壁圖像轉移(sidewall image transfer；STI)技術，半導體鰭片410可自塊體半導體晶圓402的上部形成，如圖所示(或者自絕緣體上半導體晶圓的半導體層形成)。如此，半導體鰭片410將由該第一半導體材料(例如，矽或某些其它合適的單晶半導體材料)製成。在任何情況下，半導體鰭片410可具有第一頂部表面481、第一相對側壁482以及高度499。 應當注意，在形成之前或之後，半導體鰭片410可經摻雜，從而通道區(其將位於半導體鰭片410內)具有處於較低導電水準(level)的合適類型的導電性。例如，對於P型FINFET，半導體鰭片410可具有N導電性；而對於N型FINFET，半導體鰭片410可具有P導電性。或者，半導體鰭片410可為未摻雜。為說明目的，顯示單個半導體鰭片410。不過，應當說明，該半導體結構可形成有多個基本平行的半導體鰭片。
在該部分完成結構上方可沉積第一隔離層441，且可執行拋光製程(例如，化學機械拋光(chemical mechanical polishing；CMP)製程)以暴露半導體鰭片410的第一頂部表面481(見第4B圖)。
因此，第一隔離層441將鄰近半導體鰭片410的第一相對側壁482形成(以及，如適用，將填充相鄰半導體鰭片之間的空間)。第一隔離層441可為例如二氧化矽層。或者，第一隔離層441可包括一個或多個任意合適的隔離材料層(例如，二氧化矽、碳氧化矽等)。
隨後，在半導體鰭片410中可形成一個或多個溝槽450(見第5A至5C圖)。具體地說，可執行傳統的光刻圖案化及選擇性蝕刻製程，以形成一個或多個溝槽450。例如，在半導體鰭片410中可形成單個溝槽450，以橫向鄰近鰭式場效應電晶體(FINFET)的至少一個主動裝置區411設置。或者，在半導體鰭片410中可形成一對或多對相鄰溝槽450，以定義相應FINFET的主動裝置區411 的邊界(如圖所示)。在任何情況下，各溝槽450可具有自半導體鰭片410的第一頂部表面481所測量的第一深度498，以及沿垂直於半導體鰭片410的寬度的方向在半導體鰭片410的第一頂部表面481所測量的第一寬度497(見第5A圖)。第一深度498可等於或小於半導體鰭片410的高度499。此外，各溝槽450可橫穿半導體鰭片410的整個寬度至半導體鰭片410的第一相對側壁482上的第一隔離層441(見第5C圖)。
接著，在溝槽450中可形成一個或多個溝槽隔離區415(310，見第6A至6C圖)。具體地說，可沉積第二隔離層442以填充溝槽450。第二隔離層442可為例如二氧化矽層。或者，第二隔離層442可包括一個或多個任意合適的隔離材料層(例如，二氧化矽、碳氧化矽等)。第二隔離層442可由與第一隔離層441相同的隔離材料製成。或者，第二隔離層442可由與第一隔離層441不同的隔離材料製成。
或者，替代執行分離的圖案化及蝕刻製程來形成半導體鰭片410及溝槽450(如上所述及第4A至4B圖及第5A至5C圖中所示)，可形成半導體鰭片410及溝槽450的遮罩圖案且可在製程中蝕刻塊體半導體晶圓402的上部(或絕緣體上半導體晶圓的半導體層)，以基本同時形成半導體鰭片410及位於該半導體鰭片中並貫穿半導體鰭片410的整個寬度的一個或多個溝槽450(見第7A至7C圖)。在此情況下，在製程310，沉積第一隔離層441，以 使其橫向鄰近並覆蓋半導體鰭片410的第一相對側壁482(以及，如適用，將填充相鄰半導體鰭片之間的空間)設置並且還填充一個或多個溝槽450，從而形成一個或多個溝槽隔離區415。如上所述，第一隔離層441可包括一個或多個任意合適的隔離材料層(例如，二氧化矽、碳氧化矽等)。
接著，可執行拋光製程(例如，CMP製程)，以暴露半導體鰭片410的第一頂部表面481並完成溝槽隔離區415。如此，各溝槽隔離區415將具有第二頂部表面483(其與半導體鰭片410的第一頂部表面481大致齊平)，且還將具有位於半導體鰭片410內的第二相對側壁484。
為說明目的，下面就第8A至8C圖中所示的部分完成結構說明並在圖式中顯示其餘製程步驟。
隨後，硬遮罩層可形成於該部分完成結構上方，尤其在位於該半導體鰭片的第一相對側壁上的第一隔離層441上並進一步橫向延伸於半導體鰭片410的第一頂部表面481上方以及各溝槽隔離區415的第二頂部表面483上方(312)。該硬遮罩層可為例如氮化矽硬遮罩層。或者，該硬遮罩層可由不同於用於第一隔離層441以及後續沉積的額外隔離層443(在下面的製程318詳細討論)的任意其它合適的硬遮罩材料製成。
接著，分別在一個或多個溝槽隔離區415上方的該硬遮罩層中可形成一個或多個凸塊開口451(314，見第9A至9C圖)。具體地說，可執行光刻圖案化 及蝕刻製程，以形成凸塊開口451。各凸塊開口451可基本垂直延伸穿過該硬遮罩層至下方的溝槽隔離區415，從而在各凸塊開口451內，溝槽隔離區415的第二頂部表面483暴露於凸塊開口451的底部(見第9A及9C圖)。凸塊開口451及下方的溝槽隔離區415可大致垂直對齊並且可具有大致相等的寬度，如圖所示。或者，凸塊開口451的寬度可略大於或略小於下方溝槽隔離區415的寬度。此外，各凸塊開口451可鄰近至少一個遮罩區430(也就是，該遮罩層的剩餘部分)，該遮罩區在半導體鰭片410內的主動裝置區411上方對齊且橫向延伸超出半導體鰭片410的第一相對側壁482至相鄰的第一隔離層441上(見第9A及9B圖)。應當注意，用以形成凸塊開口451的該蝕刻可停止於溝槽隔離區415的第二頂部表面483上，該第二頂部表面基本與半導體鰭片410的第一頂部表面481共面(如圖所示)。或者，可略微回蝕刻第二頂部表面483。
接著，可沉積額外的隔離層443以填充一個或多個凸塊開口451，從而分別在一個或多個溝槽隔離區415上形成一個或多個隔離凸塊425(316，見第10A至10C圖)。額外隔離層443可為例如二氧化矽層，從而該隔離凸塊為二氧化矽凸塊。或者，額外隔離層443可包括一個或多個任意合適的隔離材料層(例如，二氧化矽、碳氧化矽等)。在任何情況下，額外隔離層443可由與第一隔離層441相同的隔離材料製成，或者可由不同的隔離材料製成。應當注意，如果額外隔離層443的隔離材料不同於第 一隔離層441的隔離材料，則它必須經預先選擇以具有特定的蝕刻屬性(見下面關於製程320所述)。接著，可執行拋光製程(例如，CMP製程)，以自遮罩區430的頂部上方移除額外隔離層443，從而各隔離凸塊425具有第三頂部表面485(其與遮罩區430的頂部大致齊平)以及第三相對側壁486。
分別在溝槽隔離區415上方形成隔離凸塊425以後，在各隔離凸塊425的第三相對側壁486上可形成側間隙壁426(318，見第11圖)。例如，利用該硬遮罩層作為間隙壁層可形成側間隙壁426。具體地說，可執行乾式蝕刻製程，以自隔離凸塊425及半導體鰭片410的水平表面移除該硬遮罩層的部分(也就是，遮罩區430的部分)，從而該硬遮罩層的僅存部分(也就是，遮罩區430的僅存部分)橫向鄰近該隔離凸塊的垂直表面設置，以形成側間隙壁426。或者，為製造側間隙壁426，可完全移除(也就是，剝離)該硬遮罩層的剩餘部分，尤其遮罩區430(例如，通過使用選擇性濕式蝕刻製程)。接著，可使用傳統的側間隙壁形成技術。也就是說，在該部分完成結構上方可沉積共形介電間隙壁層並可執行非等向性蝕刻製程，以自隔離凸塊425及半導體鰭片410的水平表面移除該共形介電間隙壁層的部分，從而該共形間隙壁層的僅存部分橫向鄰近該隔離凸塊的垂直表面設置，以形成側間隙壁426。
在製程318無論是使用該硬遮罩層還是共形介電間隙壁層來形成側間隙壁426，側間隙壁426的材 料都應當是與用於至少第一隔離層441及額外隔離層443的隔離材料不同的介電材料。而且，給定隔離凸塊425的寬度496與其上的側間隙壁426的寬度495的組合應當使側間隙壁426的至少外部位於半導體鰭片410的第一頂部表面481上方並與其緊鄰(也就是，使側間隙壁426的至少外部橫向延伸超出下方溝槽隔離區415的第二相對側壁484一定距離)。
隨後，可執行蝕刻製程以暴露半導體鰭片410的第一相對側壁482並基本同時凹入各隔離凸塊425的第三頂部表面485(320，見第12A至12C圖)。具體地說，該蝕刻製程可經執行以選擇性蝕刻位於半導體鰭片410的半導體材料上方以及側間隙壁426的介電材料上方的第一隔離層441及隔離凸塊425的隔離材料，從而暴露位於各主動裝置區411的半導體鰭片410的第一相對側壁482並且還凹入各隔離凸塊425的第三頂部表面485。在製程320可獨立及/或組合使用一種或多種蝕刻技術。例如，如果第一隔離層441及額外隔離層443由二氧化矽製成，可執行徑向線縫隙天線(radial line slot antenna；RLSA)等離子體蝕刻技術，接著執行化學氧化物移除(chemical oxide removal；COR)技術以及/或者SiconiTM乾化學蝕刻技術。在任何情況下，在製程320期間不蝕刻側間隙壁426(其由與第一隔離層441及額外隔離層443不同的材料製成)，從而各隔離凸塊425的高度將小於相鄰側間隙壁426的高度。而且，這些側間隙壁426防止橫向蝕刻隔離凸塊425(也 就是，防止回蝕刻第三相對側壁486)。通過防止蝕刻側間隙壁486及橫向蝕刻隔離凸塊425，該方法控制各隔離凸塊425的最終形狀並進一步控制側間隙壁426的外邊緣橫向延伸超出下方溝槽隔離區415的第二相對側壁484並延伸至半導體鰭片410的第一頂部表面481上的預定距離。
接著，可使用各主動裝置區411來形成相應的FINFET(322)。
為在製程322形成該FINFET，在該部分完成結構上可形成閘極結構(324，見第13A至13C圖)。在製程324所形成的閘極結構可包括位於各通道區412的半導體鰭片410的第一頂部表面481及第一相對側壁482上的閘極結構460(例如，基本位於一對相鄰溝槽隔離區415的中心)以及位於各隔離凸塊425的第三頂部表面485上的閘極結構460’。
在製程324所形成的閘極結構460/460’可為犧牲閘極結構，將其用作後續替代金屬閘極(replacement metal gate；RMG)製程的占位體(下面在製程334詳細討論)。為形成犧牲閘極結構，在該部分完成結構上可形成犧牲閘極堆疊。在一個示例實施例中，該犧牲閘極堆疊可包括：薄犧牲氧化物層；位於該犧牲氧化物層上的犧牲多晶矽層、犧牲非晶矽層或某些其它合適的犧牲材料的犧牲層；以及犧牲閘極覆蓋層，例如犧牲氮化矽閘極覆蓋層。接著，可執行光刻圖案化及蝕刻製程，以自此犧牲閘極堆疊形成犧牲閘極461，其各具有犧牲閘極覆蓋463(如圖所 示)。
或者，在製程324所形成的閘極結構460/460’可為傳統的先閘極閘極結構。為形成先閘極閘極結構，在該部分完成結構上可形成先閘極閘極堆疊。在一個示例實施例中，該先閘極閘極堆疊可包括：閘極介電層，例如二氧化矽閘極介電層；位於該閘極介電層上的閘極導體層，例如多晶矽閘極導體層；以及位於該閘極導體層上的閘極覆蓋層，例如氮化矽閘極覆蓋層。接著，可執行光刻圖案化及蝕刻製程，以自此閘極堆疊形成先閘極閘極，其各具有閘極覆蓋。
在任何情況下，在閘極結構460/460’的側壁上可形成額外側間隙壁464，尤其閘極側間隙壁(326，見第14圖)。為形成額外側間隙壁464，在該部分完成結構上方可沉積較薄的共形介電間隙壁層(例如，較薄的共形氮化矽間隙壁層)。接著，可執行非等向性蝕刻製程，以自水平表面移除該共形介電間隙壁層，從而在閘極結構460/460’的基本垂直表面上形成額外側間隙壁464。如果各隔離凸塊425上的側間隙壁426及閘極結構460/460’上的額外側間隙壁464由相同的介電材料(例如，氮化矽)製成，則當蝕刻額外側間隙壁464的該介電間隙壁層時，也將降低側間隙壁426的高度(如圖所示)。
接著，在閘極結構460的相對側上的半導體鰭片410的主動裝置區411中可形成FINFET的源/汲凹槽480(328，見第15圖)。為形成源/汲凹槽480，可使用 選擇非等向性蝕刻製程來相對側間隙壁426、464及閘極覆蓋463的材料選擇性蝕刻半導體鰭片410的暴露材料。由於側間隙壁426橫向延伸超出溝槽隔離區415的第二相對側壁484並延伸至半導體鰭片410的第一頂部表面481上的距離，側間隙壁426保護與各溝槽隔離區415的第二相對側壁484相鄰的半導體鰭片410的區域。如此，各源/汲凹槽480將具有鄰近通道區412的第一側488、鄰近溝槽隔離區415但與其物理隔開的相對第一側488的第二側489，以及底部487。各源/汲凹槽480的底部487可處於第二深度494，該第二深度小於針對溝槽隔離區415所形成的溝槽的第一深度498。
接著，在源/汲凹槽480內可形成源/汲區413(330，見第16圖)。例如，通過在源/汲凹槽480中磊晶沉積半導體層可形成源/汲區413。該半導體層可經原位摻雜，以具有處於較高導電水準的合適類型的導電性。例如，對於P型FINFET，該半導體層可經P型摻雜物原位摻雜，以具有P+導電性；而對於N型FINFET，該半導體層可經N型摻雜物原位摻雜，以具有N+導電性。該半導體層可由與形成半導體鰭片410所使用的材料相同的第一半導體材料(例如，矽)製成。或者，該半導體層可由不同於該第一半導體材料的第二半導體材料製成。所使用的第二半導體材料類型可經預先選擇以增強FINFET性能並且可依據正在形成的該FINFET是P型FINFET還是N型FINFET而變化。例如，對於P型FINFET，該半導體層可 為矽鍺(SiGe)層，其將增強該P型FINFET的通道區內的多數載流子遷移率，從而增強性能。對於N型FINFET，該半導體層可為碳化矽(SiC)層，其將增強該N型FINFET的通道區內的多數載流子遷移率，從而增強性能。
在任何情況下，由於各源/汲凹槽480與相鄰溝槽隔離區415物理隔開，半導體表面將不僅暴露於鄰近通道區412的第一側488及底部487，而且暴露於第二側489(也就是，鄰近溝槽隔離區415)。因此，當在源/汲凹槽480中磊晶沉積半導體層以形成源/汲區413時，該半導體層將生長於該凹槽的底部487上以及兩側488至489上。如此，各源/汲區413將具有第四頂部表面490且該第四頂部表面490相對半導體鰭片410的第一頂部表面481的角度將被最大限度地降低。例如，各源/汲區413的第四頂部表面490可大致平行於並齊平或高於半導體鰭片410的第一頂部表面481。
在形成源/汲區413之後，可接著執行額外製程，以完成半導體結構400(332至338)。
例如，在該部分完成結構上方可沉積覆被層間介電(interlayer dieleetric；ILD)層444(332，見第17圖)。ILD層444可為例如氧化矽層或一個或多個任意合適的ILD材料層(例如，二氧化矽、氮化矽、硼磷矽酸鹽玻璃(BPSG)、四乙基正矽酸鹽(TEOS)、氟化四乙基正矽酸鹽(FTEOS)等)。
此外，與先閘極閘極結構相反，如果在製 程324所形成的閘極結構460/460’是犧牲閘極結構，則可執行拋光製程(例如，CMP製程)，以自各閘極結構460/460’暴露犧牲閘極461的頂部(也就是，以移除犧牲閘極覆蓋463)。接著，可選擇性移除犧牲閘極461，以形成閘極開口465/465’(見第16圖)並可用替代金屬閘極(RMG)470/470’填充閘極開口465/465’(334，見第18圖)。
在一個示例實施例中，用RMG替代該犧牲閘極可執行如下。可相對半導體鰭片410的半導體材料以及相對額外側間隙壁464及ILD層444的相鄰介電材料選擇性蝕刻犧牲閘極461的犧牲材料，從而在各通道區412及各隔離凸塊425上方的ILD層444中形成閘極開口465及465’。應當注意，由於各犧牲閘極結構460鄰近通道區412處的半導體鰭片410的第一頂部表面481及第一相對側壁482形成，因此相應的閘極開口465將暴露通道區412處的半導體鰭片410的第一頂部表面481及第一相對側壁482。在任何情況下，各閘極開口465/465’將具有用額外側間隙壁464加襯的側壁。接著，在該閘極開口中可形成替代金屬閘極(RMG)。該RMG可包括位於鄰近通道區412處的半導體鰭片410的第一頂部表面481及第一相對側壁482的閘極開口465中的用於FINFET 401的功能RMG 470以及位於隔離凸塊425上方的非功能RMG 470’(見第19圖)。用以形成RMG的示例技術包括共形沉積閘極介電層471以加襯閘極開口465/465’，以及接著在閘極介電層471上沉積閘極導體層堆疊472，以填充該閘極開口。閘極導 體層堆疊472可包括例如至少一個共形功函數金屬層以及位於該共形功函數金屬層上的導電填充材料層。
在RMG中，共形閘極介電層471可為二氧化矽閘極介電層。作為替代且較佳地，共形閘極介電層471可為高K閘極介電層。該高K閘極介電層可為例如介電常數大於二氧化矽的介電常數(也就是，大於3.9)的介電材料。示例高K介電材料包括但不限於鉿(Hf)基介電質(例如，氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鋁鉿等)或其它台適的高k介電質(例如，氧化鋁、氧化鉭、氧化鋯等)。該共形功函數金屬可包括金屬材料或金屬合金材料，其經預先選擇以在給定該FET的導電類型的情況下獲得最佳閘極導體功函數。例如，NFET的最佳閘極導體功函數將例如在3.9ev與約4.2eV之間。具有在此範圍內的功函數的示例金屬(及金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁，及其合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭，以及碳化鋁。PFET的最佳閘極導體功函數將例如在約4.9eV與約5.2eV之間。具有在此範圍內的功函數的示例金屬(以及金屬合金)包括但不限於釘、鈀、鉑，鈷，以及鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等)以及金屬氮化物(例如，鈦氮化物、鈦矽氮化物、組矽氮化物、鈦鋁氮化物、鉭鋁氮化物等)。該導電填充材料層可為金屬或金屬合金覆被層，例如鎢、鎢合金(例如，矽化鎢或鈦鎢)、鈷、鋁或任意其它合適的金屬或金屬合金。在任何情況下，在沉積該RMG材料以填充閘極開口465/465’以後，可執行拋光 製程(例如，CMP製程)，以自ILD層444的頂部表面上方移除該RMG材料。接著，可回蝕刻(也就是，凹入)該閘極開口內的該RMG材料。在回蝕刻該RMG材料以後，可沉積並拋光(例如，通過CMP)介電覆蓋層(例如，氮化矽覆蓋層)，以形成RMG 470/470’的介電覆蓋473。應當理解，用以形成該RMG的上述技術僅是出於說明目的提供，並非意圖為限制性的。作為替代，可使用任意其它合適的技術來形成RMG。
接著，可執行光刻圖案化及蝕刻製程，以形成接觸開口478，其基本垂直延伸穿過ILD層444至源/汲區413的第四頂部表面490(336，見第20圖)。接著，在接觸開口478中可形成源/汲接觸418(在現有技術中也被稱為金屬塞)(338，見第21A至21C圖)。為形成這些源/汲接觸418，可例如可選地沉積一個或多個共形層例如共形黏著層(例如，鈦黏著層或其它合適的黏著層)以及/或者共形阻擋層(例如，氮化鈦阻擋層或其它合適的阻擋層)以加襯該接觸開口，接著沉積導體，尤其金屬或金屬合金(例如，鎢、鈷、鋁或任意其它合適的金屬塞材料)以填充該接觸開口內的剩餘空間。在任何情況下，由於最大限度地降低各源/汲區413的第四頂部表面490相對半導體鰭片410的第一頂部表面481的角度(如上面在製程330所述)，因此降低在製程336接觸開口478不觸及源/汲區413的風險。因此，降低任意未著陸接觸的風險。也就是說，降低在製程338所形成的任意給定源/汲接觸418與下方源/汲 區413之間存在缺陷尤其空隙的風險。
請參照第21A至21C圖，本文中還揭示半導體結構400的實施例，該半導體結構包括一個或多個鰭式場效應電晶體(FINFET)401以及為該FINFET提供隔離的一個或多個單擴散中斷(SDB)型隔離區。
半導體結構400可包括位於半導體基板上的半導體鰭片410。例如，半導體鰭片410可自塊體半導體晶圓402的上部形成，如圖所示。或者，半導體鰭片410可自絕緣體上半導體晶圓(例如，絕緣體上矽(SOI)晶圓或任意其它合適的絕緣體上半導體晶圓)的半導體層形成。在任何情況下，該半導體鰭片可由第一半導體材料製成(例如，矽或某些其它合適的單晶半導體材料)。出於本發明的目的，半導體鰭片是指較高且薄的、狹長的半導體本體，其基本呈矩形。在任何情況下，半導體鰭片410可具有第一頂部表面481及第一相對側壁482。
半導體結構400還可包括與半導體鰭片410的第一相對側壁482相鄰的第一隔離層441。第一隔離層441可為例如二氧化矽層。或者，第一隔離層441可包括一個或多個任意合適的隔離層材料(例如，二氧化矽、碳氧化矽等)。
在半導體鰭片410內，半導體結構400還可包括分別用於一個或多個鰭式場效應電晶體(FINFET)的一個或多個主動裝置區411，以及橫向鄰近各主動裝置區411設置的至少一個溝槽隔離區415(例如，SDB型隔離 區)。例如，各主動裝置區411可橫向位於一對相鄰的溝槽隔離區415之間。各溝槽隔離區415可包括溝槽450，其基本垂直延伸至半導體鰭片410中至第一深度498，橫穿半導體鰭片410的整個寬度，並由與半導體鰭片410的第一相對側壁482相鄰的同一第一隔離層441填充。或者，如上面就該方法所述，各溝槽450可由第二隔離層442填充。在任何情況下，各溝槽450的第一深度498可等於或小於半導體鰭片410的高度499，且各溝槽隔離區415可具有第二頂部表面483(其與半導體鰭片410的第一頂部表面481大致齊平)以及位於半導體鰭片410內的第二相對側壁484。應當注意，如第21B及21C圖中所示，第一隔離層441的頂部低於主動裝置區411處的半導體鰭片410的第一頂部表面481的水準，但與溝槽隔離區415處的半導體鰭片410的第一頂部表面481齊平。
半導體結構400還可包括位於各溝槽隔離區415的第二頂部表面483上的隔離凸塊425。各隔離凸塊425及下方的溝槽隔離區415可大致垂直對齊且可具有大致相等的寬度(沿半導體鰭片410的長度方向測量)，如第21A圖中所示。或者，隔離凸塊425的寬度可略大於或略小於下方溝槽隔離區415的寬度。各隔離凸塊425還可橫向延伸超出溝槽隔離區415及半導體鰭片410的第一相對側壁，以位於第一隔離層441上方並與其緊鄰。隔離凸塊425可由額外隔離層443製成。額外隔離層443可為例如二氧化矽層，從而該隔離凸塊為二氧化矽凸塊。或者， 額外隔離層443可包括一個或多個任意合適的隔離材料層(例如，二氧化矽、碳氧化矽等)。關於第一隔離層441、可選的第二隔離層442以及額外隔離層443的隔離材料的選擇見上面有關該方法的詳細討論。在任何情況下，各隔離凸塊425可具有第三頂部表面485及第三相對側壁486。
半導體結構400還可包括位於各隔離凸塊425的第三相對側壁486上的側間隙壁426。側間隙壁426的材料可為與用於至少第一隔離層441及額外隔離層443的隔離材料不同的介電材料。例如，側間隙壁426可為氮化矽側間隙壁。而且，給定隔離凸塊425的寬度496與其上各側間隙壁426的寬度495的組合應當使側間隙壁426的至少外部位於半導體鰭片410的第一頂部表面481上方並與其緊鄰(也就是，使側間隙壁426的至少外部橫向延伸超出下方溝槽隔離區415的第二相對側壁484一定距離)。
半導體結構400還可包括至少一個電晶體401，尤其至少一個FINFET。各FINFET 401可包括源/汲區413；橫向位於源/汲區413之間的通道區412；以及鄰近通道區412處的半導體鰭片410的第一頂部表面481及第一相對側壁482的閘極結構。
具體地說，通道區412可位於半導體鰭片410中的相應主動裝置區411內。主動裝置區411或至少其中的通道區412可具有處於較低導電水準的合適類型的導電性。例如，對於P型FINFET，通道區412可經摻雜以具有N導電性；而對於N型FINFET，通道區412可經 摻雜以具有P導電性。或者，通道區412可為未摻雜。
該閘極結構可為替代金屬閘極(RMG)結構470，如圖所示。或者，該閘極結構可為先閘極閘極結構。閘極側間隙壁464(例如，氮化矽閘極側間隙壁)可橫向鄰近各閘極結構設置。應當注意，給定如上詳細所述的用以形成半導體結構400的方法，半導體結構400還將包括位於各隔離凸塊425上方的具有閘極側間隙壁464的非功能閘極結構(例如，非功能RMG 470’)。
源/汲區413可位於閘極結構470的相對側上。各源/汲區413可包括源/汲凹槽，其具有第一側488、與第一側488相對的第二側489以及底部487。第一側488可橫向鄰近通道區412設置。第二側489可橫向鄰近溝槽隔離區415並與其物理隔開設置。底部487可處於第二深度494，其高於用於溝槽隔離區415的溝槽的第一深度498。各源/汲區413還可包括位於該源/汲凹槽內的半導體層並可具有第四頂部表面490。
該半導體層可為磊晶半導體層，其經原位摻雜以具有處於較高的導電水準的適當類型的導電性。例如，對於P型FINFET，該額外半導體層可經P型摻雜物原位摻雜，以具有P+導電性；而對於N型FINFET，該額外半導體層可經N型摻雜物原位摻雜，以具有N+導電性。此外，該半導體層可由與半導體鰭片410所使用的材料相同的第一半導體材料製成(例如矽)。或者，該半導體層可由不同於該第一半導體材料的第二半導體材料製成。所使 用的該第二半導體材料類型可經預先選擇以增強FINFET性能並可依據正在形成的該FINFET是P型FINFET還是N型FINFET而變化。例如，對於P型FINFET，該額外半導體層可為矽鍺(SiGe)層，其將增強該P型FINFET的通道區內的多數載流子遷移率，從而增強性能。對於N型FINFET，該額外半導體層可為碳化矽(SiC)層，其將增強該N型FINFET的通道區內的多數載流子遷移率，從而增強性能。
如上所述，在製程期間，位於隔離凸塊425上的側間隙壁426保護與溝槽隔離區415緊鄰的半導體鰭片410的區域，以確保半導體表面暴露於該源/汲凹槽的相對側及底部上。由於該源/汲凹槽的該相對側及底部包括半導體表面(其上磊晶沉積半導體層以形成源/汲區413)，因此將最大限度地降低各源/汲區413的第四頂部表面490相對半導體鰭片410的第一頂部表面481的角度。因此，例如，各源/汲區413的第四頂部表面490可大致平行並齊平或高於半導體鰭片410的第一頂部表面481。
半導體結構400還可包括位於各源/汲區413的第四頂部表面490上並橫向包圍閘極結構470/470’的覆被層間介電(ILD)層444。ILD層444可為例如氧化矽層或一個或多個任意合適的ILD材料層(例如，二氧化矽、氮化矽、硼磷矽酸鹽玻璃(BPSG)、四乙基正矽酸鹽(TEOS)、氟化四乙基正矽酸鹽(FTEOS)等)。
半導體結構400還可包括源/汲接觸418(在 現有技術中也被稱為金屬塞)。具體地說，半導體結構400可包括基本垂直延伸穿過ILD層444至源/汲區413的第四頂部表面490的接觸開口。位於該接觸開口內的源/汲接觸418可包括一個或多個共形層例如共形，黏著層(例如，鈦黏著層或其它合適的黏著層)以及/或者共形阻擋層(例如，氮化鈦阻擋層或其它合適的阻擋層)，其加襯該接觸開口。源/汲接觸418還可包括導體，尤其金屬或金屬合金(例如，鎢、鈷、鋁或任意其它合適的金屬塞材料)，其填充該接觸開口內的剩餘空間。如上所述，由於形成該半導體結構的該方法確保降低各源/汲區413的第四頂部表面490相對半導體鰭片410的第一頂部表面481的角度，因此也降低任意未著陸接觸的風險。也就是說，降低在任意給定的源/汲接觸418與下方源/汲區413之間存在缺陷尤其空隙的風險。
在上述方法及半導體結構的實施例中，FINFET 401可為N型FINFET或P型FINFET。如所述的那樣，對於N型FINFET，通道區可具有P型導電性(或可為未摻雜)且源/汲區可具有N型導電性；而對於P型FINFET，通道區可具有N型導電性(或可為未摻雜)且源/汲區可具有P型導電性。本領域的技術人員將意識到，可使用不同的摻雜物來獲得不同的導電類型且該摻雜物可依據所使用的不同半導體材料而變化。例如，具有N型導電性的矽基半導體材料通常用N型摻雜物摻雜(例如，第V組摻雜物，如砷(As)、磷(P)或銻(Sb))，而具有P型導電性 的矽基半導體材料通常用P型摻雜物摻雜(例如，第III組摻雜物，如硼(B)或銦(In))。或者，具有P型導電性的氮化鎵(GaN)基半導體材料通常用鎂(Mg)摻雜，而具有N型導電性的氮化鎵(GaN)基半導體材料通常用矽(Si)摻雜。本領域的技術人員也將意識到，不同的導電水準將依賴於該摻雜物的相對濃度水準。
應當理解，本文中所使用的術語是出於說明所揭示的結構及方法的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，本文中所使用的術語“包括”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。另外，本文中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意圖說明當它們以圖式中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以圖式中取向並顯示時該些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊設置，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊設置，以及一個元件橫向圍繞 另一個元件將鄰近並環繞該另一個元件的外側壁。申請專利範圍中的所有手段或步驟加功能元件的相應結構、材料、動作及均等物意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元件。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。

Claims (20)

  1. 一種形成半導體結構之方法，該方法包括：在半導體鰭片中形成隔離區，該半導體鰭片具有第一頂部表面及第一相對側壁且該隔離區具有第二頂部表面及第二相對側壁；在該第一頂部表面及該第二頂部表面上方形成硬遮罩層；在該硬遮罩層中形成在該隔離區上方對齊的凸塊開口；在該隔離區上的該凸塊開口中形成隔離凸塊，該隔離凸塊具有第三頂部表面及第三相對側壁；在該第三相對側壁上形成側間隙壁；以及執行蝕刻製程以暴露該半導體鰭片的該第一相對側壁並凹入該隔離凸塊的該第三頂部表面，其中，該側間隙壁防止在該蝕刻製程期間橫向蝕刻該隔離凸塊。
  2. 如申請專利範圍第1項所述之方法，所述形成該側間隙壁包括使用乾式蝕刻製程以自水平表面移除該硬遮罩層的部分。
  3. 如申請專利範圍第1項所述之方法，所述形成該側間隙壁包括：移除該硬遮罩層；沉積共形介電間隙壁層；以及執行非等向性蝕刻製程以形成該側間隙壁。
  4. 如申請專利範圍第1項所述之方法，其中，包含該隔離凸塊的該凸塊開口與包含該隔離區的溝槽具有大致相等的寬度。
  5. 如申請專利範圍第1項所述之方法，其中，該隔離凸塊與該側間隙壁包括不同的材料。
  6. 如申請專利範圍第1項所述之方法，還包括：在該半導體鰭片中蝕刻凹槽，該側間隙壁在該蝕刻期間保護與該隔離區的該第二相對側壁相鄰的該半導體鰭片的區域，以使該凹槽與該隔離區物理隔開，且在該凹槽內，使半導體表面暴露於該凹槽的相對側及該凹槽的底部；以及在該半導體表面上磊晶沉積半導體層。
  7. 如申請專利範圍第6項所述之方法，其中，該半導體鰭片與該半導體層包括不同的半導體材料。
  8. 如申請專利範圍第1項所述之方法，還包括在該隔離凸塊上及在通道區上方的該半導體鰭片的主動裝置區上形成閘極結構；以及在該閘極結構上形成額外側間隙壁，其中，在所述形成該額外側間隙壁期間，降低該側間隙壁的高度。
  9. 一種形成半導體結構之方法，該方法包括：在半導體鰭片中形成隔離區，該半導體鰭片具有第一頂部表面及第一相對側壁且各隔離區具有第二頂部表面及第二相對側壁；在該半導體鰭片的該第一頂部表面及各隔離區的 該第二頂部表面上形成硬遮罩層；分別該硬遮罩層中形成在該隔離區上方對齊的凸塊開口；在該隔離區上的該凸塊開口中形成隔離凸塊，各隔離凸塊具有第三頂部表面及第三相對側壁；在該第三相對側壁上形成側間隙壁，所述形成該側間隙壁包括使用乾式蝕刻製程以自水平表面移除該硬遮罩層的部分；以及執行蝕刻製程以暴露該半導體鰭片的該第一相對側壁並凹入各隔離凸塊的該第三頂部表面，其中，該側間隙壁防止在該蝕刻製程期間橫向蝕刻該隔離凸塊的該第三相對側壁。
  10. 如申請專利範圍第9項所述之方法，其中，包含該隔離凸塊的該凸塊開口與包含該隔離區的溝槽具有大致相等的寬度。
  11. 如申請專利範圍第9項所述之方法，還包括在各主動裝置區中形成源/汲區，以使通道區橫向位於該源/汲區之間，所述形成該源/汲區包括：在各主動裝置區中蝕刻源/汲凹槽，該側間隙壁在該蝕刻期間保護與各隔離區的該第二相對側壁相鄰的該半導體鰭片的區域，以使該源/汲凹槽與該隔離區物理隔開，且在各源/汲凹槽內，使半導體表面暴露於鄰近該通道區的該源/汲凹槽的第一側、相對該第一側的該源/汲凹槽的第二側以及該源/汲凹槽的底部；以及 在該半導體表面上磊晶沉積半導體層。
  12. 如申請專利範圍第11項所述之方法，其中，該半導體鰭片與該半導體層包括不同的半導體材料。
  13. 如申請專利範圍第9項所述之方法，還包括在該隔離凸塊上及在通道區上方的各主動裝置區上形成閘極結構；以及在該閘極結構上形成額外側間隙壁，其中，在所述形成該額外側間隙壁期間，降低該側間隙壁的高度。
  14. 如申請專利範圍第13項所述之方法，其中，該隔離凸塊包括氧化矽凸塊，以及其中，該側間隙壁及該額外側間隙壁包括氮化矽側間隙壁。
  15. 一種半導體結構，包括：半導體鰭片，具有第一頂部表面並包括主動裝置區；隔離區，位於該半導體鰭片中，橫向鄰近該主動裝置區，該隔離區具有第二頂部表面；隔離凸塊，位於該隔離區的該第二頂部表面上；側間隙壁，位於該隔離凸塊上並具有位於該半導體鰭片的該第一頂部表面上方並與該半導體鰭片的該第一頂部表面直接接觸的至少一個部分，其中，該側間隙壁防止在蝕刻製程期間橫向蝕刻該隔離凸塊；以及電晶體，包括位於該主動裝置區內的通道區；以及位於該通道區與該隔離區之間的源/汲區，該源/汲區 具有與該通道區相鄰的第一側以及相對該第一側並與該隔離區物理隔開的第二側。
  16. 如申請專利範圍第15項所述之半導體結構，其中，該側間隙壁與該隔離凸塊包括不同的材料。
  17. 如申請專利範圍第15項所述之半導體結構，其中，該側間隙壁包括氮化矽且該隔離凸塊包括二氧化矽。
  18. 如申請專利範圍第15項所述之半導體結構，其中，該隔離凸塊與該隔離區具有大致相等的寬度。
  19. 如申請專利範圍第15項所述之半導體結構，該源/汲區包括：位於該主動裝置區中的源/汲凹槽；以及位於該源/汲凹槽中的磊晶半導體層。
  20. 如申請專利範圍第19項所述之半導體結構，其中，該半導體鰭片與該磊晶半導體層包括不同的半導體材料。
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