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TW201601219A - 半導體裝置及其形成方法 - Google Patents

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TW201601219A
TW201601219A TW104120519A TW104120519A TW201601219A TW 201601219 A TW201601219 A TW 201601219A TW 104120519 A TW104120519 A TW 104120519A TW 104120519 A TW104120519 A TW 104120519A TW 201601219 A TW201601219 A TW 201601219A
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黃玉蓮
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台灣積體電路製造股份有限公司
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Abstract

一種用以保護高遷移率材料以免暴露於高溫步驟下的方法和結構，包含提供一基板，其具有從其中延伸出的至少一鰭片。此至少一鰭片包含一虛擬通道以及一源極/汲極區域，虛擬閘極疊層形成在虛擬通道上。第一層間介電質層形成在包含鰭片的基板上，平坦化第一層間介電質層以暴露出虛擬閘極疊層。在平坦化第一層間介電質層之後，移除虛擬閘極疊層以及虛擬通道以形成凹槽，形成一高遷移率材料通道區域在凹槽中。在形成高遷移率材料通道區域之後，形成接觸開口在上覆源極/汲極區域的第二層間介電質層中，以及形成低蕭特機位能障材料在源極/汲極區域上。

Description

半導體裝置及其形成方法
本發明係關於一種場效電晶體，且特別是有關於一種鰭式場效電晶體熱保護方法及相關結構。
電子工業對於更小和更快的電子裝置的需求相當快速增長，這些電子裝置同時能夠支持以增加複雜和精密的功能的數量，因此，在半導體工業中，持續存在製造出低花費、高效能和低耗能的積體電路的趨勢。至此為止，藉由縮小半導體積體電路尺寸(例如：縮小特徵尺寸)，並藉此改善生產效率和降低相關聯的花費，這些目標已經達成了一大半。但是，這樣的尺寸縮小亦會增加半導體製作過程的複雜性，因此，可以理解的是，在半導體積體電路和裝置的持續改良中，半導體製作過程和技術也需要類似的改良。
最近，藉由增加閘極-通道耦合、減少斷態電流和減少短通道效應(short-channel effect,SCE)的方式，引入多閘極裝置以改善閘極控制。這樣的多閘極裝置之一是鰭式場效電晶體(fin field-effect transistor,FinFET)，鰭式場效電晶體得名於如鰭一般的結構，其從基板延伸出來並形成於其上，鰭狀結構用以形成場 效電晶體通道。鰭式場效電晶體適用於傳統的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)製程，當維持閘極控制和緩和SCE時，鰭式場效電晶體的三維結構使其可被大幅度地縮小。此外，高遷移率材料已被研究出來，但是，現存的半導體製作流程在整個製作流程的各種步驟中需要高溫步驟，例如在氧化退火期間、氮化矽沉積、摻雜物擴散期間和活化退火，其對於高遷移率材料有不利的影響。特別的是，在典型的半導體製程期間碰到的高溫情況下，高遷移率材料不會保持熱穩定性，導致高遷移率材料的品質下降，裝置的效能亦會下降，因此，現存的技術在各個方面中並非完善。
本發明的實施方式提供一種製作半導體裝置的方法包含：提供一基板，包含從其中延伸出的一鰭片；形成一源極區域以及一汲極區域在鰭片中；以及在形成源極區域以及汲極區域在鰭片中之後，形成具有一遷移率大於矽的一第一材料，在鰭片的一通道區域中或在源極區域以及汲極區域上。
本發明的另一實施方式提供一種製作半導體裝置的方法包含：提供一基板，包含至少一鰭片從其中延伸出來，其中至少一鰭片包含一虛擬通道以及複數個源極/汲極區域，以及其中一虛擬閘極疊層形成在虛擬通道上；沈積一第一層間介電質層在包含鰭片的基板上；平坦化第一層間介電質層以暴露出虛擬閘極疊層；在平坦化第一層間介電質層之後，移除虛擬閘極疊層以及蝕刻虛擬通道以形成一凹槽在鰭片中；以及形成一材料在鰭片的 凹槽中。
本發明的又一實施方式提供一半導體裝置，包含一基板具有一鰭片；一閘極疊層形成在鰭片的一第一區域上；以及一間隙壁形成，緊鄰閘極疊層的一側壁，間隙壁形成在鰭片的一第二區域之上，間隙壁設置在第一區域旁且與第一區域接合。
100‧‧‧鰭式場效電晶體裝置
102‧‧‧基板
104‧‧‧鰭片
104A‧‧‧鰭片
104B‧‧‧鰭片
104C‧‧‧鰭片
104D‧‧‧鰭片
105‧‧‧源極區域
106‧‧‧隔離區域
107‧‧‧汲極區域
108‧‧‧閘極結構
110‧‧‧界面層
112‧‧‧閘極介電質層
114‧‧‧金屬層
202~226‧‧‧方塊
300‧‧‧半導體裝置
302‧‧‧第一介電質層
304‧‧‧第二介電質層
402‧‧‧溝渠
502‧‧‧介電質
802‧‧‧鰭片群組
804‧‧‧鰭片群組
902‧‧‧虛擬通道、虛擬通道層
1102‧‧‧閘極疊層
1104‧‧‧介電質層
1106‧‧‧電極層
1108‧‧‧硬遮罩
1202‧‧‧側壁間隙壁
1203‧‧‧源極/汲極區域
1204‧‧‧源極/汲極特徵
1302‧‧‧接觸蝕刻中止層
1304‧‧‧層間介電質層
1502‧‧‧溝渠
1502A‧‧‧溝渠
1702‧‧‧通道材料
1705‧‧‧區域
1802‧‧‧高K/金屬閘極疊層
1804‧‧‧界面層
1902‧‧‧層間介電質層
1904‧‧‧源極/汲極接觸開口
2002‧‧‧低蕭特基位能障層
2102‧‧‧源極/汲極接觸金屬
AA’‧‧‧剖面
BB’‧‧‧剖面
本發明內容的實施方式可從下面的詳細描述並結合參閱附圖得到最佳的理解。要強調的是，按照在業界的標準實務做法，各種特徵不一定是按比例繪製。事實上，為了清楚的討論各種特徵的尺寸可任意放大或縮小。
第1圖係根據本發明或多個實施方式，繪示出一種鰭式場效電晶體裝置的一種實施方式的透視圖；第2圖係根據本發明或多個實施方式，繪示出一種形成鰭式場效電晶體裝置的流程圖；第3A~21A圖繪示一種鰭式場效電晶體裝置的一種實施方式的剖面圖，其對應第2圖的方法的一或多個步驟，以及提供實質上相似於第1圖的剖面AA’所示的剖面圖；以及第3B~21B圖繪示一種鰭式場效電晶體裝置的一種實施方式的剖面圖，其對應第2圖的方法的一或多個步驟，以及提供實質上相似於第1圖的剖面BB’所示的剖面圖。
以下揭露的內容提供多種不同的實施方式或實例，用於實現本發明內容的不同特徵。元件和配置的具體實例描述如下以簡化本發明內容。當然，這些僅僅是範例而沒有進行限制的目的。此外，下面某一第一特徵形成在一第二特徵之上的描述可包括的實施方式為第一和第二特徵直接接觸形成，也可包括其他特徵介於第一與第二特徵之間，使得第一和第二特徵可以不直接接觸。除此之外，本發明內容於各個實例中可能用到重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施方式及/或所述結構之間的關係。
另外，空間相對用語，如「下」、「低」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。這些空間相對用語旨在包含除了圖式中所示之方位以外，裝置在使用或操作時的不同方位。裝置可被另外定位(例如旋轉90度或其他方位)，而本文所使用的空間相對敘述亦可相對應地進行解釋。
值得注意的是，本發明以多閘極電晶體(multi-gate transistor)或鰭狀多閘極電晶體(fin-type multi-gate transistor)所示的實施方式，在此指稱鰭式場效電晶體裝置。此裝置可包含P型金屬氧化物半導體鰭式場效電晶體裝置或是N型金屬氧化物半導體鰭式場效電晶體裝置。鰭式場效電晶體裝置可為雙閘極(dual-gate)裝置、三閘極(tri-gate)裝置、塊材(bulk)裝置、絕緣層上矽電晶體(silicon-on-insulator)裝置以及/或其他構型。具有通常知識者可理解其它獲益於本發明的半導體裝置的其它實施方式。例如：此文中所描述的實施方式可以應用於環繞式閘極 (gate-all-around,GAA)裝置、Omega閘極裝置裝置或Pi閘極裝置。
第1圖所示為一種鰭式場效電晶體裝置100。鰭式場效電晶體裝置100包含一或更多以鰭片為基礎的多閘極場效電晶體。鰭式場效電晶體裝置100包含基板102、至少一鰭片104從基板102延伸出來、隔離區域106以及閘極結構108設置在鰭片104上且環繞鰭片104。基板包含各種層，包含導電層或絕緣層形成在半導體基板之上。根據設計需要，基板包含本技術領域所知的各種摻雜態樣。基板也可包含其他半導體，像是：鍺、碳化矽、矽鍺或鑽石。替代性地，基板可包含化合物半導體和/或合金半導體。此外，在一些實施方式中，基板可包含磊晶層(epitaxial layer,epi-layer)，基板為了提高性能而被應變，基板可包含絕緣層上矽電晶體結構和/或基板可具有其他適合提高性能的特徵。
鰭片104如同基板102一般，可包含矽或其他基本的半導體，像是鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或其組合。鰭片104可以合適的步驟製造，包含光刻(photolithography)以及蝕刻步驟。光刻步驟包含形成光阻層(阻劑)上覆在基板上(例如：在矽層上)，阻劑暴露於一圖案，執行曝光後烘烤(post-exposure bake)步驟，以及顯影阻劑以形成包含阻劑的遮罩元件。在一些實施方式中，圖案化阻劑以形成遮罩元件，可以電子束微影步驟進行。接下來，當蝕刻步驟形成凹槽進入矽層時，用遮罩元件保護基板部分，藉此留下延伸的鰭片104。使用乾蝕刻(例如：化學氧化物移除)、溼蝕刻和/或其他適合的步驟蝕刻出凹槽，亦可以使 用許多其它的方法的實施方式在基板102之上形成鰭片104。
各個複數的鰭片104亦可包含源極區域105和汲極區域107，其中源極/汲極區域105、107可以形成在鰭片104之中、之上和/或環繞鰭片104。源極/汲極區域105、107可以可磊晶生長在鰭片104之上。在一些實施方式中，一或多層的低蕭特機位能障(Schottky barrier heght,SBH)材料可形成在源極/汲極區域105、107之上以減少源極/汲極接觸電阻。在一些範例中，低蕭特機位能障材料包含三-五族材料，像是自GaAs、InxGa1-xAs、Ni-InAs和/或其他適合的材料。電晶體的通道區域設置在鰭片104之間，在閘極結構108之下，通道區域係沿著一平面，其實質上平行於由第1圖的剖面BB’所定義出的平面。在一些範例中，鰭片的通道區域包含高遷移率材料，像是鍺，還有以上討論的任何化合物半導體或合金半導體和/或其組合。高遷移率材料包含電子遷移率高於矽的這些材料，例如：高於在室溫(300K)之下具有本質上的電子遷移率約1350cm2/V-s以及電洞遷移率約480cm2/V-s的矽。
隔離區域106為淺溝槽隔離(shallow trench isolation,STI)特徵。替代性地，可實行場氧化(field oxide)層、矽的區域氧化(local oxidation of silicon,LOCOS)特徵和/或其它適合的隔離特徵在基板102之上和/或之中。隔離區域106係由氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass,FSG)、低K介電質、其組合和/或其他本技術領域所知適合的材料所組成。在一實施方式中，隔離結構為淺溝槽隔離特徵，且由基板102中的蝕刻溝渠所形成。溝渠可接著被隔離材料所填滿，接著進行化學機械研磨(chemical mechanical polishing,CMP)步驟，但是，也可使用其它實施方式。在一些實施方式中，隔離區域106包含多層結構，舉例來說：具有一或多個襯墊層(liner layer)。
閘極結構108具有閘極疊層，閘極疊層具有界面層110形成在鰭片104的通道區域之上，閘極介電質層112形成在界面層110之上，金屬層114形成在閘極介電質層112之上，界面層110可包含介電質材料，例如：氧化矽(SiO2)層或氮氧化矽，界面層110可由以下方法形成，化學氧化法、熱氧化法、原子層沈積(atomic layer deposition,ALD)、化學氣相沈積(chemical vapor deposition,CVD)和/或其他適合的方法。閘極介電質層112可包含高K介電質層，例如HfO2。替代性地，高K介電質層可包含其它高K介電質，例如：TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合或其他適合的材料。在其他實施方式中，閘極介電質層可包含二氧化矽或其它適合的介電質。介電質層可以由下列方法形成，原子層沈積、物理氣相沈積(physical vapor deposition,PVD)、氧化和/或其他適合的方法。金屬層114可包含導電層，例如：W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、其組合和/或其他適合的成分。在一些實施方式中，為了N型鰭式電晶體，金屬層114可包含第一金屬材料，為了P型鰭式電晶體，金屬層114可包含第二金屬材料，因此，鰭式電晶體裝置100可包含一雙功函數金屬閘極形態，例如：第一金屬材料(例如：為了N型裝置)可包含金屬材料，其功函數實質上與基板導帶的功函數匹配，或至少實質上與鰭片104的通道區域的導帶的功函數匹配。相似的，例如：第二金屬材料(例如：為了P型裝置)可包含金屬材料， 其功函數實質上與基板價帶的功函數匹配，或至少實質上與鰭片104的通道區域的價帶的功函數匹配。因此，金屬層114可為鰭式電晶體裝置100提供閘極電極，包含N型和P型的鰭式電晶體裝置。在一些實施方式中，金屬層114可替換地包含一多晶矽層。金屬層114可以下列步驟形成，PVD、CVD、電子束(e-beam)蒸鍍和/或其他適合的步驟。在一些實施方式中，側壁間隙壁形成在閘極結構108的側壁上，側壁間隙壁可包含介電質材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。
高遷移率材料的使用，舉例來說：矽通道替代(silicon-channel replacement)，相較於矽來說，具有高的本質上的電子和/或電洞遷移率，因此獲得相當大的關注。使用具有高的本質上的遷移率的材料的優點包含更高的裝置驅動電流、減少的內在延遲(intrisic delay)、改善高頻率效能(例如：對於射頻裝置)以及其它所所屬技術領域中所知的益處。如以上所討論的，高遷移率的材料(例如：三-五族的半導體材料)亦可被用在電晶體源極/汲極區域105、107以提供低蕭特基位能障層在源極/汲極半導體材料和源極/汲極接觸金屬之間，藉此減少源極/汲極接觸電阻。
當明瞭了使用高遷移率的材料的優點後，在半導體裝置的製作的各種步驟期間，存在半導體製作流程中利用高熱預算(thermal budget)流程的情況，像是在氧化退火、氮化矽沈積期間和/或在摻雜物擴散和活性化退火期間，其對於高遷移率的材料有不利的影響。在此所用的「熱預算」一詞是用來定義熱能轉移(例如：在高溫步驟下，轉移到半導體晶圓)的量，並且給定為溫度(例如：以K為單位)和時間(例如：以秒為單位)的產物。例如：選擇 低熱預算過程是較有利於預防摻雜物重新擴散或電子遷移。此外，在典型的半導體製作過程中，在高溫下，會發生一些高遷移率的材料熱不穩定，可能導致應變層的張弛(relaxation)(例如：應變鍺層的張弛)、增加表面的粗糙度、形成錯位差排(misfit dislocation)和/或其他更差的情況，導致增加的載體散射、增加的電阻、更低的遷移率和較差的電晶體效能。本文所中用的「高溫」係指溫度高於550℃，此溫度將會導致以上所討論的高遷移率的材料的熱不穩定和相關的性能下降。因此，本文中所討論的各式實施方式，提供保護和/或預防高遷移率的材料暴露於高溫(高於550℃)的半導體製作過程中。
本發明的實施方式提供優於現存技術的一些優勢，但可以理解的是，其他的實施方式亦會提供不同的優勢，並不是所有的優勢都需要在本文中討論，並且，對於所有的實施方式，並不需要特定的優勢。例如：本文所討論的實施方式包含為了保護和高遷移率的材料以免暴露於高熱預算的製作過程，亦為了減少這些材料的性能下降。在一些實施方式中，為了減少在各種製作階段所遇到的高遷移率通道層暴露於高熱預算過程中的情況，在電晶體製作過程中的後期階段，才形成高遷移率電晶體通道層(例如：三-五族層、鍺層、SiGex層或其他高遷移率的材料)。在一些範例中，為了減少蕭特基位能障層暴露於高溫中，在電晶體製作過程中的後期階段，才形成高遷移率的蕭特基位能障層。在另一些範例中，高遷移率電晶體通道層和高遷移率的蕭特基位能障層皆在電晶體製作過程中的後期階段才形成。替代性地，在一些實施方式中，形成覆蓋層在高遷移率電晶體通道層和/或高遷移 率的蕭特基位能障層之上，例如：以預防這些層的外氣釋放(outgassing)。在一些實施方式中，覆蓋層可包含矽層、介電質層(例如：SiO2)、氮化物層(例如：Si3N4)和/或其他適合的材料。在各種實施方式中，可以藉由臨場(in-situ)製程或是異地(ex-situ)製程形成覆蓋層。現在參照第2圖，繪示出一種形成包含鰭式場效電晶體裝置的半導體裝置的方法200。以方法200實行具有鰭片的半導體裝置，包含保護高遷移率的材料以免暴露於高熱預算的製作過程的方法。在一些實施方式中，方法200可用以製作裝置100，參照以上敘述和搭配第1圖。因此，以上所討論的一或多個實施方式亦可應用於方法200。此外，第3A/3B~21A/21B圖為根據第2圖的方法200的一或多個步驟製作出來的示範性半導體裝置300的剖面圖。
可以理解的是，方法200的一部分和/或半導體裝置300可利用習知的互補式金屬氧化物半導體技術的製作流程來製作，因此一些流程僅簡短的在本文中敘述。此外，半導體裝置300可包含多種其他裝置和特徵，例如：額外的電晶體、雙極性電晶體(bipolar junction transistor)、電阻器、電容、二極管、保險絲等等，為了更清楚的理解本發明的概念，以上這些裝置和特徵被簡化。此外，在一些實施方式中，半導體裝置300包含複數個半導體裝置(例如：電晶體)，其可以被互連。
半導體裝置300可為在製作積體電路或其部分結構的流程中的中間裝置，可包含靜態隨機存取記憶體(static random access memory,SRAM)和/或其它邏輯電路、被動元件例如：電阻器、電容和電感和主動元件，例如：P-通道場效電晶體 (P-channel field-effect transistor,PFET)、N-通道場效電晶體(N-channel field-effect transistor,NFET)、互補式金屬氧化物半導體電晶體、雙極性電晶體、高伏特電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、其他記憶電池和/或其組合。
現在參考方法200，方法200始於方塊202，其中提供包含鰭片和隔離區域的基板，基板可實質上與以上所討論的第1圖的基板相似，鰭片和隔離區域亦可實質上相似於參考以上所討論的第1圖的鰭片104和隔離區域106相似。
參考第3A/3B圖，半導體裝置包含半導體基板102、第一介電質層302形成在半導體基板102之上，以及第二介電質層304在第一介電質層302之上。在一些實施方式中，第一介電質層302包含墊氧化物層(例如：SiO2)，其可以做為相鄰兩層間之的緩衝層。在一些實施方式中，第一介電質層302包含熱生長氧化物、CVD沈積氧化物和/或ALD沈積氧化物。藉由範例，第一介電質層302具有介於約5奈米(nm)和約40m之間的厚度。在一些實施方式中，第二介電質層304包含墊氮化物層(例如：Si3N4)，第二介電質層304可由CVD或其他適合的技術沈積，且在一些範例中，第二介電質層304具有介於約20奈米nm和約160m之間的厚度。
參考第4A/4B圖、第5A/5B圖、第6A/6B圖和/或第7A/7B圖，繪示形成鰭片和插入介電質特徵的一實施方式。值得注意的是，這些為實施例僅用於舉例而非用於限定本發明申請專利範圍。例如：在基板中形成鰭片和/或介電質特徵的其它方法可被所屬技術領域具有通常知識者了解。在一實施方式中，鰭片104 被圖案化和蝕刻在基板102中，藉由如上所述的光刻步驟以及電子束微影步驟圖案化鰭片104，接著以乾蝕刻(例如：RIE、ICP)、溼蝕刻或其他適合的步驟進行蝕刻。蝕刻步驟定義複數個鰭片104從基板102延伸出來，並且溝渠402設置在鰭片104之間，接著，溝渠402被用以形成隔離區域，例如：淺溝槽隔離區域106(第1圖)。參照第5A/5B圖，介電質502設置在基板102之上，藉此以介電質502填充溝渠402。在一些實施方式中，介電質502包含SiO2、氮化矽、氮氧化矽、其他適合的材料或其組合。介電質502可由CVD、ALD、PVD或其他適合的步驟沈積。在一些實施方式中，在約1000℃或高於1000℃的溫度下，退火介電質502以改善介電質502的品質。如第6A/6B圖所示，執行化學機械研磨以移除額外的介電質502材料以及平坦化半導體裝置300的上表面，藉此形成隔離區域(例如：隔離區域106)。在一些實施方式中，隔離區域被用以隔離鰭片的主動區域(例如：鰭片104)。在一些實施方式中，隔離區域106插入鰭片104(例如：包含介電質502)可進一步包含多層結構，舉例來說：具有一或多個襯墊層。
參照第7A/7B圖，移除氮化物層304和氧化物層302(從第6A/6B圖)，例如：利用適合的蝕刻步驟(乾蝕刻或是濕蝕刻)。在一些實施方式中，執行化學機械研磨以移除第二介電質層304、第一介電質層302以及平坦化半導體裝置300的上表面。在一些實施方式中，在移除移除第二介電質層304之後，移除第一介電質層302之前，執行井植入(well implant)，例如：使用離子植入步驟以及利用適合的N型或P型摻雜物。在一些實施方式中，N型摻雜物包含砷、磷、銻或其他N型施體材料。在一些實施方式 中，P型摻雜物包含硼、鋁、鎵、銦或其他P型受體材料。在一些實施方式中，可以使用相似的N型或P型摻雜物以執行反穿透(Anti-Punch-Through,APT)離子植入通過鰭片104，反穿透植入可以幫助減少臨界源極-汲極漏電流，亦減少汲極偏壓導致通道能障降低效應(drain-induced barrier lowering,DIBL)。在一些實施方式中，亦可以執行其他的離子植入步驟，例如臨界調整電壓植入(threshold voltage adjust implant)、環形植入(halo implant)或其他適合的植入。在離子植入步驟之後，為了移除缺陷和活化的摻雜物(換句話說，置入摻雜物進入替代位置)，半導體裝置300可經過高溫退火，舉例來說：高於約800℃。
因此，方塊202提供具有複數個鰭片和插入介電質隔離特徵的基板。第3A/3B圖至第7A/7B圖只繪示製作這些元件的方法的一種實施方式，在本發明的範圍中，亦可以使用其他適合的製作方法。
在方法200的一些實施方式中，例如：當高遷移率電晶體通道層(例如：三-五族層、鍺層或其它高遷移率層)形成在半導體裝置300製作流程的後期階段中時，接著，方法200進行方塊204，形成虛擬通道。在一些範例中，如以下所述，在整個半導體裝置300製作流程中，當用以形成鰭片104的原始材料(例如：和基板102的材料一樣)被保留下來時，接著，方法200直接進行方塊205。
在一實施方式中，方法200進行方塊204，形成虛擬通道在鰭狀結構中。通常來說，在本文中所稱的「虛擬」結構，例如：虛擬通道，可以被理解成係指被利用於模仿其他結構(例 如：模仿通道、閘極和/或其他結構的物理維度)的物理性質的結構，在最後製作出來的結構中，虛擬結構為不能執行的電路(也就是說，並不是電路中電流路徑的一部分)。在各種實施方式中，「虛擬」結構可以包含單層或多層的組合。參考第8A/8B圖和第9A/9B圖的範例，繪示形成虛擬通道的一實施方式，如第8A/8B圖所示，鰭片104的上表面被凹槽化，得到凹槽化的鰭片104A，凹槽化步驟可包含乾蝕刻步驟、溼蝕刻步驟和/或其組合。根據用於各個鰭片104的半導體裝置材料的種類，同時凹槽化所有的鰭片104，或在一個流程步驟中凹槽化一些鰭片104(例如：鰭片群組802)，且在其它的流程步驟中凹槽化其他鰭片104(例如：鰭片群組804)。在一些實施方式中，例如：如果所有的鰭片104包含相同種類的半導體材料，那麼所有的鰭片104可被同時凹槽化。在一些範例中，鰭片群組802可包含N型鰭片材料(也就是N型通道材料)、鰭片群組804可包含P型鰭片材料(也就是P型通道材料)。在其它的實施方式中，各個鰭片群組802、804可用分開的流程步驟凹槽化。例如：在一鰭片群組802、840之上形成遮罩層，然而其他的鰭片群組被凹槽化。在一些範例中，鰭片群組802、840皆被同時凹槽化，即使它們包含不同種類的鰭片材料(也就是通道材料)。在一些實施方式中，N型通道材料包含矽或其它基板材料和/或以上所討論的高遷移率材料。在一些實施例方式，P型通道材料包含SiGe、應變Ge、Ge或其它基板材料和/或以上所討論的高遷移率材料。
接續方法200的方塊204的範例，現在參考第9A/9B圖，形成虛擬通道902在凹槽化的鰭片104A的末端部分之上，得到鰭片104B。在一些實施方式中，虛擬通道902包含Si1-xGex層， 其中Ge含量x在約0%(純矽)至約100%(純鍺)的範圍中。但是，在一些範例中，其他材料(例如：為了基板102所列出的以上材料)可用於虛擬通道902。在一些實施方式中，虛擬通道902可包含一材料，其具有一成分，不同於有虛擬通道902形成在其上的凹槽化的鰭片104A的成分。在一些範例中，虛擬通道902可包含一材料，具有相同或相似的成分如有虛擬通道902形成在其上的凹槽化的鰭片104A的成分。在一些實施方式中，沈積虛擬通道係利用EPI、CVD、PVD、ALD或其他合適的步驟。在半導體裝置300的製作流程的後續階段中，虛擬通道902將被最後的通道取代。特別的是，在高熱預算步驟實質上完成後，虛擬通道902將在最後的製作階段中，被高遷移率通道材料取代，如以下細節所述。
在方法200的一實施方式中，在方塊204中形成虛擬通道之後，方法200可跳過方塊205(形成覆蓋層)，進行方塊206，凹槽化隔離區域106。在本文所描述的一些實施方式中，可使用覆蓋層以有利地緩和高遷移率材料層的外氣釋放，因此減少後續高熱預算步驟對高遷移率材料層的影響。因此，在一些利用虛擬通道的實施方式中，例如虛擬通道902，可能不會形成虛擬覆蓋層(如方塊205所討論的)，因為虛擬通道是不能執行的電路。在一些範例中，例如：當方塊204的鰭狀凹槽和虛擬通道形成流程被省略時，流程直接由方塊202向方塊205進行。例如：如果用以形成鰭片104的原始材料(也是就是基板102的材料)被保留下來時，那麼，方法200可往方塊205進行，其中通道覆蓋層形成在電晶體通道區域之上。在一些實施方式中，覆蓋層可包含矽層、介電質層(例如：SiO2)、氮化物層(例如：Si3N4)和/或其他適合的材料。在各 種實施方式中，可以藉由臨場(in-situ)製程或是異地(ex-situ)製程形成覆蓋層。在一些實施方式中，如上所述，原始鰭片104材料(也就是基板102材料)包含任何複數個高遷移率材料，例如：三-五材料、鍺層或其它高遷移率層，其在暴露於高熱預算步驟中而會被降低品質，因此，在這樣的實施方式中，形成覆蓋層可以幫助預防從這樣的高遷移率材料發生外氣釋放。在一些範例中，使用原始材料形成鰭片104(也就是基板102材料)被保留下來，方法200直接進行方塊205，但是，可以省略形成通道覆蓋層在電晶體通道區域上。
在各種實施方式中，具有或不具有虛擬通道902以及具有或不具有覆蓋層，在方塊206繼續方法200，其中在鰭片周圍的隔離區域被凹槽化。參照第10A/10B圖的範例，在鰭片104B周圍的隔離區域106被凹槽化以側向暴露出鰭片104B的上部。參考包含虛擬通道902的半導體裝置300，雖然第10A/10B至21A/21B所示的範例皆被繪示和描述，配合參考包含虛擬通道902的半導體裝置300，可以理解的是，本發明的實施方式被相等地實行在沒有形成虛擬通道902的實施方式中(也就是說，在整個半導體裝置300的製作過程中，用於形成鰭片104的原始材料被保留下來)。如第10A/10B圖所示的凹槽化步驟，可包含乾蝕刻步驟、溼蝕刻步驟和/或其組合。例如：凹槽化步驟可包含乾、無電漿(plasma-free)步驟，使用反應氣體或反應氣體組合，例如HF+NF3或電漿步驟、或反應氣體組合，例如：NF3+NH3和/或其他適合的反應氣體。在一些實施方式中，利用CERTAS®氣體化學蝕刻系統執行乾、無電漿凹槽化步驟，得自日本東京的東京威力科創(Tokyo Electron Limited,TEL)。在一些範例中，利用SICONI®執行乾、無電漿凹槽化步驟，得自美國加州聖克拉拉的應用材料公司(Applied Materials,Inc.)。在其他的範例中，凹槽化步驟可包含執行溼蝕刻，利用HF(例如：在水中重量百分濃度49%的HF)和去離子化的水組成的稀釋的混合物，其中HF：水的比例為約1：50或約1：100。在一些實施方式中，控制蝕刻深度(例如：控制蝕刻時間)為了獲得鰭片104B暴露出來的上部的預期的高度H。在一些實施方式中，例如：當虛擬通道902形成在方塊204時，鰭片104B暴露出來的上部包含虛擬通道902。在一些範例中，例如：當省略方塊204時(也就是說沒有形成虛擬通道902)，鰭片104B暴露出來的上部包含與基板102相同的材料，像是矽或其他適合的如上所列出的基板102材料。
現在參考第2圖，方法200進行方塊208，形成閘極疊層和側壁間隙壁設置在閘極疊層的側壁上。在一實施方式中，閘極疊層是虛擬閘極疊層。在一些方法200的範例中，閘極疊層可為金屬閘極疊層。參考第11A/11B圖和第12A/12B圖的範例中，閘極疊層1102和側壁間隙壁1202形成在半導體裝置300中。雖然本文中的這些實施方式被描述為示範性的後閘極(gate-last)製程的方式，可以理解的是，本發明的這些實施方式並非限制於這些製程。在一些實施方式中，本發明的各種實施方式可應用於前閘極(gate-first)製程。在一些範例中，前閘極製程包含在形成源極/汲極或源極/汲極摻雜物活化之前，形成閘極疊層。僅藉由範例，前閘極製程包含閘極介電質和金屬閘極沈積，接著由閘極疊層蝕刻步驟定義出閘極臨界尺度(critical dimension,CD)。在前閘極 製程的一些實施方式中，形成閘極疊層後，可接續著形成源極/汲極包含源極/汲極區域的摻雜，以及在一些範例中，為了源極/汲極摻雜物活化，進行退火步驟。
在使用後閘極製程的一實施方式中，閘極疊層1102是虛擬閘極疊層以及將被在半導體裝置300的後續製作階段的最後閘極疊層所取代。特別的是，閘極疊層1102在後期的流程階段中，被高K(HK)介電質層和金屬閘極電極(MG)所取代。在說明性的實施方式中，閘極疊層1102形成在基板102之上，以及至少部份設置在鰭片104B之上。在一實施方式中，閘極疊層1102包含介電質層1104、電極層1106以及硬遮罩1108。在一些實施方式中，閘極疊層1102係由各種流程形成，像是層沈積、圖案化、蝕刻，還有其他適合的流程步驟。在一些範例中，層沈積流程包含CVD(包含低壓CVD和電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸鍍或其他適合的沈積技術或其組合。在一些實施方式中，圖案化流程包含微影步驟(舉例來說：光刻步驟或是電子束微影步驟)，其可進一步包含光阻覆蓋(舉例來說：旋轉塗布)、軟烘烤、光罩對準(mask aligning)、曝光、曝光後烘烤(post-exposure bake)、光阻顯影、潤洗、乾燥(例如：旋乾和/或硬烘烤)、其他適合的微影技術和/或其組合。在一些實施方式中，蝕刻步驟可包含乾蝕刻(例如：RIE或ICP蝕刻)、溼蝕刻和/或其他蝕刻方法。
在一些實施方式中，閘極疊層1102的介電層1104包含氧化矽，替代性地或是額外地，介電層1104可包含氮化矽、高K介電質材料或其他適合的材料。在一些實施方式中，閘極疊層1102的電極層1106可包含多晶矽。在一些實施方式中，閘極疊層 1102的硬遮罩1108包含適合的介電質材料，例如：氮化矽、氮氧化矽或碳化矽。
參照第12A/12B圖的範例，側壁間隙壁1202設置在閘極疊層1102的側壁上。側壁間隙壁1202包含介電質材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。在一些實施方式中，側壁間隙壁1202包含多層，例如：主要間隙壁、襯墊層和相似物。藉由範例，側壁間隙壁1202藉由沈積介電質材料在閘極疊層1102之上以及非等向性回蝕刻介電材料。在一些實施方式中，回蝕刻(etch-back)製程(例如：為了間隙壁形成)可包含多步驟蝕刻流程以改善蝕刻選擇性和提供過蝕刻(over-eych)控制。在一些實施方式中，在形成側壁間隙壁1202之前，執行離子植入步驟以形成微摻雜(lightly-doped drain,LDD)汲極特徵在半導體裝置300中。在一些範例中，在形成側壁間隙壁1202之前，這樣的LDD特徵可由臨場製程形成。在其他的範例中，在形成側壁間隙壁1202之後，執行離子植入步驟以形成LDD特徵。在植入步驟之後，像是LDD離子植入步驟，半導體裝置300可經過高熱預算步驟(退火)以移除缺陷和活化摻雜物(也就是放置摻雜物進入替代位置)。因此，在本發明的實施方式中，包含虛擬通道902(在後期階段中被最後的通道取代)，在取代虛擬通道902之前，執行高熱預算步驟，將會減少對於在後續步驟階段中形成的高遷移率的通道材料的不利影響。相似地，在使用覆蓋層以保護先前形成的高遷移率鰭片通道的實施方式中，藉由覆蓋層的使用，高熱預算步驟的影響被減輕(例如：氣體外釋)。
再次參考方法200，方法200進行方塊210，其中源 極/汲極特徵形成在源極/汲極區域中。在一些實施方式中，由磊晶生長半導體材料層在源極/汲極區域形成源極/汲極特徵。在一些範例中，在磊晶源極/汲極生長之前，形成虛擬側壁間隙壁，以及在磊晶源極/汲極生長之後，移除虛擬側壁間隙壁。此外，如前所述，在磊晶源極/汲極生長之後，形成主要的側壁間隙壁(例如：間隙壁1202)。在各種實施方式中，半導體材料層生長在源極/汲極區域，包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適合的材料。
再次參考第12A/12B圖的範例，源極/汲極特徵1204形成在半導體裝置300的源極/汲極區域1203。源極/汲極特徵1204可由一或多個磊晶步驟形成。在一些實施方式中，源極/汲極特徵1204可在磊晶步驟中被臨場摻雜。例如：在一些實施方式中，磊晶生長矽赭源極/汲極特徵1204可以硼進行摻雜。在其他的範例中，磊晶生長矽磊晶源極/汲極特徵1204可以用碳進行摻雜以形成Si：C源極/汲極特徵，用磷進行摻雜以形成Si：P源極/汲極特徵，或同時用碳和磷進行摻雜以形成SiCP源極/汲極特徵1204。在一些實施方式中，源極/汲極特徵1204並不是臨場摻雜，取而代之的植入步驟是執行摻雜源極/汲極特徵1204。在各種實施方式中，用以摻雜源極/汲極特徵1204的劑量大於用以摻雜LDD特徵的劑量。
在方法200的一些實施方式中，在形成源極/汲極特徵之後(方塊210)，在方塊211的源極/汲極區域，形成低蕭特機位能障層在源極/汲極特徵之上。在此類實施方式中，也形成覆蓋層在低蕭特機位能障層之上，以緩和用以形成低蕭特機位能障層的高遷移率材料層的外氣釋放。例如：在一些實施方式中，低蕭特 機位能障層包含低蕭特機位能障材料的一或多層，例如三-五族材料包含GaAs、InxGa1-xAs、Ni-InAs和/或其他適合的材料，此形成在源極/汲極特徵之上的低蕭特機位能障材料(例如：第12A/12B圖的源極/汲極特徵1204)被用以減少源極/汲極特徵和後續形成的源極/汲極接觸金屬之間的位能障高度(和接觸電阻)。在一些實施方式中，在沉積低蕭特機位能障層之前，沉積緩衝層(例如：InP緩衝層)在源極/汲極特徵1204之上。在各種實施方式中，在半導體裝置300的後期製作階段，移除形成在低蕭特機位能障層之上的覆蓋層。接著，方法200進行方塊212，其中形成蝕刻中止層和介電質層在基板102之上。
在一些範例中，在形成源極/汲極特徵(方塊210)之後，方法200直接進行方塊212，其中蝕刻中止層和介電質層形成在基板102之上。參照第13A/13B圖，在基板102之上，形成接觸蝕刻中止層(contact etch stop layer,CESL)1302和層間介電質層(inter-layer dielectric layer,ILD)1304。在一些範例中，接觸蝕刻中止層1302包含氮化矽層、氮碳化矽層、氮氧化矽層和/或其他所屬技術領域所知的材料。接觸蝕刻中止層1302由電漿增強化學氣相沈積步驟和/或其他適合的沉積或氧化步驟形成。在一些實施方式中，層間介電質層1304包含材料例如：四乙氧基矽烷(tetraethylorthosilicate,TEOS)氧化物、無摻雜的矽化玻璃或摻雜的氧化矽，例如：硼磷矽玻璃(borophosphosilicate glass,BPSG)、石英玻璃(fused silica glass,FSG)、磷矽玻璃(phosphosilicate glass,PSG)、硼摻雜矽化玻璃(boron doped silicon glass,BSG)和/或其他適合的介電質材料。層間介電質層 1304可以由負壓(subatmospheric)CVD步驟、可流動的CVD步驟或其他適合的沉積步驟沉積。在一些實施方式中，在形成層間介電質層1304之後，半導體裝置300可經過高熱預算步驟以退火層間介電質層1304，因此，在本發明包含虛擬通道902的實施方式中，在虛擬通道902的取代之前，執行高熱預算退火步驟，將不會影響在後續製作階段所形成的高遷移率通道材料的品質，類似地，在使用覆蓋層保護先前形成的高遷移率鰭片通道的實施方式中，藉由覆蓋層的使用以緩和高溫退火的影響(例如：氣體外釋)。
在形成接觸蝕刻中止層1302和層間介電質層1304之後，參考第14A/14B圖，執行平坦化步驟以暴露出虛擬閘極疊層1102的上表面。例如：平坦化步驟包含化學機械研磨步驟，以此移除接觸蝕刻中止層1302和層間介電質層1304的上覆於虛擬閘極疊層1102的部分，以及平坦化半導體裝置300的上表面，此外，化學機械研磨步驟移除上覆於虛擬閘極疊層1102的硬遮罩1108以暴露出電極層1106。
在一實施方式中，接著，方法200進行方塊214，其中從基板移除閘極疊層特徵(例如：虛擬閘極疊層)。從閘極疊層上移除閘極疊層特徵(例如：介電質層和/或電極層)，會導致溝渠的形成，使最後的閘極結構(例如：包含高K介電質層和金屬閘極電極)後續形成於溝渠中。虛擬閘極疊層特徵的移除可包含選擇性的蝕刻步驟，包含選擇性的濕蝕刻或選擇性的乾蝕刻。參考第15A/15B圖的範例，閘極疊層1102為虛擬閘極疊層，其具有包含介電質層1104(第14B圖)和電極層1106(第14B圖)的特徵，從基板102移除閘極疊層1102，藉此提供溝渠1502。溝渠1502可定義一 區域，在其中可形成最後的閘極結構，如接下來的細節所述。在一些實施方式中，如果覆蓋層先前沉積在通道層(例如：在方塊205)之上，一旦閘極疊層1102特徵被移除，接著移除覆蓋層(例如：由濕蝕刻或乾蝕刻)。
在一實施方式中，如果在方塊204中形成虛擬通道層(例如：第9A/9B圖的虛擬通道902)，接著，方法進行方塊216，移除虛擬通道層，如後所述，以最後的通道材料進行後續取代。參考第16A/16B圖的範例，藉由選擇性的濕蝕刻或選擇性的乾蝕刻移除虛擬通道層902，產生溝渠1502A和鰭片104C。在一些實施方式中，鰭片104C實質上與凹槽化的鰭片104A(第8A圖)相同。在一些範例中，可使用NH4OH：H2O2：H2O溶液對Si1-xGex合金進行濕蝕刻，其亦可用於虛擬通道層902。在其他範例中，選擇性乾蝕刻包含選擇性反應性離子蝕刻(reactive ion etch)，使用SF6：O2或CF4：O2為蝕刻化學物，選擇性乾蝕刻亦可有效蝕刻Si1-xGex合金。所述技術領域中，其他適合的技術亦可用於移除虛擬通道層902，例如：感應耦合離子電漿(inductively coupled plasma,ICP)。
在方法200的一實施方式中，在移除虛擬通道層902之後，方法200進行方塊218，重新生長最後的電晶體通道材料。參考第17A/17B圖，通道材料1702重新在溝渠1502A中長出，且覆蓋鰭片104C的末端，形成半導體裝置300的電晶體通道(也就是鰭式場效電晶體通道)。因此，電晶體的通道區域設置在鰭片104D裡面，包含通道材料1702。在各種實施方式中，通道材料1702以磊晶生長步驟重新生長，例如：分子束磊晶(molecular beam epitaxy,MBE)、有機金屬化學氣相沉積法(metalorganic chemical vapor deposition,MOCVD)和/或其他適合的重新生長步驟。透過範例，重新長出的通道材料1702可包含任何複數個高遷移率的半導體材料，例如：SiGe、應變Ge、Ge、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP、或其組合。此外，在一些實施方式中，在磊晶生長期間，通道材料1702可被臨場摻雜。
應該注意的是，為了清楚討論，重新長出的通道材料1702包含一材料，其具有一成分不同於基板102的任何一種成分、原始的鰭片104的成分(例如：在如第4A/4B圖所示的鰭片形成之後)、原始的半導體裝置300的通道成分(例如：在凹槽化鰭片104之前)或虛擬通道902的成分。此外，在一些實施方式中，重新長出的通道材料1702可包含一材料，其具有一成分，不同於設置在重新長出的通道材料1702和源極/汲極特徵1204之間的區域1705的成分。在一些範例中，重新長出的通道材料1702包含一材料，其具有與以下成分相同或相似的成分，基板102的成分、原始的鰭片104的成分(例如：在如第4A/4B圖所示的鰭片形成之後)、原始的半導體裝置300的通道成分(例如：在凹槽化鰭片104之前)或虛擬通道902的成分。同樣地，在一些實施方式中，重新長出的通道材料1702包含一材料，其具有一成分，相同或相似於設置在重新長出的通道材料1702和源極/汲極特徵1204之間的區域1705的成分。
方法200進行方塊220，形成高K/金屬閘極疊層。在一些實施方式中，可省略方塊216和218的虛擬通道移除/通道重新 生長步驟(例如：在方塊204中沒有生長虛擬通道)，方法200從方塊214後直接進行方塊220。在任一的例子中，在方塊220形成高K/金屬閘極疊層。參考第18A/18B圖的範例，在半導體裝置300上形成高K/金屬閘極疊層1802。高K/金屬閘極疊層1802包含界面層1804形成在鰭片104D的高遷移率通道材料1702之上、高K閘極介電質層形成在界面層1804之上以及金屬層形成在高K閘極介電質層之上。如本文所用和描述的高K閘極介電質，包含具有高介電常數的介電質材料，例如：大於熱氧化矽的介電常數(約3.9)，在高K/金屬閘極疊層1802之中所用的金屬層可包含金屬、金屬合金或金屬矽化物。此外，高K/金屬閘極疊層1802的形成，包含沉積以形成各種閘極材料，以及一或更多化學機械研磨步驟以移除過多的閘極材料和藉此平坦化半導體裝置300的上表面。
界面層1804可包含介電質材料，例如：SiO2、HfSiO、或SiON。界面層1804可由以下方法形成，化學氧化法、熱氧化法、原子層沉積、化學氣相沉積和/或其他適合的方法。高K/金屬閘極疊層1802的閘極介電質層可包含高K介電質層，例如：Hf O2。替換性的，高K/金屬閘極疊層1802的閘極介電質層可包含其他高K介電質，例如：TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO,、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、SiON、其組合或其他適合的材料。高K閘極介電質層可以下列方法形成，原子層沉積、物理氣相沉積、化學氣相沉積、氧化和/或其他適合的方法。高K/金屬閘極疊層1802的金屬層包含單 層或多層結構，例如：各種金屬層的組合，搭配優選的功函數以提高裝置的性能(功函數金屬層)，襯墊層、潤濕層(wetting layer)、黏著層(adhesion layer)、金屬合金或金屬矽化物。藉由範例，高K/金屬閘極疊層1802的金屬層包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合的金屬材料或其組合。高K/金屬閘極疊層1802的金屬層可為了NFET和PFET而分開形成，NFET和PFET可使用不同的金屬層。在各種實施方式中，執行化學機械研磨步驟，從高K/金屬閘極疊層1802的金屬層上移除多餘的金屬，藉此提供高K/金屬閘極疊層1802的金屬層有實質上平坦的上表面。
接著，方法200進行方塊222，其中層間介電質層形成在基板102之上。參考第19A/19B圖的範例，層間介電質層1902形成在基板102之上。在一些實施方式中，層間介電質層1902包含氧化矽、氮氧化矽、低K介電質材料或其他適合的介電質材料。在一些實施方式中，層間介電質層1902可包含單層或多層。藉由範例，層間介電質層1902可由任何多個適合的技術形成，包含化學氣相沉積、原子層沉積以及旋轉塗佈技術(例如：沉積旋塗式玻璃)。在一些實施方式中，之後執行化學機械研磨步驟以從層間介電質層1902移除多餘的材料，以及平坦化半導體裝置300的上表面。
依然參考方法200的方塊222，對裝置形成接觸開口。參考第19A/19B圖，形成源極/汲極接觸開口1904以提供通道至形成在源極/汲極區域中的源極/汲極特徵1204。藉由範例，源 極/汲極接觸開口1904的形成係藉由適當地組合微影成形(lithography patterning)和蝕刻步驟(例如：乾蝕刻或濕蝕刻)。在一些實施方式中，如果覆蓋層先前沉積在源極/汲極特徵1204(例如：在方塊211)之上，一旦形成源極/汲極接觸開口1904，接著移除覆蓋層(例如：由濕蝕刻或乾蝕刻)。
在一些實施方式中，在形成源極/汲極接觸開口(例如：開口1904)，並且如果低蕭特基位能障層先前沒有在方塊211中形成，方法200則進行方塊224，其中，低蕭特基位能障層形成在源極/汲極區域(例如：1203)中的源極/汲極特徵(例如：1204)之上。參考第20A/20B圖的範例，低蕭特基位能障層2002形成在源極/汲極特徵1204之上。在一些實施方式中，低蕭特基位能障層2002包含低蕭特基位能障材料的一或多層，例如三-五族材料包含GaAs、InxGa1-xAs、Ni-InAs和/或其他適合的材料，形成在源極/汲極特徵1204之上的低蕭特基位能障材料可有利於用於減少介於源極/汲極特徵1204和後續形成的源極/汲極接觸金屬之間的位能障(因此減少接觸電阻)。在一些實施方式中，在沉積低蕭特基位能障層之前，沉積緩衝層(例如：InP緩衝層)在源極/汲極特徵1204之上。
接著，方法200進行方塊226，其中，形成源極/汲極接觸金屬在源極/汲極接觸開口之中，參考以上所述的方塊222。在方法200的一些實施方式中，省略形成低蕭特基位能障層(方塊224)，流程可直接進行方塊226。在任一範例中，參考第21A/21B圖的範例，形成源極/汲極接觸金屬2102，例如：藉由適當地組合層沉積、微影成形和蝕刻步驟(例如：乾蝕刻或濕蝕刻)來形成。 在一些實施方式中，源極/汲極接觸金屬2102可藉由低蕭特基位能障層2002與源極/汲極特徵1204耦合。在一些範例中，源極/汲極接觸金屬2102可直接與源極/汲極特徵1204耦合。
半導體裝置300可經由另外的步驟以形成所屬技術領域所知的各種特徵和區域，例如：後續的步驟可形成各種接觸(contact)/通孔(via)/線路(line)和多層互連特徵(例如：金屬層和層間介電質)在基板102之上，用以連接各種特徵以形成功能電路，其可包含一或多個鰭式場效電晶體裝置。在進一步的範例中，多層互連可包含垂直互連，例如通孔或是接觸，以及水平互連，例如金屬線路。各種互連特徵可利用各種導電材料，包含銅、鎢和/或矽化物。在一範例中，鑲嵌(damascene)製程或是雙鑲嵌製程可用於形成銅類多層互連結構。
然而，可以在方法200的之前、之中和之後執行額外的製程步驟，根據本發明的各種實施方式，一些先前所述的製程步驟可以被取代或排除。關於本文中所提供的敘述，本發明提供一方法，其有關於在半導體裝置中保護高遷移率材料以免暴露於高熱預算步驟中，為了減少這些材料和相關裝置的品質下降。在一些方面中，在電晶體製作過程流程的後期階段中形成高遷移率電晶體通道材料(例如：三-五族層、鍺層或其他高遷移率層)和/或高遷移率蕭特基位能障層，是為了要減少高遷移率材料暴露於在各種半導體裝置(例如：鰭式場效電晶體裝置)製作階段中所碰到的高熱預算步驟。在一些實施方式中，交替地形成覆蓋層在高遷移率電晶體通道層和/或高遷移率蕭特基位能障層之上，舉例來說為了預防層的氣體外釋。特別的是，本發明的各種實施方式有 利於預防和/或保護高遷移率材料以免被高溫步驟損害，相當大程度地緩和了高溫步驟對於裝置製作中所用的高遷移率材料品質的影響。
本文中所描述的各種實施方式提供了幾個優於現存技術的優勢，可以理解的是，並不是所有的優勢都需要在本文中討論，對於所有的實施方式來說，並不需要特別的優勢，並且其他的實施方式亦會提供不同的優勢。例如一範例，本文所討論的實施方式包含為了保護高遷移率材料以免暴露於高熱預算的製作過程的方法和系統，為了減少這樣的材料在暴露於高溫後而性能下降。在一些實施方式中，為了減少高遷移率通道層暴露於在各種製作階段中碰到的高熱預算步驟，在電晶體製作過程中的後期階段形成高遷移率電晶體通道材料。在一些範例中，為了預防蕭特基位能障層暴露於高溫中，高遷移率蕭特基位能障層亦可形成在電晶體製作的後期階段。在一些情況中，高遷移率電晶體通道層和高遷移率蕭特基位能障層皆形成於電晶體製作流程的後期階段，亦可形成覆蓋層在高遷移率電晶體通道層和/或高遷移率蕭特基位能障層之上，例如：為了預防層的氣體外釋。總結來說，為保護高遷移率的材料以免暴露於高熱預算過程中，而提供這些本文中所討論的方法和裝置。
因此，本發明的一實施方式描述一種製作半導體裝置(例如：鰭式場效電晶體裝置)的方法，且特別是為了保護高遷移率的材料以免暴露於高溫步驟中。在一些實施方式中，方法包含提供基板，其具有從基板延伸出來的鰭片。在各種實施方式中，源極區域以及汲極區域形成在鰭片中。執行一或更多高溫步驟(舉 例來說：植入退火、介電質退火和/或間隙壁沉積)在具有鰭片的基板上。藉由範例，在形成源極區域以及汲極區域在鰭片中之後，在一些範例中，執行一或多個高溫步驟之後，具有遷移率大於矽的材料(例如：高遷移率材料)形成在鰭片的通道區域中或在源極區域以及汲極區域上。
在另一實施方式中所討論的是，一種方法提供一基板，包含從其中延伸出的至少一鰭片。在各種實施方式中，至少一鰭片包含一虛擬通道以及一源極/汲極區域，以及一虛擬閘極疊層形成在虛擬通道上。在一些實施方式中，第一層間介電質層形成在包含鰭片的基板上，說明性地，平坦化第一層間介電質層以暴露出虛擬閘極疊層。在一些實施方式中，在平坦化第一層間介電質層之後，移除虛擬閘極疊層以及虛擬通道(例如：蝕刻)以形成凹槽在鰭片中，並形成一材料(例如：高遷移率材料)在凹槽中，其中，凹槽可包含鰭式場效電晶體通道區域。在一些實施方式中，在重新生長高遷移率材料通道區域之後，形成源極/汲極接觸開口在上覆源極/汲極區域的第二層間介電質層中，形成低蕭特機位能障材料在源極/汲極區域上。
在又一實施方式中討論的是，一種半導體裝置包含具有鰭片的基板，閘極疊層形成在鰭片的第一區域上，以及形成間隙壁，緊鄰閘極疊層的側壁。此外，在一些實施方式中，間隙壁形成在鰭片的第二區域之上，間隙壁設置在第一區域旁且與第一區域接合。在一些實施方式中，第一區域包含第一材料，第二區域包含不同於第一材料的第二材料。在一些範例中，第一材料為磊晶重新生長的高遷移率材料。確切而言，在一些範例中，第 一材料具有高於第二材料的遷移率。在一些實施方式中，鰭片進一步包含源極區域以及汲極區域，其中源極區域和汲極區域進一步包含低蕭特機位能障層形成在源極區域和汲極區域之上。
前面已概述了一些實施方式的特徵，使得本技術領域中具有通常知識者可以更佳理解其中的詳細描述。本技術領域中具有通常知識者應當理解，其可以容易使用本發明內容作為用於實現相同目的及/或實現本文中所介紹的實施方式中相同的優點設計或修改其他過程和結構基礎。本技術領域中具有通常知識者也應該認識到，此類等效構造不脫離本發明內容中所揭露的精神和範圍，並且可以對其進行各種改變，替代和變更，而不脫離本發明內容之精神和範圍。
100‧‧‧鰭式場效電晶體裝置
102‧‧‧基板
104‧‧‧鰭片
105‧‧‧源極區域
106‧‧‧隔離區域
107‧‧‧汲極區域
108‧‧‧閘極結構
110‧‧‧界面層
112‧‧‧閘極介電質層
114‧‧‧金屬層

Claims (10)

  1. 一種製作半導體裝置的方法，包含：提供一基板，包含從其中延伸出的一鰭片；形成一源極區域以及一汲極區域在該鰭片中；以及在形成該源極區域以及該汲極區域在該鰭片中之後，形成具有一遷移率大於矽的一第一材料，在該鰭片的一通道區域中或在該源極區域以及該汲極區域上。
  2. 如請求項1所述之方法，進一步包含：沈積一介電質層在該基板上；以及圖案化該介電質層以暴露出該源極區域以及該汲極區域，以及藉此提供通道至各個該源極區域以及該汲極區域，其中該形成具有該遷移率大於矽的該第一材料，包含形成具有該遷移率大於矽的該第一材料在暴露的該源極區域以及該汲極區域上。
  3. 如請求項2所述之方法，其中具有該遷移率大於矽的該第一材料包含一低蕭特機位能障層。
  4. 如請求項1所述之方法，進一步包含：在形成該源極區域以及該汲極區域在該鰭片中之前，形成一第一凹槽在該鰭片的該通道區域中；形成一虛擬通道材料在該第一凹槽中；以及在形成該源極區域以及該汲極區域在該鰭片中之後，移除該虛擬通道材料以形成一第二凹槽。
  5. 如請求項1所述之方法，進一步包含：形成具有一遷移率大於矽的一第二材料，在至少該通道區域或該源極區域以及該汲極區域其中之一中；形成一覆蓋層在具有該遷移率大於矽的該第二材料上；以及執行一退火步驟，在該退火步驟期間，其中該覆蓋層設置在至少該通道區域以及該源極區域以及該汲極區域其中之一。
  6. 一種製作半導體裝置的方法，包含：提供一基板，包含至少一鰭片從其中延伸出來，其中該至少一鰭片包含一虛擬通道以及複數個源極/汲極區域，以及其中一虛擬閘極疊層形成在該虛擬通道上；沈積一第一層間介電質層在包含該鰭片的該基板上；平坦化該第一層間介電質層以暴露出該虛擬閘極疊層；在平坦化該第一層間介電質層之後，移除該虛擬閘極疊層以及蝕刻該虛擬通道以形成一凹槽在該鰭片中；以及形成一材料在該鰭片的該凹槽中。
  7. 如請求項6所述之方法，進一步包含：在形成該材料在該凹槽中之後，形成一低蕭特機位能障材料在該源極/汲極區域上。
  8. 如請求項7所述之方法，其中該低蕭特機位能障材料，包含至少一材料選自GaAs；InxGa1-xAs；以及Ni-InAs所構成之群組。
  9. 一半導體裝置，包含：一基板具有一鰭片；一閘極疊層形成在該鰭片的一第一區域上；以及一間隙壁形成，緊鄰該閘極疊層的一側壁，該間隙壁形成在該鰭片的一第二區域之上，該間隙壁設置在該第一區域旁且與該第一區域接合。
  10. 如請求項9所述之半導體裝置，其中該鰭片進一步包含一源極區域以及一汲極區域，以及其中該源極區域以及該汲極區域，進一步包含一低蕭特機位能障層形成在該源極區域以及汲極區域之上。
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