[go: up one dir, main page]

TWI705040B - 由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法 - Google Patents

由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法 Download PDF

Info

Publication number
TWI705040B
TWI705040B TW106145999A TW106145999A TWI705040B TW I705040 B TWI705040 B TW I705040B TW 106145999 A TW106145999 A TW 106145999A TW 106145999 A TW106145999 A TW 106145999A TW I705040 B TWI705040 B TW I705040B
Authority
TW
Taiwan
Prior art keywords
nano
shape
semiconductor material
semiconductor
substrate
Prior art date
Application number
TW106145999A
Other languages
English (en)
Other versions
TW201904864A (zh
Inventor
巴特羅梅Ｊ 帕拉克
古拉密 波奇
阿喬伊Ｐ 雅各布
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW201904864A publication Critical patent/TW201904864A/zh
Application granted granted Critical
Publication of TWI705040B publication Critical patent/TWI705040B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/01—Manufacture or treatment
    • H10D48/031—Manufacture or treatment of three-or-more electrode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H10P14/3238—
    • H10P14/3411—
    • H10P14/38—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

揭露於本文的是一種形成由不同半導體材料組成之堆疊長條奈米形狀(NS)(例如，堆疊奈米線(NW))於基板之上的方法，一種使用堆疊NS來形成不同裝置(例如，具有不同類型傳導率之堆疊場效電晶體(FET))的方法，以及所產生的結構。在該等方法中，由相同第一半導體材料製成的堆疊長條NS可形成於基板之上。該等堆疊長條NS可至少包括第一NS與在該第一NS之上的第二NS。然後，可選擇性地加工該第二NS以便把該第二NS從該第一半導體材料轉換成第二半導體材料。該第一及第二NS隨後可各自用來形成第一及第二裝置，其中，該第二裝置堆疊在該第一裝置之上。該第一及第二裝置例如可各自為第一及第二FET。

Description

由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法
本發明係有關於半導體結構，且更特別的是，有關於形成考慮到裝置尺寸縮放(device size scaling)之半導體結構的方法且有關於所產生的半導體結構，其包括數個堆疊半導體裝置(例如，有不同類型傳導率的堆疊場效電晶體(FET))。
積體電路(IC)設計決策常受到裝置可縮放性(device scalability)、裝置密度、製造效率及成本的驅策。例如，平面場效電晶體(FET)的尺寸縮放導致開發出有相對短通道長度的平面FET，但是很可惜，較小的通道長度會導致短通道效應增加。
有鑑於此，便開發出鰭型FET(FINFET)。FINFET為非平面FET，其結合半導體鰭片(亦即，相對高又薄長條矩形的半導體本體)，以及在半導體鰭片內橫向位在源極/汲極區之間的通道區。閘極結構經定位成鄰近半導體鰭片在通道區的頂面及相對側壁。相較於平面FET所展現的單維場效應，此一FINFET展現二維場效應，且因此，對通道展現出改良的閘極控制。應注意，由於半導體鰭片如此薄，所以在頂面所展現的任何場效應並不顯著(亦即，可忽略)。
最近，為了改善驅動電流、靜電且考慮到進一步的裝置尺寸縮放，已開發出有作為通道區且環繞閘極結構之長條奈米形狀的裝置，例如奈米線型FET(NWFET)及其他同類型FET。例如，與FINFET一樣，NWFET為使用半導體鰭片來形成的非平面FET。不過，在此情形下，將半導體鰭片橫向位在源極/汲極區之間的一部份加工以形成由相同半導體材料組成的一或多個奈米線。該(等)奈米線可在源極/汲極區之間橫向延伸。另外，在多條奈米線的情形下，它們彼此可互相實體分離，互相平行，且並排及/或上下堆疊。閘極結構可經形成其環繞奈米線致使奈米線可用作通道區。相較於FINFET所展現的兩維場效應，此一NWFET展現多維場效應，且因此，對通道區展現改良的閘極控制。
不過，裝置可縮放性為IC設計的持續性考量且改變上述FET結構及/或其形成方法可考慮到進一步的尺寸變化(size scaling)。
鑑於上述，揭露於本文的是一種形成由不同半導體材料組成之堆疊長條奈米形狀(NS)(例如，堆疊奈 米線(NW)，堆疊奈米片(nanosheet)，或堆疊奈米鰭片(nanofin))於基板之上的方法。在此方法中，堆疊長條NS可形成於基板之上，致使所有NS由第一半導體材料製成。這些堆疊長條NS可經定向成與基板的頂面平行，可上下堆疊，以及可彼此互相實體分離。該等堆疊長條NS可包括一或多個下NS(在此被稱為第一NS)與在該(等)第一NS之上的一或多個上NS(在此被稱為第二NS)。一旦該堆疊NS形成，為了把該(等)第二NS從該第一半導體材料轉換為與該第一半導體材料不同的第二半導體材料，可選擇性加工該(等)第二NS。該第一及第二NS隨後可各自用來形成第一及第二裝置，其中該第二裝置堆疊在該第一裝置之上。
例如，也揭露於本文的是一種形成有不同類型傳導率之堆疊場效電晶體(FET)(例如，供使用於互補金屬氧化物半導體(CMOS)電路)的方法。在此方法中，堆疊長條奈米形狀(NS)可形成於基板之上，如上述，致使所有NS由第一半導體材料製成。這些堆疊長條NS可經定向成與基板的頂面平行，可上下堆疊，以及可彼此互相實體分離。具體言之，該等堆疊長條NS可包括鄰近基板頂面但與其實體分離的至少一第一NS，以及與該第一NS平行且與其實體分離的至少一第二NS，致使該第一NS位於(亦即，堆疊於)該第二NS與該基板頂面之間。更特別的是，該等堆疊長條NS可包括一或多個下NS(在此被稱為第一NS)與在該(等)第一NS之上的一或多個上NS(在此被稱為 第二NS)。一旦該堆疊NS形成，為了把該(等)第二NS從該第一半導體材料轉換為與該第一半導體材料不同的第二半導體材料，可選擇性地加工該(等)第二NS。該第一及第二NS隨後可各自用來形成第一及第二FET，其中該第一FET有第一類型傳導率(例如，N型傳導率)，該第二FET有與該第一類型傳導率不同的第二類型傳導率(例如，P型傳導率)，以及該第二FET堆疊在該第一FET之上。
藉由致能由不同材料製成之長條NS的堆疊以及不同裝置(例如，有不同類型傳導率的FET)的堆疊，所揭示之方法產生耗用較少基板之可用表面積的結構，且從而考慮到進一步的尺寸變化。
也揭露於本文的是根據上述方法來形成的數種半導體結構。具體言之，揭露於本文的是一種半導體結構，其包括基板與在該基板之上的堆疊長條奈米形狀(NS)。這些堆疊長條NS可經定向成與基板的頂面平行，可上下堆疊，以及可彼此互相實體分離。具體言之，該等堆疊長條NS可包括鄰近基板頂面但與其實體分離的至少一第一NS，以及與該第一NS平行且與其實體分離的至少一第二NS，致使該第一NS位於(亦即，堆疊於)該第二NS與該基板頂面之間。更特別的是，該等堆疊長條NS可包括一或多個下NS(在此被稱為由第一半導體材料製成的第一NS)與在該等第一NS之上且由與該第一半導體材料不同之第二半導體材料製成的一或多個上NS(在此被稱為第二NS)。
也揭露於本文的是一種結合這些堆疊NS的半導體結構。具體言之，此半導體結構可包括使用第一NS來形成的第一裝置，以及使用第二NS來形成的第二裝置。因此，該第二裝置堆疊在該第一裝置之上(亦即，第一裝置在第二裝置與基板頂面之間)。例如，此半導體結構可包括第一場效電晶體(FET)與堆疊在該第一FET之上的第二FET。該第一FET可具有第一類型傳導率(例如，N型傳導率)且可結合作為通道區的第一NS。該第二FET可具有第二類型傳導率(例如，P型傳導率)且可結合作為通道區的第二NS。
102、104、106、108、110、112、114、116、118、120、122、124、126、128‧‧‧製程
200‧‧‧半導體結構
201‧‧‧基板
202‧‧‧交替層
203‧‧‧犧牲材料
204‧‧‧第一半導體材料
205‧‧‧第三半導體材料
206‧‧‧第二半導體材料
210‧‧‧多層半導體本體、半導體本體
211‧‧‧第一部份
212‧‧‧第二部份
213a‧‧‧第一寬度
213b‧‧‧第二寬度
215‧‧‧遮罩
216‧‧‧開口
217‧‧‧介電層
221‧‧‧第一NS、長條NS、NS、長條奈米形狀
222‧‧‧第二NS、長條NS、NS、長條奈米形狀
231‧‧‧第一取代金屬閘極(RMG)結構、第一RMG、RMG、第一閘極結構、閘極結構
232‧‧‧第二RMG結構、第二RMG、RMG、第二閘極結構、閘極結構
233‧‧‧隔離區
234‧‧‧第一功函數金屬層
235‧‧‧第二功函數金屬層
236‧‧‧電介質閘極帽蓋
239‧‧‧閘極側壁間隔件
241‧‧‧第一源極/汲極區、源極/汲極區
242‧‧‧第二源極/汲極區、源極/汲極區
243‧‧‧隔離區、附加隔離區
245‧‧‧層間介電(ILD)材料、ILD材料
251‧‧‧堆疊第一裝置、第一裝置、第一場效電晶體、第一FET、FET、N型FET
252‧‧‧堆疊第二裝置、第二裝置、第二FET、FET、P型FET
260‧‧‧附加半導體結構、半導體結構
由以下參考附圖的詳細說明可更加了解本發明，附圖不一定是按比例繪製，且其中：第1圖為所揭示之方法的流程圖；第2圖的橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第3A圖及第3B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第3C圖及第3D圖為第3A圖及第3B圖之部份完成結構的替代上視圖；第4A圖及第4B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第4C圖為第4A圖及第4B圖之部份完成結構的上視圖； 第5A圖及第5B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第6A圖及第6B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第7A圖及第7B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第8A圖及第8B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第9A圖及第9B圖的不同橫截面圖圖示根據第1圖之流程圖形成的部份完成結構；第10A圖及第10B圖的不同橫截面圖圖示根據第1圖之流程圖形成的半導體結構200；第10C圖及第10D圖為第10A圖及第10B圖之部份完成結構的替代上視圖；以及第11A圖及第11B圖的不同橫截面圖圖示根據第1圖之流程圖形成且使用第10A圖至第10B圖和第10C圖或者是第10D圖之半導體結構200的半導體結構260。
如上述，可縮放性為積體電路(IC)設計的持續性考量，且改變當前最先進奈米線型或其他同類型場效電晶體(FET)結構的設計及/或其形成方法可考慮到進一步的尺寸變化。
鑑於上述，揭露於本文的是一種形成由不 同半導體材料組成之堆疊長條奈米形狀(NS)(例如，堆疊奈米線(NW)，奈米片或奈米鰭片)於基板之上的方法，一種使用堆疊NW來形成不同堆疊裝置(例如，有不同類型傳導率之堆疊場效電晶體(FET))用於互補金屬氧化物半導體(CMOS)電路的方法，以及所產生的結構。具體言之，由相同第一半導體材料製成的堆疊長條NS可形成於基板之上。該等堆疊長條NS至少可包括第一NS與在該第一NS之上的第二NS。然後，為了把第二NS從該第一半導體材料轉換為第二半導體材料，可選擇性地加工該第二NS。該第一及第二NS隨後可各自用來形成第一及第二裝置，其中該第二裝置堆疊在該第一裝置之上。該第一及第二裝置例如可各自為第一及第二FET。藉由致能由不同材料製成之NS的堆疊以及不同裝置(例如，有不同類型傳導率的FET)的堆疊，所揭示之方法產生耗用較少基板之可用表面積的結構，且從而考慮到進一步的尺寸變化。
更特別的是，請參考第1圖流程圖，揭露於本文的是形成由不同半導體材料組成之堆疊長條奈米形狀(NS)於基板之上，以及進一步使用堆疊NS來形成堆疊裝置(例如，堆疊場效電晶體(FET))的方法。
就本揭示內容的目的而言，長條奈米形狀係指有比其厚度(在此也被稱為高度)及/或寬度(在此也被稱為深度)相對長之長度且厚度及/或寬度尺寸被限制在數十奈米或更小(亦即，被限制在100nm或更小)的特徵。奈米線(NW)係指其厚度(或高度)及寬度尺寸被限制在數十奈 米或更小(亦即，被限制在100nm或更小)的奈米形狀，且厚度尺寸與寬度尺寸的比最好約為例如1：1。奈米片係指其厚度尺寸(或高度)被限制在數十奈米或更小(亦即，被限制在100nm或更小)，寬度尺寸在100nm以上，且厚度尺寸與寬度尺寸的比明顯大於例如1：1(例如，2：1、5：1、10：1、100：1等等)的奈米形狀。亦即，奈米片相對短且寬。奈米鰭片係指其寬度尺寸被限制在數十奈米或更小(亦即，被限制在100nm或更小)，其厚度(或高度)尺寸大於100nm且厚度尺寸與寬度尺寸的比例如顯著小於1：1(例如，1：2、1：5、1：10、1：100等等)的奈米形狀。亦即，奈米鰭片相對高且薄。
該等方法以基板201開始(參考製程102與第2圖)。基板201可為塊狀半導體基板，如圖示。該塊狀半導體基板例如可由第一半導體材料(例如，矽)製成。為了防止後續形成於其上之裝置的穿板洩露(through-substrate leakage)，該塊狀半導體基板視需要可包括以井區(未圖示)之形式摻雜的地平面。或者，基板201可為絕緣體上覆半導體基板，其包括半導體基板、半導體基板上的絕緣層與絕緣層上的半導體層。例如，基板201可以是絕緣體上覆矽(SOI)基板，其包括矽基板、矽基板上的二氧化矽(SiO2)絕緣層與絕緣層上的矽層。
堆疊長條奈米形狀(NS)(例如，奈米線(NW)、奈米片或奈米鰭片)可形成於基板201之上，致使所有NS由第一半導體材料(例如，矽)製成(參考製程 104)。為了形成此類堆疊NS，犧牲材料203與第一半導體材料204的交替層202可形成於基板201的頂面上(參考製程106與第2圖)。為了圖解說明，圖示包括兩層犧牲材料203與兩層第一半導體材料204的4個交替層202。不過，應瞭解，在製程106可形成4個以上任意多個交替層202。如上述，第一半導體材料204例如可為矽。犧牲材料203可為與第一半導體材料204不同且在該第一半導體材料204上方可選擇性蝕刻的任何合適犧牲材料。例如，如果第一半導體材料為矽，則犧牲材料203可為犧牲半導體材料，尤其是，與第一半導體材料204不同的半導體材料，例如矽鍺、碳化矽等等。或者，該犧牲材料可為犧牲介電材料。
視需要，在形成交替層202期間，可摻雜在交替層202內的第一半導體材料204下層與第一半導體材料204上層以便有不同類型的傳導率以確保將使用第一半導體材料204之該等層的部份來形成的下NS與上NS各自會有不同類型的傳導率。例如，可摻雜第一半導體材料204的上層以便具有在相對低傳導率(例如，N-傳導率)的第一類型傳導率，且可摻雜第一半導體材料204的下層以便具有在相對低傳導率(例如，P-傳導率)的第二類型傳導率。或者，在形成交替層202期間，交替層202內的第一半導體材料204可保持未摻雜。
隨後可圖案化交替層202以形成多層半導體本體210於基板201上(參考製程108與第3A圖至第3D 圖)。具體言之，為了圖案化交替層202成為多層半導體本體210，可執行微影圖案化及蝕刻製程(或任何其他合適的圖案化及蝕刻製程)。此多層半導體本體210可具有有第一寬度213a的第一部份211且更可具有有第二寬度213b的數個第二部份212。第一部份211可橫向位在第二部份212之間。第3C圖為第3A圖至第3B圖之部份完成結構的示範上視圖，其圖示，在多層半導體本體210中，第一部份211的第一寬度213a可小於第二部份212的第二寬度213b。第3D圖為第3A圖至第3B圖之部份完成結構的替代示範上視圖，其圖示多層半導體本體210可為多層半導體鰭片(亦即，相對薄長條的實質矩形半導體本體)，其中第一部份211的第一寬度213a大約等於第二部份212的第二寬度213b。視需要，第一部份211可經圖案化成為並排且在第二部份212之間橫向延伸的多個平行區段(未圖示)。
應注意，如下文所詳述的，由於在多層半導體本體210之第一部份211內的每層第一半導體材料204隨後會被做成長條奈米形狀(NS)(如以上所界定的)，所以每層第一半導體材料204的厚度及/或多層半導體本體210之第一部份211的第一寬度213a應被限制在數十奈米或更小(亦即，被限制在100nm或更小)，如以上在第[0029]段所詳述的。
遮罩215可形成於多層半導體本體210上方且經圖案化成具有數個離散區段和開口216，該等離散區段係覆蓋及保護多層半導體本體210之第二部份212的 頂面及側壁，該開口216橫向位在該等區段之間且暴露多層半導體本體210之第一部份211的頂面及側壁(參考製程110與第4A圖至第4C圖)。例如，例如氮化矽硬遮罩層的硬遮罩層可沉積於多層半導體本體210上方。為了形成有暴露多層半導體本體210第一部份211之頂面及側壁之開口216的遮罩215，隨後可執行微影圖案化及蝕刻製程。
接下來，可選擇性地從多層半導體本體210的第一部份移除犧牲材料203的暴露區段(參考製程112與第5A圖至第5B圖)。具體言之，為了選擇性地蝕刻在第一半導體材料204及遮罩215上方的犧牲材料203，可執行等向性選擇性蝕刻製程。熟諳此藝者會認識到，選擇性蝕刻製程為一種蝕刻製程，其選擇性地蝕刻尤其是以明顯快於一或多個其他材料地蝕刻一材料以便移除一材料而不顯著影響該(等)其他材料。因此，例如，如果第一半導體材料204為矽，遮罩215為氮化矽且犧牲材料203為不同半導體材料，例如矽鍺，則可使用下列示範製程中之任一來選擇性蝕刻矽鍺：熱蝕刻製程(例如，使用氣體鹽酸(HCl))、乾電漿蝕刻製程、或製程規格經設計成可確保對於矽及氮化矽可選擇性地蝕刻矽鍺的濕蝕刻製程。或者，可使用任何其他合適的等向性選擇性蝕刻製程。藉由對於在多層半導體本體210之第一部份211內之第一半導體材料204選擇性地蝕刻犧牲材料203的暴露區段，此製程112導致產生全由第一半導體材料204製成的多個堆疊長條NS。為了圖解說明，該等長條NS圖示成NW。不過，應 瞭解，替換地，這些長條NS可為奈米片或奈米鰭片，如上述。
應注意，堆疊長條NS的個數會取決於在上述製程106形成的犧牲材料203與第一半導體材料204之交替層202的個數。例如，4個交替層會產生兩個長條NS，如圖示。不過，6個交替層會產生3個長條NS，8個交替層202會產生4個長條NS，諸如此類。在任何情形下，堆疊NS會被定向成與基板201的頂面平行，會上下堆疊，以及會彼此互相實體分離。此外，堆疊長條NS會至少包括鄰近基板201頂面且與其實體分離的下NS(在此被稱為第一NS 221)，以及在第一NS 221上方(亦即，與第一NS 221實質平行且與其實體分離，致使第一NS在第二NS 222與基板頂面之間)的上NS(在此被稱為第二NS 222)。為了圖解說明，只圖示一個第一NS 221與一個第二NS 222。不過，應瞭解，附圖非旨在限制，且替換地，該等堆疊長條NS可包括多個下NS(亦即，多個第一NS 221)，彼等係上下堆疊及/或更多多個上NS(亦即，多個第二NS 222)在第一NS221之上且上下堆疊。也應注意，如果在製程108，圖案化多層半導體本體210，致使第一部份211有並排且在第二部份212之間橫向延伸的多個平行區段，而從第一部份211移除犧牲材料之暴露區段的製程112會產生多個平行實質相同的並排長條NS堆疊(未圖示)。
如上述，由於前面視需要的摻雜製程，第一NS 221可具有在相對低傳導率(例如，N-傳導率)的第一 類型傳導率，以及第二NS 221可具有在相對低傳導率(例如，P-傳導率)的第二類型傳導率。或者，可不摻雜第一NS 221與第二NS 222。
一旦堆疊長條NS 221/222形成，為了把第二NS 222從第一半導體材料204轉換成與第一半導體材料204不同的第二半導體材料，可選擇性地加工第二NS 222(參考製程114)。例如，可沉積介電層217以便填充開口216，視需要地加以研磨(例如，使用化學機械研磨(CMP)製程以暴露遮罩215的頂面，然後使其凹陷以暴露第二NS 222(參考製程116至118與第6A圖至第6B圖)。在製程116沉積的介電層217可特別由與遮罩215不同的材料製成。例如，如果遮罩215由氮化矽製成，則介電層217可由二氧化矽、碳氧化矽(silicon oxycarbide)、氮碳化矽(silicon carbon nitride)、矽硼碳(silicon boron carbon)、或對於長條NS 221/222之第一半導體材料204及遮罩215可選擇性地蝕刻的某些其他介電材料製成。然後，在製程118使用選擇性蝕刻製程可使此介電層217凹陷到低於第二NS 222且高於第一NS 221的高度。接下來，可共形沉積第三半導體材料205於第二NS 222上(參考製程120與第7A圖至第7B圖)。例如，可磊晶成長第三半導體材料205於第二NS 222的暴露表面上以便個別地完全環繞每個第二NS 222。第三半導體材料205例如可為鍺。在磊晶沉積第三半導體材料205後，為了把第二NS 222從第一半導體材料204轉換成為第二半導體材料206(第一半導體材料 204與第三半導體材料205之合金)，可執行熱退火製程(參考製程122與第8A圖至第8B圖)。
因此，例如，如果第一半導體材料204為矽且第三半導體材料205為鍺，則熱退火製程會產生第二半導體材料206，尢其是矽鍺。在製程112可用來把矽及鍺轉換成矽鍺的示範熱退火製程包括在周遭大氣環境或氮(N2)環境中以900℃至1200℃之溫度範圍持續10秒直到10分鐘執行的一或二階段鍺凝結製程。應瞭解，相較於矽NS本身的容積，鍺沉積於矽NS上的容積會決定鍺與矽在所產生之矽鍺合金NS中的比。亦即，如果NS 222的第一半導體材料204初始為矽而且鍺沉積於各第二NS 222上的容積與矽在第二NS 222中的容積相同，則結果將是由50%鍺與50%矽之合金製成的第二NS 222。不過，如果沉積容積較少或容積較大的鍺，則結果會是由各自有更大或更小之鍺矽比之合金製成的第二NS 222。在任何情形下，鍺層的較佳厚度會在2至5奈米之間。
一旦第二NS 222已被轉換成第二半導體材料206，可使介電層217凹陷以暴露第一NS 221(參考製程124與第9A圖至第9B圖)。亦即，為了使介電層217凹陷到低於第一NS 221且高於基板201頂面的高度，可對於第二NS 222之第二半導體材料206、第一NS 221之第一半導體材料204和遮罩215選擇性地蝕刻介電層217。在使介電層217凹陷後，可選擇性地移除遮罩215(參考製程126與第10A圖至第10B圖以及第10C圖或者是第10D 圖)。
第10A圖至第10B圖為所產生之半導體結構200的橫截面圖，以及第10C圖及第10C圖為同一半導體結構200的替代上視圖。如圖示，此半導體結構200可包括基板201。如以上在說明該方法時所詳述的，基板201可為塊狀半導體基板，如圖示，為了防止形成於其上之裝置的穿板洩露，其具有以井區(未圖示)之形式摻雜的視需要地平面。或者，基板201可為絕緣體上覆半導體基板(例如，絕緣體上覆矽(SOI)基板)的半導體層(例如，矽層)。
半導體結構200可進一步包括半導體本體210。半導體本體210可具有第一部份211與數個第二部份212，其中第一部份211橫向位在第二部份212之間。第一部份211可具有第一寬度213a以及第二部份212可具有第二寬度213b。如第10C圖所示，第一寬度213a可小於第二寬度213b。或者，如第10D圖所示，第一寬度213a可大約等於第二寬度213b。
第一部份211可包括在基板201之上且在第二部份212之間橫向延伸的堆疊長條奈米形狀(NS)221/222(例如，奈米線(NW)，奈米片或奈米鰭片)。這些堆疊NS 221/222可經定向成與基板201的頂面平行，可上下堆疊，以及可彼此互相實體分離。該等堆疊NS可包括由第一半導體材料204製成的一或多個下NS(在此被稱為第一NS 221)，以及在第一NS 221之上且由與第一半導體材料204不同之第二半導體材料206製成的一或多個上NS(在此被 稱為第二NS 222)。例如，第一NS 221的第一半導體材料204可為矽，以及第二NS 222的第二半導體材料206可為矽鍺。各NS 221/222的高度與各NS 221/222的寬度(其對應至第一寬度213a)可被限制在數十奈米或更小(亦即，被限制在100nm或更小)，如以上在第[0029]段所詳述的。
再參考第1圖的流程圖，第10A圖至第10B圖及第10C圖或第10D圖的半導體結構200可用來形成多個堆疊裝置。具體言之，第一NS 221與第二NS 222各自可用來形成一或多個堆疊第一裝置251與一或多個堆疊第二裝置252，其中第二裝置252係堆疊於第一裝置251之上，致使第一裝置251位在第二裝置252與基板201的頂面之間(參考製程128)。
例如，在一示範方法具體實施例中，可進一步加工半導體結構200以便形成附加半導體結構260，其包括結合第一NS 221中之一或多個作為通道區的至少一第一場效電晶體(FET)251(例如，N型FET)，以及結合第二NS 222中之一或多個作為通道區的至少一第二FET 252(例如，P型FET)，其中該等FET裝置經堆疊成第二FET252在第一FET251之上致使第一FET 251在第二FET252與基板201頂面之間(參考第11A圖至第11B圖)。
為了形成半導體結構260，可執行下列示範製程。有犧牲閘極帽蓋的犧牲閘極結構可經形成為鄰近半導體本體210的第一部份211，致使它環繞第一NS 221與第二NS 222。閘極側壁間隔件239可經形成為鄰近犧牲閘 極結構。半導體本體210在犧牲閘極結構之相對兩側上的第二部份212中可形成源極/汲極凹部(source/drain recess)。該等源極/汲極凹部，例如，可延伸到或部份進入基板201中。或者，該等源極/汲極凹部可延伸到或進入犧牲材料203在第二部份212內的最低層。
隨後，在源極/汲極凹部的下半部中可形成有在相對高傳導率程度(例如，N+傳導率)之第一類型傳導率的第一源極/汲極區241(例如，用磊晶沉積與原位摻雜)，致使第一NS 221橫向位在第一源極/汲極區241之間。在源極/汲極凹部之高於第一源極/汲極區241的上半部中，可形成有在相對高傳導程度(例如，P+傳導率)之第二類型傳導率的第二源極/汲極區242(例如，用磊晶沉積與原位摻雜)，致使第二NS 222橫向位在第二源極/汲極區242之間。應注意，使用於第一源極/汲極區241及第二源極/汲極區242的磊晶半導體材料可為相同的半導體材料(例如，矽)，其經簡單地原位摻雜以便有不同類型的傳導率。或者，使用於第一源極/汲極區241及第二源極/汲極區242的磊晶半導體材料可為不同的半導體材料，其經預選成在NWFET通道區中可提供最優移動率(mobility)。視需要，在形成第二源極/汲極區242之前，在第一源極/汲極區241中之一或兩者上可形成隔離區243(例如，電介質隔離區，例如二氧化矽隔離區；等等)以提供相鄰第一及第二源極/汲極區之間的電氣隔離。在此情形下，應瞭解，應執行數個製程以防止隔離材料形成於第二NS 222的暴露 垂直表面上及/或移除在形成第二源極/汲極區242之前已形成於第二NS之暴露垂直表面上的隔離材料。此外，當隔離區243形成於第一源極/汲極區241之上時，藉由橫向磊晶沉積於第二NS222的暴露垂直表面，可形成第二源極/汲極區242於隔離區243之上。
在第二源極/汲極區242形成於源極/汲極凹部的上半部中之後，可沉積一或多個層的層間介電(ILD)材料245。ILD材料245，例如，可為二氧化矽或某些其他合適ILD材料(例如，硼磷矽玻璃(borophosphosilicate glass,BPSG)、正矽酸乙酯(tetraethyl orthosilicate,TEOS)、氟化正矽酸乙酯(FTEOS)等等)。隨後，可研磨ILD材料245(例如，使用CMP製程)以暴露犧牲閘極結構的頂面且可選擇性地移除犧牲閘極結構，藉此產生第二開口(亦即，閘極開口)，其以閘極側壁間隔件239為界且暴露包括下NS(亦即，第一NS 221)與上NS(亦即，第二NS 222)的堆疊長條NS。
然後，在第二開口中可形成有第一功函數的第一取代金屬閘極(RMG)結構231，致使它環繞各第一NS 221，以及在第二開口中可形成有與第一功函數不同之第二功函數的第二RMG結構232於第一RMG結構231之上，致使它環繞各第二NS 222。可用來形成RMG231/232的示範製程可包括共形沉積閘極介電層於第二開口中，致使它內襯第二開口且環繞各長條NS 221/222。可沉積用於第一RMG 231的第一功函數金屬層234於閘極介電層上且 予以回蝕，使得使得它環繞第一NS 221而不環繞第二NS 222。視需要，第一功函數金屬層235可為共形功函數金屬層，且可沉積及凹陷傳導填充材料(未圖示)使得它填充第二開口在第二NS 222的高度以下之下半部內的其餘空間。在第二開口的上半部中可沉積用於第二RMG 232的第二功函數金屬層235，致使它環繞第二NS 222。視需要，第二功函數金屬層235可為共形功函數金屬層，且可沉積傳導填充材料(未圖示)以填充在第二開口之上半部內的任何其餘空間。然後，可使第二RMG 232稍微凹陷以致能在第二開口內形成電介質閘極帽蓋236於第二RMG 232之上。例如，可沉積電介質閘極帽蓋層於形成於第二RMG 232之上的凹部中，且可執行研磨製程(例如，CMP製程)以便從ILD材料245之上移除電介質閘極帽蓋材料，藉此形成電介質閘極帽蓋236。視需要，在形成第二RMG 232之前，在第一RMG 231上可形成隔離區233(例如，電介質隔離區，例如二氧化矽隔離區)以提供兩個RMG 231/232之間的電氣隔離。
為了圖解說明，上述示範方法具體實施例使用能形成第一FET 251之第一RMG 231與第二FET 252之第二RMG 232的取代金屬閘極(RMG)加工。不過，應瞭解，此說明非旨在限制，且或者，閘極最先(gate-first)的閘極加工可用來形成第一閘極結構231與第二閘極結構232。
然後，可執行附加加工以便完成半導體結 構260，其包括第一FET 251與堆疊於第一FET 251上方的第二FET 252。該附加加工可包括但不限於：形成通到閘極結構231/232且通到源極/汲極區241/242的中段(middle of the line,MOL)接觸以及後段(back end of the line,BEOL)製程。
應注意，在此示範方法具體實施例中，如果隔離區233形成於第一及第二RMG 231/232之間或如果隔離區243形成於相鄰第一及第二源極/汲極區241/242之間，應執行數個製程以便確保通到下RMG(亦即，第一RMG 231)且通到下源極/汲極區(亦即，第一源極/汲極區241)的MOL接觸與上RMG(亦即，第二RMG 232)及上源極/汲極區(亦即，第二源極/汲極區242)電氣隔離。這些製程例如可包括：確保第一RMG 231橫向延伸超過第二RMG 232使得通到第一RMG 231的接觸可垂直延伸穿過介電材料且降落在第一RMG 231上而不接觸第二RMG 232。這些製程也可包括，例如，確保第一源極/汲極區241橫向延伸超過第二源極/汲極區242使得通到第一源極/汲極區241的接觸可垂直延伸穿過介電材料且降落在第一源極/汲極區241上而不接觸第二源極/汲極區242。替換地，這些製程可包括形成通到第一RMG 231及第一源極/汲極區241的MOL接觸，致使這些接觸的側壁有隔離材料作為內襯。
另外，應注意，為了圖解說明，以上只用結合單一第一NS 221之單一第一FET 251與堆疊於第一FET 251上方且結合單一第二NS 222之單一第二FET 252 的形成來描述此方法且圖示於附圖。不過，應瞭解，替換地，該方法的附加具體實施例可包括下述中之任一：(a)形成結合堆疊及/或並排作為通道區之多個第一NS 221的單一第一FET 251與堆疊於第一FET 251上方、結合作為通道區之單一第二NS 222的單一第二FET 252；(b)形成結合作為通道區之單一第一NS 221的單一第一FET 251與堆疊於第一FET 251上方、結合堆疊及/或並排作為通道區之多個第二NS 222的單一第二FET 252；(c)形成結合堆疊及/或並排作為通道區之多個第一NS 221的單一第一FET 251與堆疊於第一FET 251上方、結合堆疊及/或並排作為通道區之多個第二NS 222的單一第二FET 252；(d)形成各自結合作為通道區之一或多個第一NS 221的多個堆疊第一FET 251與堆疊於第一FET 251上方、結合作為通道區之一或多個第二NS 222的單一第二FET 252；(e)形成結合作為通道區之一或多個第一NS 221的單一第一FET 251與堆疊於第一FET 251上方各自結合作為通道區之一或多個第二NS 222的多個堆疊第二FET 252；以及(f)形成各自結合作為通道區之一或多個第一NS 221的多個堆疊第一FET 251與堆疊於第一FET 251上方各自結合作為通道區之一或多個第二NS 222的多個堆疊第二FET 252。在包括堆疊第一FET及/或堆疊第二FET的方法具體實施例中，有相同類型傳導率的堆疊FET可共享閘極結構及/或源極/汲極區或可具有離散閘極結構(例如，用隔離區電氣隔離)及/或離散源極/汲極區(例如，用隔離區電氣隔 離)。
在任何情形下，第11A圖至第11B圖的所產生之半導體結構260可包括基板201。如以上在說明該方法時所詳述的，基板201可為塊狀半導體基板，如圖示，為了防止形成於其上之裝置的穿板洩露，其具有以井區(未圖示)之形式摻雜的視需要地平面。或者，基板201可為絕緣體上覆半導體基板(例如，絕緣體上覆矽(SOI)基板)的半導體層(例如，矽層)。
半導體結構260更可包括在基板頂面上方的至少一第一場效電晶體(FET)251，其具有第一類型傳導率(例如，N型FET)且結合作為通道區的一或多個第一奈米形狀(NS)221。半導體結構260可進一步包括至少一第二FET 252，其具有第二類型傳導率(例如，P型NWFET)且結合作為通道區的一或多個第二NS 222。FET 251/522可上下堆疊成第二FET252在第一FET251上方，致使第一FET251都在第二FET252與基板201的頂面之間。
具體言之，半導體結構260可包括堆疊長條奈米形狀(NS)221/222，彼等經定向成與基板201的頂面平行，上下堆疊，以及彼此互相實體分離。該等堆疊長條NS可包括一或多個下NS(在此被稱為第一NS221，如以上在說明該方法時所詳述的)，彼等未予以摻雜或者是有在相對低傳導位準(例如，P-傳導率)的第二類型傳導率，其用作第一FET251的第一通道區且由第一半導體材料204製成。堆疊長條NS也可包括一或多個上NS(在此被稱為第 二NS222，如以上在說明該方法時所詳述的)，其用作第二FET252的第二通道區，均在第一NS221上方，且由與第一半導體材料204不同的第二半導體材料206製成。第一半導體材料204例如可為矽，以及第二半導體材料206例如可為矽鍺。這些堆疊長條NS可為奈米線(NW)、奈米片或奈米鰭片。亦即，各長條NS 221/222的厚度(也被稱為高度)及/或各長條NS 221/222的寬度(也被稱為深度)可被限制在數十奈米或更小(亦即，被限制在100nm或更小)，如以上在第[0029]段所詳述的。
第一FET 251可進一步包括第一源極/汲極區241與可在第一源極/汲極區241之間橫向延伸的一或多個第一NS 221(亦即，第一通道區)。第一FET 251可進一步包括有第一功函數且環繞第一NS221的第一閘極結構231(例如，第一取代金屬閘極(RMG)結構)。如上述，第一FET 251可具有第一類型傳導率(例如，N型傳導率)。因此，第一源極/汲極區241可具有在相對高傳導率(例如，N+傳導率)的第一類型傳導率。
第二FET 252可進一步包括第二源極/汲極區242。第二源極/汲極區242可在第一源極/汲極區241上方，以及一或多個第二NS 222(亦即，第二通道區)可橫向位在第二源極/汲極區242之間。第二FET 252可進一步包括在第一閘極結構231上方且環繞第二N(s)222的第二閘極結構232(例如，第二取代金屬閘極(RMG)結構)。如上述，第二FET 252可具有第一類型傳導率(例如，P型傳導 率)。因此，第二源極/汲極區242可具有在相對高傳導率(例如，P+傳導率)的第二類型傳導率。
半導體結構260可進一步包括以下各物中之任一：使第一閘極結構231與第二閘極結構232及/或一或多個附加隔離區243電氣隔離的隔離區233，其中各隔離區243使第一源極/汲極區241與在上方的第二源極/汲極區242電氣隔離。應注意，在包括有第一類型傳導率之多個堆疊第一FET的結構具體實施例中(未圖示)，堆疊第一FET可共享同一個第一閘極結構或可具有離散第一閘極結構(例如，用隔離區電氣隔離)及/或可共享第一源極/汲極區或可具有離散第一源極/汲極區(例如，用隔離區電氣隔離)。同樣，在包括有第二類型傳導率之多個堆疊第二FET的結構具體實施例中(未圖示)，堆疊第二FET可共享同一個第二閘極結構或可具有離散第二閘極結構(例如，用隔離區電氣隔離)及/或可共享第二源極/汲極區或可具有離散第二源極/汲極區(例如，用隔離區電氣隔離)。
藉由致能由不同材料製成之長條NS的堆疊以及不同裝置(例如，有不同類型傳導率之FET)的堆疊，所揭示之方法產生耗用較少基板之可用表面積的半導體結構200及260，從而考慮到進一步的尺寸變化。
在包括FET 251及252的上述方法及結構具體實施例中，第一FET 251有第一類型傳導率(例如，屬N型FET)以及第二FET 252有第二類型傳導率(例如，屬P型FET)。關於N型FET，通道區可具有在相對低傳導率的 P型傳導率(或可未摻雜)，以及源極/汲極區可具有N型傳導率和相對高的傳導率；然而，關於P型FET，通道區可具有在相對低傳導率的N型傳導率(或可未摻雜)，以及源極/汲極區可具有在相對高傳導率的P型傳導率。熟諳此藝者會認識到，不同摻雜物可用來實現不同類型的傳導率且摻雜物可取決於所用不同半導體材料而有所不同。例如，有N型傳導率的矽基半導體材料(例如，矽、矽鍺等等)通常摻雜N型摻雜物(例如，第V族摻雜物，例如砷(As)、磷(P)或銻(Sb))，然而有P型傳導率的矽基半導體材料通常摻雜P型摻雜物(例如，第III族摻雜物，例如硼(B)或銦(In))。或者，有P型傳導率的氮化鎵(GaN)基半導體材料通常摻雜鎂(Mg)，然而有N型傳導率的氮化鎵(GaN)基半導體材料通常摻雜矽(Si)。熟諳此藝者也會認識到，不同的傳導率會取決於摻雜物的相對濃度程度。
另外，在包括FET 251及252的上述方法及結構具體實施例中，第一FET 251可具有有第一功函數的第一閘極結構231，以及第二FET 252可具有有第二功函數的第二閘極結構232。在這些RMG中，閘極介電層可為二氧化矽閘極介電層。替換及較佳地，閘極介電層可為高K閘極介電層。該高K閘極介電層例如可為介電常數大於二氧化矽之介電常數(亦即，大於3.9)的介電材料。示範高K介電材料包括但不限於：鉿(Hf)基電介質(例如，氧化鉿，矽氧化鉿(hafnium silicon oxide)，氮氧矽鉿(hafnium silicon oxynitride)，鋁氧化鉿(hafnium aluminum oxide)等 等)或其他合適高k電介質(例如，氧化鋁、氧化鉭、氧化鋯等等)。RMG的功函數金屬可包括為了實現FET之最佳閘極導體功函數的給定傳導類型而預選的金屬材料或金屬合金材料。例如，N型FET 251的最佳閘極導體功函數例如會在3.9eV至約4.2eV之間。有在此範圍內之功函數的示範金屬(及金屬合金)包括但不限於：鉿、鋯、鈦、鉭、鋁、及彼等之合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。P型FET 252的最佳閘極導體功函數例如會在約4.9eV至約5.2eV之間。有在此範圍內之功函數的示範金屬(及金屬合金)包括但不限於：釕、鈀、鉑、鈷及鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等等)和金屬氮化物(例如，氮化鈦、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭等等)。所用任何傳導填充材料可為填充金屬或填充金屬合金，例如鎢、鎢合金(例如，矽化鎢或鈦鎢)、鈷、鋁、或任何其他合適的填充金屬或填充金屬合金。
應瞭解，用於本文的術語是只為了要描述該等揭示結構及方法而非旨在限制。例如，如本文所使用的，英文單數形式“一(a)”、“一(an)”、及“該(the)”旨在也包括複數形式，除非上下文中另有明確指示。另外，如本文所使用的，用語“包含(comprises)”及/或“包含(comprising)”、或者“包括(includes)”及/或“包括(including)”係具體描述提及之特徵、整數、步驟、操作、元件及/或組件的存在，但不排除存在或加入一或更多其他特徵、整數、步驟、操作、元件及/或彼等之群組。此外，如本文所使用的，諸如 “右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上”、“下”、“底下”、“下面”、“下層”、“上面”，“上覆”、“平行”、“垂直”之類的用語旨在描述彼等在定向及圖示於附圖中(除非另有明示)時的相對位置，以及諸如“接觸”、“直接接觸”、“抵接”、“直接鄰近”、“緊鄰”之類的用語旨在表示至少一元件實體接觸另一元件(沒有其他元件隔開所述元件)。用語“橫向地(laterally)”在此用來描述元件的相對位置，更特別的是，它用來表明一元件位在另一元件旁邊而不是在其之上或之下，如該等元件在圖中的取向及圖示。例如，橫向鄰近另一元件的元件會在另一元件旁邊，橫向緊鄰另一元件的元件會直接在另一元件旁邊，以及橫向包圍另一元件的元件會鄰近且與另一元件的外側壁接壤。下列申請專利範圍中所有手段或步驟加上功能元件的對應結構、材料、動作及等效物旨在包括與如申請專利範圍所主張的其他元件結合用以完成功能的任何結構、材料或動作。
為了圖解說明已呈現本揭示內容之各種具體實施例的描述，但是並非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白仍有許多修改及變體而不脫離所述具體實施例的範疇及精神。使用於本文的術語經選定成可最好地解釋具體實施例的原理、實際應用或優於在市上可找到之技術的技術改善，或使得本技藝一般技術人員能夠了解揭示於本文的具體實施例。
因此，以上所揭露的是一種形成由不同半導體材料組成之堆疊長條奈米形狀(NS)(例如，奈米線 (NW))於基板之上的方法，一種使用堆疊NS形成有不同類型傳導率之不同堆疊裝置(例如，堆疊場效電晶體(FET)用於互補金屬氧化物半導體(CMOS)電路)的方法，以及所產生的結構。具體言之，由相同第一半導體材料製成的堆疊長條NS可形成於基板之上。該等堆疊長條NS可至少包括第一NS與在該第一NS上方的第二NS。然後，為了把第二NS從第一半導體材料轉換成第二半導體材料，可選擇性地加工該第二NS。第一及第二NS隨後可各自用來形成第一及第二裝置，其中該第二裝置堆疊在該第一裝置上方。該第一及第二裝置例如各自可為有不同類型傳導率的第一及第二FET。藉由致能由不同材料製成之NS的堆疊以及不同裝置(例如，有不同類型傳導率的FET)的堆疊，所揭示之方法產生耗用較少基板之可用表面積的結構，且從而考慮到進一步的尺寸變化。
102、104、106、108、110、112、114、116、118、120、122、124、126、128‧‧‧製程

Claims (16)

  1. 一種形成半導體結構之方法，該方法包含：形成包含一第一半導體材料的數個長條奈米形狀，該等長條奈米形狀被堆疊於一基板上方且至少包含：於該基板之一表面上方、與該基板之該表面平行且與該基板之該表面實體分離的一第一奈米形狀；以及對齊於該第一奈米形狀上方、與該第一奈米形狀平行且與該第一奈米形狀實體分離的一第二奈米形狀，致使該第一奈米形狀在該第二奈米形狀與該基板之該表面之間；以及選擇性加工該第二奈米形狀以把該第二奈米形狀從該第一半導體材料轉換成與該第一半導體材料不同的一第二半導體材料，其中，該等長條奈米形狀的形成包含：形成鄰近該基板之該表面的一多層半導體本體，該多層半導體本體包含一犧牲材料與該第一半導體材料的至少四個交替層，其中，該犧牲材料與該第一半導體材料不同；形成一遮罩於該多層半導體本體上方，該遮罩具有暴露該多層半導體本體之一第一部份的一開口，該第一部份橫向位在數個第二部份之間；以及 從該第一部份選擇性地移除該犧牲材料的數個暴露區段，以及其中，該第二奈米形狀的選擇性加工包含：在選擇性地移除該等暴露區段之後，沉積一介電層以便填充該開口；凹陷在該開口中的該介電層以暴露該第二奈米形狀；沉積一第三半導體材料於該第二奈米形狀的暴露之頂表面、底表面及側表面上；以及執行一退火製程以把該第二奈米形狀從該第一半導體材料轉換成該第二半導體材料，該第二半導體材料為該第一半導體材料與該第三半導體材料的一合金。
  2. 如申請專利範圍第1項所述之方法，該等長條奈米形狀包含數個奈米線、數個奈米片及數個奈米鰭片中之任一者。
  3. 如申請專利範圍第1項所述之方法，該犧牲材料包含一犧牲半導體材料。
  4. 如申請專利範圍第1項所述之方法，該第一半導體材料包含矽，該第二半導體材料包含矽鍺，以及該第三半導體材料包含鍺。
  5. 如申請專利範圍第1項所述之方法，更包含，在執行該退火製程之後，進一步凹陷該介電層以暴露該第一奈米形狀。
  6. 一種形成半導體結構之方法，該方法包含：形成包含一第一半導體材料的數個長條奈米形狀，該等長條奈米形狀被堆疊於一基板上方且至少包含：於該基板之一表面上方、與該基板之該表面平行且與該基板之該表面實體分離的一第一奈米形狀；以及對齊於該第一奈米形狀上方、與該第一奈米形狀平行且與該第一奈米形狀實體分離的一第二奈米形狀，致使該第一奈米形狀在該第二奈米形狀與該基板之該表面之間；選擇性加工該第二奈米形狀以把該第二奈米形狀從該第一半導體材料轉換成與該第一半導體材料不同的一第二半導體材料；以及在該選擇性加工之後，使用該第一奈米形狀形成一第一電晶體以及使用該第二奈米形狀形成一第二電晶體，致使該第一電晶體在該第二電晶體與該基板之該表面之間，其中，該等長條奈米形狀的形成包含：形成鄰近該基板之該表面的一多層半導體本體，該多層半導體本體包含一犧牲材料與該第一半導體材料的至少四個交替層，其中，該犧牲材料與該第一半導體材料不同；形成一遮罩於該多層半導體本體上方，該遮 罩具有暴露該多層半導體本體之一第一部份的一開口，該第一部份橫向位在數個第二部份之間；以及從該第一部份選擇性地移除該犧牲材料的數個暴露區段，以及其中，該第二奈米形狀的選擇性加工包含：在選擇性地移除該等暴露區段之後，沉積一介電層以便填充該開口；凹陷在該開口中的該介電層以暴露該第二奈米形狀；沉積一第三半導體材料於該第二奈米形狀的暴露之頂表面、底表面及側表面上；以及執行一退火製程以把該第二奈米形狀從該第一半導體材料轉換成該第二半導體材料，該第二半導體材料為該第一半導體材料與該第三半導體材料的一合金。
  7. 如申請專利範圍第6項所述之方法，該等長條奈米形狀包含數個奈米線、數個奈米片及數個奈米鰭片中之任一者。
  8. 如申請專利範圍第6項所述之方法，該犧牲材料包含一犧牲半導體材料。
  9. 如申請專利範圍第6項所述之方法，該第一半導體材料包含矽，該第二半導體材料包含矽鍺，以及該第三半導體材料包含鍺。
  10. 如申請專利範圍第6項所述之方法，該第一電晶體具有一第一類型傳導率，以及該第二電晶體具有與該第一類型傳導率不同的一第二類型傳導率，且該第一電晶體與該第二電晶體的形成包含：在執行該退火製程之後，凹陷該介電層以暴露該第一奈米形狀；移除該遮罩；形成一犧牲閘極結構，其具有鄰近該第一奈米形狀及該第二奈米形狀的一閘極側壁間隔件；在該多層半導體本體之該等第二部份中形成凹部；在該等凹部中形成具有該第一類型傳導率的第一源極/汲極區，致使該第一奈米形狀橫向位在該第一源極/汲極區之間；形成具有該第二類型傳導率的第二源極/汲極區於該第一源極/汲極區之上，致使該第二奈米形狀橫向位在該第二源極/汲極區之間；選擇性地移除該犧牲閘極結構以建立暴露該第一奈米形狀及該第二奈米形狀的一第二開口；在該第二開口中形成鄰近該第一奈米形狀的一第一閘極結構，該第一閘極結構具有一第一功函數；以及形成一第二閘極結構於該第一閘極結構之上且鄰近該第二奈米形狀，該第二閘極結構具有與該第一功 函數不同的一第二功函數。
  11. 如申請專利範圍第10項所述之方法，更包含下列步驟中之至少一者：在形成該第二閘極結構之前，形成一隔離區於該第一閘極結構上；以及在形成該第二源極/汲極區之前，形成至少一附加隔離區於至少一第一源極/汲極區上。
  12. 一種半導體結構，包含：一基板；一第一奈米形狀，其位於該基板之一表面上方、與該基板之該表面平行且與該基板之該表面實體分離，該第一奈米形狀包含一第一半導體材料；一第二奈米形狀，其對齊於該第一奈米形狀上方、與該第一奈米形狀平行且與該第一奈米形狀實體分離，致使該第一奈米形狀在該第二奈米形狀與該基板之該表面之間，該第二奈米形狀包含與該第一半導體材料不同的一第二半導體材料；以及一第三半導體材料，其沉積於該第二奈米形狀的暴露之頂表面、底表面及側表面上，其中，該第二奈米形狀從該第一半導體材料轉換成該第二半導體材料，該第二半導體材料為該第一半導體材料與該第三半導體材料的一合金。
  13. 如申請專利範圍第12項所述之半導體結構，該第一半導體材料包含矽，以及該第二半導體材料包含矽鍺。
  14. 如申請專利範圍第12項所述之半導體結構，更包含：一第一電晶體，其具有一第一類型傳導率且包含：第一源極/汲極區；一第一通道區，其橫向位在該第一源極/汲極區之間且包含該第一奈米形狀；以及一第一閘極結構，其環繞該第一通道區；以及一第二電晶體，其具有與該第一類型傳導率不同的一第二類型傳導率且包含：一第二源極/汲極區，在該第一源極/汲極區之上；一第二通道區，其橫向位在該第二源極/汲極區之間且包含該第二奈米形狀；以及一第二閘極結構，其環繞該第二通道區且在該第一閘極結構之上。
  15. 如申請專利範圍第14項所述之半導體結構，該第一奈米形狀及該第二奈米形狀包含數個奈米線、數個奈米片及數個奈米鰭片中之任一者。
  16. 如申請專利範圍第14項所述之半導體結構，更包含下列各物中之任一者：一隔離區，其使該第一閘極結構與該第二閘極結構電氣隔離；以及一附加隔離區，其使一第一源極/汲極區與一第二源極/汲極區電氣隔離。
TW106145999A 2017-06-22 2017-12-27 由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法 TWI705040B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/629,884 US10453750B2 (en) 2017-06-22 2017-06-22 Stacked elongated nanoshapes of different semiconductor materials and structures that incorporate the nanoshapes
US15/629,884 2017-06-22

Publications (2)

Publication Number Publication Date
TW201904864A TW201904864A (zh) 2019-02-01
TWI705040B true TWI705040B (zh) 2020-09-21

Family

ID=64692734

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106145999A TWI705040B (zh) 2017-06-22 2017-12-27 由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法

Country Status (3)

Country Link
US (1) US10453750B2 (zh)
CN (1) CN109119340B (zh)
TW (1) TWI705040B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381438B2 (en) * 2017-11-02 2019-08-13 International Business Machines Corporation Vertically stacked NFETS and PFETS with gate-all-around structure
US11335807B2 (en) * 2018-06-29 2022-05-17 Intel Corporation Isolation schemes for gate-all-around transistor devices
US10510622B1 (en) * 2018-07-27 2019-12-17 Globalfoundries Inc. Vertically stacked complementary-FET device with independent gate control
US10916629B2 (en) * 2018-07-31 2021-02-09 International Business Machines Corporation Nanosheet-CMOS EPROM device with epitaxial oxide charge storage region
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US11676966B2 (en) * 2019-03-15 2023-06-13 Intel Corporation Stacked transistors having device strata with different channel widths
DE102020106252A1 (de) 2019-04-12 2020-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
US10971630B2 (en) * 2019-04-24 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having both gate-all-around devices and planar devices
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
US11183574B2 (en) 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
US11296199B2 (en) * 2019-10-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods
US11315938B1 (en) 2020-12-18 2022-04-26 International Business Machines Corporation Stacked nanosheet rom
KR102871450B1 (ko) 2020-12-24 2025-10-14 삼성전자주식회사 집적회로 소자
US11621197B2 (en) 2021-02-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate cut feature and method for forming the same
US12176345B2 (en) 2021-09-23 2024-12-24 International Business Machines Corporation Stacked FET with independent gate control
US20240355929A1 (en) * 2023-04-19 2024-10-24 Applied Materials, Inc. Dual gate structure for memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030139000A1 (en) * 2002-01-23 2003-07-24 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
TWI304622B (en) * 2003-09-03 2008-12-21 Ibm Use of thin soi to inhibit relaxation of sige layers
US9425293B1 (en) * 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208414B2 (en) 2004-09-14 2007-04-24 International Business Machines Corporation Method for enhanced uni-directional diffusion of metal and subsequent silicide formation
FR2905197B1 (fr) 2006-08-25 2008-12-19 Commissariat Energie Atomique Procede de realisation d'un dispositif comportant une structure dotee d'un ou plusieurs micro-fils ou nano-fils a base d'un compose de si et de ge, par condensation germanium.
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
DE102006058820A1 (de) 2006-12-13 2008-06-19 Siltronic Ag Verfahren zur Herstellung von SGOI- und GeOI-Halbleiterstrukturen
US8173993B2 (en) 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
KR101767352B1 (ko) * 2011-12-23 2017-08-10 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US9263520B2 (en) * 2013-10-10 2016-02-16 Globalfoundries Inc. Facilitating fabricating gate-all-around nanowire field-effect transistors
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9859430B2 (en) 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9716145B2 (en) 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)
US9437501B1 (en) 2015-09-22 2016-09-06 International Business Machines Corporation Stacked nanowire device width adjustment by gas cluster ion beam (GCIB)
US10319813B2 (en) * 2017-03-27 2019-06-11 International Business Machines Corporation Nanosheet CMOS transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030139000A1 (en) * 2002-01-23 2003-07-24 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
TWI304622B (en) * 2003-09-03 2008-12-21 Ibm Use of thin soi to inhibit relaxation of sige layers
US9425293B1 (en) * 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs

Also Published As

Publication number Publication date
TW201904864A (zh) 2019-02-01
CN109119340A (zh) 2019-01-01
US20180374753A1 (en) 2018-12-27
CN109119340B (zh) 2021-09-10
US10453750B2 (en) 2019-10-22

Similar Documents

Publication Publication Date Title
TWI705040B (zh) 由不同半導體材料組成之堆疊長條奈米形狀、結合該奈米形狀之結構及其形成之方法
TWI737391B (zh) 具有強健內間隔件之環繞式閘極場效電晶體及方法
TWI689099B (zh) 形成具有環繞式閘極場效電晶體之積體電路的方法及所產生的結構
TWI689103B (zh) 製造半導體裝置之方法及半導體裝置
US10192819B1 (en) Integrated circuit structure incorporating stacked field effect transistors
US10770591B2 (en) Source/drain contacts for non-planar transistors
TW202029358A (zh) 具有波狀接觸窗輪廓的半導體裝置
TWI688044B (zh) 半導體裝置、鰭式場效電晶體裝置及其製造方法
TW201732894A (zh) 半導體裝置及其製造方法
US12349410B2 (en) Nanostructure field-effect transistor (NANO-FET) with gates including a seam in p-type work function metal between nanostructures and methods of forming
CN107154356A (zh) 半导体器件及其制造方法
CN106531804A (zh) Finfet器件及其制造方法
KR20210128898A (ko) Pmosfet 소스 드레인
US20220336636A1 (en) Semiconductor Device and Method
KR101696998B1 (ko) 소스와 드레인을 상호연결시키는 반도체 시트 유닛을 포함하는 반도체 디바이스 및 그 제조방법
CN115050741A (zh) 集成电路
TW202105600A (zh) 半導體元件及其製造方法
TWI858687B (zh) 半導體裝置及其製造方法
CN117374076A (zh) 3ds fet及其制造方法
CN120322007A (zh) 半导体结构及其制造方法
CN116741802A (zh) 制造半导体器件的方法和半导体器件
CN118825022A (zh) 集成电路及其形成方法
CN117012722A (zh) 半导体结构及其形成方法