TWI678773B - 功率晶片封裝結構 - Google Patents
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Abstract
本發明公開一種功率晶片封裝結構。功率晶片封裝結構包括薄化晶片以及導電支撐材。薄化晶片具有主動側以及相反於所述主動側的背側，且薄化晶片以主動側朝向線路基板設置。導電支撐材設置於薄化晶片的背側，以提供機械強度。導電支撐材具有面向薄化晶片的一內表面，且薄化晶片的一背側的表面的面積與導電支撐材的內表面的面積的比值範圍是由0.5至1。
Description
本發明涉及一種功率晶片封裝結構，特別是涉及一種薄型功率晶片封裝結構。
隨著可攜式與穿戴式電子裝置的發展，開發具有高效能、體積小、高速度、高品質及多功能性的產品成為趨勢。由於利用晶圓級晶片尺寸封裝(Wafer Level Chip Scale Package,WLCSP)技術所製造的晶片尺寸封裝體中，晶片的體積與封裝尺寸接近，而有利於使電子裝置的外形尺寸朝向微型化發展。
現有的晶片尺寸封裝體通常會進一步設置於一電路板上，以電性連接於主控晶片。為了使電子裝置的尺寸更進一步地縮小，用於設置晶片尺寸封裝體的電路板的也越來越薄，甚至會利用可彎折或撓曲的軟性電路板來取代硬性電路板。
然而，由於厚度相對較小的硬性電路板或者是軟性電路板較容易被彎折，而現有的晶片尺寸封裝體的厚度也非常薄，因此，晶片很容易因為電路板(薄型硬性電路板或者軟性電路板)彎折而破裂或損壞。
本發明所要解決的其中一技術問題在於，如何避免厚度偏薄的晶片因為薄化的電路板彎折而損壞。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種功率晶片封裝結構。功率晶片封裝結構包括一薄化
晶片以及一導電支撐材。薄化晶片具有一主動側以及一相反於主動側的背側。導電支撐材設置於薄化晶片的背側。導電支撐材具有面向所述薄化晶片的一內表面，且薄化晶片的一背側表面的面積與內表面面積的比值範圍是由0.5至1。
本發明的有益效果在於，本發明所提供的功率晶片封裝結構，其通過“設置導電支撐材在薄化晶片的背側，且薄化晶片的一背側表面的面積與內表面面積的比值範圍是由0.5至1”的技術手段，可增加晶片封裝結構的機械強度，以避免設置在基板上的薄化晶片，因為基板的彎折而被損壞。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。
1‧‧‧功率晶片封裝結構
10‧‧‧薄化晶片
10a‧‧‧主動側
10b‧‧‧背側
10S‧‧‧側表面
T1、T2‧‧‧功率電晶體
11‧‧‧導電支撐材
11a‧‧‧內表面
11S‧‧‧側面
12‧‧‧膠層
Z1、Z2‧‧‧二極體
13‧‧‧背電極
S1、S2‧‧‧源極接墊
G1、G2‧‧‧閘極接墊
2‧‧‧線路基板
21、22‧‧‧焊墊
11R‧‧‧電阻
P1‧‧‧功率晶片級封裝結構的元件
圖1為本發明其中一實施例的功率晶片封裝結構的立體示意圖。
圖2為本發明其中一實施例的功率晶片封裝結構的剖面示意圖。
圖3為本發明一實施例的功率晶片封裝結構的電路示意圖。
圖4為本發明一實施例的功率晶片封裝結構的元件的剖面示意圖。
請參閱圖1以及圖2。圖1為本發明一實施例的功率晶片封裝結構(Power Chip Scale Package)的立體示意圖，而圖2為本發明其中一實施例的功率晶片封裝結構的剖面示意圖。
本發明實施例的晶片封裝結構1包括一薄化晶片10以及一導電支撐材11。薄化晶片10具有一主動側10a以及與所述主動側10a相反的背側10b。
在本實施例中，薄化晶片10為半導體晶片，且經過摻雜、蝕刻、微影、薄化、線路重佈等製程，而在薄化晶片10內部形成至少一元件(圖未示)以及在薄化晶片10上形成用以連接外部線路的線路重佈層。線路重佈層位於主動側10a，並可根據實際需求而具
有接墊以及線路層。
薄化晶片10的厚度範圍是由50μm至125μm。因此，薄化晶片10很容易因受到外部應力，而被損壞或者產生裂縫。據此，本發明實施例的晶片封裝結構1還包括一導電支撐材11，且導電支撐材11設置於薄化晶片10的背側10b，以增加晶片封裝結構1的機械強度。
如圖1與圖2所示，功率晶片封裝結構1還進一步包括一膠層12，膠層12是位於薄化晶片10與導電支撐材11之間，而導電支撐材11通過膠層12固定於薄化晶片10的背側。
請參照圖2，在一實施例中，導電支撐材11會完全遮蓋薄化晶片10的背側10b的表面，並由背側的表面向外延伸而超過背側的表面的至少一邊緣。具體而言，導電支撐材11具有面向薄化晶片10設置的一內表面11a，且內表面11a的面積會大於或等於薄化晶片10的背側10b的表面面積。
薄化晶片10的背側表面的面積是導電支撐材11的內表面11a面積的50%至100%。也就是說，薄化晶片10的背側表面面積與導電支撐材11的內表面11a面積的比值範圍是0.5至1。
另外，在本發明實施例的功率晶片封裝結構1中，導電支撐材11並未包覆薄化晶片10的側表面10S，而使薄化晶片10的側表面10S裸露出來。
在另一實施例中，導電支撐材11的側面11S會與薄化晶片10的側表面10S切齊。也就是說，薄化晶片10的背側10b的表面面積與導電支撐材11的內表面11a的面積相同。
據此，設置於薄化晶片10背側10b的導電支撐材11可以增加晶片封裝結構1的機械強度，並保護薄化晶片10，以減少薄化晶片10因受到外部應力而損壞或產生裂縫的機率。在本發明實施例中，導電支撐材11的厚度大於或等於50μm。
須說明的是，本發明實施例的功率晶片封裝結構1可應用於
電路保護元件中。因此，請配合參照圖1至圖3。圖3顯示本發明一實施例的功率晶片封裝結構的電路示意圖。薄化晶片10可包括兩個相互並聯的功率電晶體T1、T2。
功率電晶體T1、T2例如是垂直式功率電晶體、絕緣閘雙極型電晶體(Insulated Gate Bipolar Transistor,IGBT)或是底部源極橫向雙擴散金氧半場效電晶體(bottom-source lateral diffusion MOSFET)。本發明實施例中，以垂直式功率電晶體為例來進行說明。
據此，如圖1所示，本實施例的薄化晶片10至少包括兩組源極接墊S1、S2以及兩個閘極接墊G1、G2。其中一組源極接墊S1以及其中一閘極接墊G1電性連接於其中一功率電晶體T1的源極以及閘極，而另一組源極接墊S2以及另一個閘極接墊G2是分別電性連接於另一個功率電晶體T2的源極以及閘極。
此外，晶片封裝結構1還包括一背電極13，且背電極13是位於薄化晶片10的背側，並可電性連接於兩個功率電晶體T1、T2的汲極而作為汲極接墊。換句話說，其中一個功率電晶體T1的汲極可通過背電極13電性連接於另一功率電晶體T2的汲極。
背電極13可以具有單層結構或者是多層結構。背電極13的材料可以選擇銅、鈦、鎳、銀、錫、金等金屬材料。在本實施例中，背電極13具有多層結構，而至少包括相互堆疊的鈦層、鎳層以及銀層。然而，本發明並未限制背電極13的材料。
如圖3所示，在本實施例中，每一個功率電晶體T1(T2)還串聯一二極體Z1(Z2)。詳細而言，功率電晶體T1(T2)的源極會電性連接於二極體Z1(Z2)的正極(anode)，而功率電晶體T1(T2)的汲極會電性連接於二極體Z1(Z2)的負極(cathode)。因此，圖1中所繪示的兩組源極接墊S1、S2，實際上會分別電性連接於兩個二極體Z1、Z2的正極。也就是說，其中一組源極接墊S1會電性連接於二極體Z1的正極，而另一組源極接墊S2會電性連接於二極體Z2
的正極。
須說明的是，通過使薄化晶片10內部具有不同的摻雜區以及摻雜濃度，可以形成上述兩個功率電晶體T1、T2，以及兩個二極體Z1、Z2。另外，兩個功率電晶體T1、T2以及兩個二極體Z1、Z2可以通過線路重佈層以及背電極13，而建立如圖3所示的電性連接關係。
導電支撐材11除了減少薄化晶片10因受到外部應力而損壞或產生裂縫的機率之外，還可以在功率電晶體T1、T2運作時，降低電路中的電阻，並可對薄化晶片10進行散熱。
據此，導電支撐材11可以是選擇導電性與散熱性較佳的導電材料。在一實施例中，導電支撐材11可以是金屬片材，如：銅片或者鋁片等等。
在這個實施例中，位於導電支撐材11以及薄化晶片10的背電極13之間的膠層12為導電膠層，且導電膠層的材料可以是焊料或者是含金屬的膠材。導電支撐材11可通過導電膠層固定於薄化晶片10的背側10b。
請參照圖2以及圖3，也就是說，導電支撐材11也會通過導電膠層電性連接於背電極13，進而電性連接於兩個功率電晶體T1、T2的汲極之間。因此，當薄化晶片10應用於元件中時，導電支撐材11的電阻11R也會影響整個電路的總電阻值。
相較於使用絕緣材料作為支撐材或者是使用絕緣膠材，在本實施例中，將導電支撐材11通過導電膠層貼附於薄化晶片10背側，不僅可增加晶片封裝結構1的機械強度，也可以進一步降低整個電路的總電阻值。
本發明實施例並提供一種應用上述晶片封裝結構1的元件。請參照圖4，顯示本發明一實施例的功率晶片級封裝結構的元件P1的剖面示意圖。
功率晶片級封裝結構的元件P1包括線路基板2以及設置於線
路基板2上的晶片封裝結構1。線路基板2可以是硬性線路板或者軟性線路板。在線路基板2中，已經佈設線路並具有用以與晶片封裝結構1電性連接的多個焊墊21、22。
另外，要說明的是，雖然圖4中並未繪示，但應可了解功率晶片級封裝結構的元件P1實質上還可能包含其他設置於線路基板2上並具有其他功能晶片，如：主控晶片，以配合本發明實施例的薄化晶片10中的功率電晶體T1、T2共同運作。
當晶片封裝結構1設置於線路基板2上時，是以薄化晶片10的主動側10a朝向線路基板2而設置。進一步而言，薄化晶片10的源極接墊S1、S2以及閘極接墊G1、G2會分別對應於線路基板2上的多個焊墊21、22，而使薄化晶片10可通過焊接而設置於線路基板2上。
另一方面，薄化晶片10的功率電晶體T1、T2可通過源極接墊S1、S2、閘極接墊G1、G2以及分別對應於源極接墊S1、S2與閘極接墊G1、G2的多個焊墊21、22，電性連接於線路基板2上的其他功能晶片。
須說明的是，為了盡可能薄型化電子裝置，功率晶片級封裝結構的元件P1的線路基板2也越來越薄。因此，本實施例的線路基板2的厚度會小於0.5mm。
由於線路基板2的厚度偏薄，而很容易被彎折，從而使設置於線路基板2上的薄化晶片10受到應力而損壞或產生裂縫。因此，本發明實施例的功率晶片封裝結構1在薄化晶片10的背側10b設置導電支撐材11，可減少薄化晶片10因線路基板2彎折而受損的機率。
在本實施例中，導電支撐材11的厚度至少50μm。然而，導電支撐材11的厚度若太厚，會使功率晶片級封裝結構的元件P1的總厚度增加，並增加成本。據此，導電支撐材11的厚度可大於50μm，並根據實際需求調整。
綜合上述，本發明的有益效果在於，本發明所提供的晶片封裝結構1及應用其的功率晶片級封裝結構的元件P1，其通過“設置導電支撐材11在薄化晶片10的背側，且薄化晶片10的一背側表面的面積與內表面11a面積的比值至少是0.5與1之間”的技術手段，可增加晶片封裝結構1的機械強度。當晶片封裝結構1應用於元件P1中時，導電支撐材11可提供薄化晶片10支撐強度，以減少在線路基板2上的薄化晶片10因為線路基板2彎折而被損壞的機率。
另外，導電支撐材11除了減少薄化晶片10因受到外部應力而損壞或產生裂縫的機率之外，還可以在功率電晶體T1、T2運作時，降低電路的電阻。此外，導電支撐材11還可增加薄化晶片10的散熱路徑，以提高薄化晶片10運作時的散熱效率。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
Claims (8)
- 一種功率晶片封裝結構，其包括：一薄化晶片，其具有一主動側以及一相反於所述主動側的背側；以及一導電支撐材，其設置於所述薄化晶片的所述背側，其中，所述導電支撐材具有面向所述薄化晶片的一內表面，所述薄化晶片的一背側的表面的面積與所述內表面的面積的比值範圍是由0.5至1，且所述導電支撐材不具有由所述背側沿著所述薄化晶片的一側表面延伸至所述主動側的部分。
- 如請求項1所述的功率晶片封裝結構，還進一步包括一導電膠層，所述導電膠層位於所述薄化晶片與所述導電支撐材之間，且所述導電支撐材通過所述導電膠固定於所述薄化晶片的所述背側。
- 如請求項2所述的功率晶片封裝結構，其中，所述導電膠層為焊料層或者是含金屬的膠層。
- 如請求項1所述的功率晶片封裝結構，其中，所述薄化晶片具有至少兩個相互並聯的功率電晶體。
- 如請求項4所述的功率晶片封裝結構，其中，每一所述功率電晶體與一二極體串聯。
- 如請求項4所述的功率晶片封裝結構，還進一步包括：一背電極，所述背電極位於所述薄化晶片的背側，並電性連接於兩個所述功率電晶體的兩個汲極。
- 如請求項1所述的功率晶片封裝結構，其中，所述薄化晶片的厚度範圍由50μm至125μm。
- 如請求項1所述的功率晶片封裝結構，其中，所述導電支撐材的厚度大於或等於50μm。
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