[go: up one dir, main page]

TWI761740B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI761740B
TWI761740B TW108145375A TW108145375A TWI761740B TW I761740 B TWI761740 B TW I761740B TW 108145375 A TW108145375 A TW 108145375A TW 108145375 A TW108145375 A TW 108145375A TW I761740 B TWI761740 B TW I761740B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
region
semiconductor device
pads
gate pad
Prior art date
Application number
TW108145375A
Other languages
English (en)
Other versions
TW202105744A (zh
Inventor
大河亮介
今井俊和
吉田一磨
井上翼
今村武司
Original Assignee
日商新唐科技日本股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商新唐科技日本股份有限公司 filed Critical 日商新唐科技日本股份有限公司
Publication of TW202105744A publication Critical patent/TW202105744A/zh
Application granted granted Critical
Publication of TWI761740B publication Critical patent/TWI761740B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
    • H10D84/839—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs comprising VDMOS
    • H10W70/611—
    • H10W70/65—
    • H10W72/90—

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

半導體裝置具有：形成於在平面視角下呈矩形狀之半導體層的第1區域的電晶體(10)、與形成於第2區域的電晶體(20)，且在半導體層之表面具有：第1源極墊、第1閘極墊、第2源極墊、及第2閘極墊，在平面視角下，電晶體(10)與電晶體(20)在第1方向上排列，第1閘極墊是配置成：在與半導體層之第1方向的其中一個長邊或另一個長邊之間、及在與第1區域與第2區域的交界之間，沒有夾住第1源極墊的任何一部分，第2閘極墊是配置成：在與其中一個長邊或另一個長邊之間、及在與交界之間，沒有夾住第2源極墊的任何一部分。

Description

半導體裝置
本揭示是有關於一種半導體裝置，尤其是有關於一種晶片尺寸封裝型的半導體裝置。
以往，已知有一種安裝於安裝基板，並切換安裝基板中之電流路徑的導通狀態與非導通狀態的半導體裝置(例如，參照專利文獻1)。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2019-129308號公報
一般而言，在安裝基板中供大電流流動的電流路徑是設計成會降低導通電阻。因此，在安裝於安裝基板且切換供大電流流動的電流路徑的導通狀態與非導通狀態的半導體裝置中，期待具有適合於降低該電流路徑的導通電阻的特徵。
因此，本揭示的目的在於提供一種半導體裝置，其具有適合於降低所安裝之安裝基板中之電流路徑的導通電阻的特徵。
本揭示的一態樣之半導體裝置是可以面朝下安裝之晶片尺寸封裝型的半導體裝置，具有：半導體層；金屬層，接觸前述半導體層之背面而形成；第1縱型MOS電晶體，形成於前述半導體層內的第1區域；及第2縱型MOS電晶 體，形成於第2區域，前述第2區域在前述半導體層的平面視角下，是在前述半導體層內鄰接前述第1區域，前述半導體層具有半導體基板，前述第1縱型MOS電晶體與前述第2縱型MOS電晶體各自在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第1源極墊及第1閘極墊、與複數個第2源極墊及第2閘極墊，前述半導體基板是作為前述第1縱型MOS電晶體及前述第2縱型MOS電晶體之共通汲極區域而發揮功能，在前述平面視角下，前述半導體層是矩形形狀，前述第1縱型MOS電晶體與前述第2縱型MOS電晶體在第1方向上排列，且主電流在前述第1方向上流動，前述第1閘極墊是配置成：在與前述半導體層之4個邊當中最接近且平行於前述第1方向的第1邊之間、及在與前述第1方向上之前述第1區域與前述第2區域的交界之間，沒有夾住前述複數個第1源極墊的任何一部分，前述第2閘極墊是配置成：在與前述半導體層之4個邊當中且最接近且平行於前述第1方向的第2邊之間、及在與前述第1方向上之前述交界之間，沒有夾住前述複數個第2源極墊的任何一部分。
根據本揭示的一態樣之半導體裝置，可以提供一種具有適合於降低所安裝之安裝基板中之電流路徑的導通電阻的特徵的半導體裝置。
1:半導體裝置
2:控制IC
3:電池
4:負載
10:電晶體(第1縱型MOS電晶體)
11:第1源極電極
12,13,22,23:部分
14:第1源極區域
15:第1閘極導體
16:第1閘極絕緣膜
18:第1本體區域
19:第1閘極電極
20:電晶體(第2縱型MOS電晶體)
21:第2源極電極
24:第2源極區域
25:第2閘極導體
26:第2閘極絕緣膜
28:第2本體區域
29:第2閘極電極
30:金屬層
32:半導體基板
33:低濃度雜質層
34:層間絕緣層
35:鈍化層
40:半導體層
50:印刷配線基板(安裝基板)
51~53,1051,1053,1151,1153:配線型樣
54:空隙
60:電晶體(第3縱型MOS電晶體)
70:電晶體(第4縱型MOS電晶體)
90:中央線
90C:交界
91:其中一個長邊
92:另一個長邊
93,1193:其中一個短邊
94,1194:另一個短邊
111,111a,111b,111c,111d,111e,111f,1111:第1源極墊
119,119A,119B,1119:第1閘極墊
121,121a,121b,121c,121d,121e,121f,1121:第2源極墊
129,129A,129B,1129:第2閘極墊
171A,171B,172A,172B,173A,173B,174A,174B,175A,175B:層
176A,176B,177A,177B:連接部
191,291:第1局部區域
192,292:第2局部區域
511,511a,511b,511c,511d,511e,511f:第1安裝源極墊
519:第1安裝閘極墊
521,521a,521b,521c,521d,521e,521f:第2安裝源極墊
529:第2安裝閘極墊
901,902:區域
1010,1020:電晶體
1014:第3源極區域
1015:第3閘極導體
1016:第3閘極絕緣膜
1018:第3本體區域
2014:第4源極區域
2015:第4閘極導體
2016:第4閘極絕緣膜
2018:第4本體區域
A1,A1001:第1區域
A2,A1002:第2區域
FET1:第1電晶體
FET2:第2電晶體
ZD1:第1雙向齊納二極體
ZD2:第2雙向齊納二極體
RS:源極電極帶區域
H:焊料
DL:源極電極11的長邊長
DS:源極電極11的短邊長
圖1是顯示實施形態之半導體裝置的構造之一例的截面圖。
圖2A是顯示實施形態之半導體裝置的電極構成之一例的頂視圖。
圖2B是顯示流動於實施形態之半導體裝置的主電流的截面圖。
圖3是顯示實施形態之半導體裝置對於充放電電路之應用例的電路圖。
圖4A是顯示實施形態之半導體裝置、與實施形態之印刷配線基板及印刷配線基板上之配線型樣的關係的示意圖之1。
圖4B是顯示實施形態之半導體裝置、與實施形態之印刷配線基板及印刷配線基板上之配線型樣的關係的示意圖之2。
圖5A是顯示第1比較例之半導體裝置、與第1比較例之印刷配線基板及印刷配線基板上之配線型樣的關係的示意圖之1。
圖5B是顯示第1比較例之半導體裝置、與第1比較例之印刷配線基板及印刷配線基板上之配線型樣的關係的示意圖之2。
圖6A是顯示電流在實施形態之印刷配線基板流動的情況的示意圖。
圖6B是顯示電流在第2比較例之印刷配線基板流動的情況的示意圖。
圖7A是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7B是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7C是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7D是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7E是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7F是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖7G是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖8A是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖8B是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖8C是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖8D是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖9A是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖9B是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖10是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖11是顯示實施形態之半導體裝置之一例的電路圖。
圖12是顯示實施形態之半導體裝置的構造之一例的截面圖。
圖13是實施形態之雙向齊納二極體(bidirectional zener diode)的頂面透視圖。
圖14是實施形態之雙向齊納二極體的截面圖。
圖15是顯示流動於實施形態之半導體裝置的突波電流(surge current)之典型路徑的示意圖。
圖16是顯示實施形態之半導體裝置翹曲的情況的截面圖。
圖17是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖18A是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖18B是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖18C是顯示實施形態1之半導體裝置的源極電極之配置例的示意圖。
圖18D是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖18E是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖19是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖20A是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
圖20B是顯示實施形態1之半導體裝置的電極墊之配置例的示意圖。
用以實施發明之形態
在以下所說明之實施形態皆為顯示本揭示之一具體例的實施形態。在以下的實施形態中所示的數值、形狀、材料、構成要素、構成要素的配置位置及連接形態等只是一個例子，要旨並非用於限定本揭示。
在本揭示中，所謂「A與B電連接」包含下述情況：將A與B透過配線來直接地連接之情況、將A與B在不透過配線的情形下直接地連接之情況、及將A與B透過電阻成分(電阻元件、電阻配線)來間接地連接之情況。
(實施形態)
[1.半導體裝置的構造]
以下，針對實施形態之半導體裝置的構造來進行說明。實施形態之半導體裝置是在半導體基板形成了2個縱型MOS(Metal Oxide Semiconductor)電晶體的可以面朝下安裝之晶片尺寸封裝(Chip Size Package：CSP)型的半導體 器件。上述2個縱型MOS電晶體是功率電晶體，且是所謂溝槽式MOS型FET(Field Effect Transistor，場效電晶體)。
圖1是顯示實施形態之半導體裝置1的構造之一例的截面圖。圖2A是顯示半導體裝置1的電極構成之一例的頂視圖。圖2B是顯示流動於半導體裝置1的主電流的截面圖。所謂主電流是構成流動於電路的電流的主成分，並且是在設計好的電流路徑中於設計好的方向上流動的電流，且將漏電流(leakage current)或突波電流除外。雖將於後敘述，但以半導體裝置1之內部來看時，是指在圖2B以雙向箭頭所示之路徑流動的電流，當以平面視角觀看半導體裝置1時，是指在半導體裝置1之內部於水平方向上流動的電流(亦即在圖2B所提到之金屬層30或半導體基板32內部於水平方向上流動的電流)。又，若使用後述之圖4B來顯示，以平面視角來看包含所安裝之半導體裝置1的印刷配線基板50及配線型樣51~53時，是指從左往右或者從右往左流動的電流。圖1及圖2B是顯示圖2A之I-I中的截斷面。
如圖1及圖2A所示地，半導體裝置1具有：半導體層40；金屬層30；第1縱型MOS電晶體10(以下，亦稱為「電晶體10」)，形成於半導體層40內的第1區域A1；及第2縱型MOS電晶體20(以下，亦稱為「電晶體20」)，形成於半導體層40內的第2區域A2。此處，如圖2A所示地，第1區域A1與第2區域A2在半導體層40的平面視角下互相鄰接。
半導體層40是積層半導體基板32與低濃度雜質層33而構成。
半導體基板32配置於半導體層40之背面側，且是由包含第1導電型的雜質之矽所構成。
低濃度雜質層33配置於半導體層40之表面側，並接觸半導體基板32而形成，且包含濃度比半導體基板32之第1導電型的雜質之濃度更低的第1導電型的雜質。低濃度雜質層33亦可例如藉由疊晶成長(epitaxial growth)而形成於 半導體基板32上。
金屬層30是接觸半導體層40之背面側而形成，並由銀(Ag)或銅(Cu)所構成。另外，金屬層30中微量地包含金屬以外的元素亦可，前述元素是在金屬材料之製造步驟中作為雜質而混入之物。又，金屬層30形成於半導體層40之背面側的整面或是並非整面皆可。
又，如圖1及圖2A所示地，電晶體10在半導體層40之表面(亦即，低濃度雜質層33之表面)具有在面朝下安裝時隔著接合材料接合於安裝基板之複數個(此處為6個)第1源極墊111(此處為第1源極墊111a、111b、111c、111d、111e、及111f)、及第1閘極墊119。又，電晶體20在半導體層40之表面(亦即，低濃度雜質層33之表面)具有在面朝下安裝時隔著接合材料接合於安裝基板之複數個(此處為6個)第2源極墊121(此處為第2源極墊121a、121b、121c、121d、121e、及121f)、及第2閘極墊129。
如圖1、圖2A、及圖2B所示地，在平面視角下，半導體層40是矩形形狀，並且在第1方向上電晶體10與電晶體20在第1方向上排列，且主電流在第1方向上流動。此處，半導體層40是作成為在平面視角下呈長方形狀，前述長方形狀具有：與第1方向平行的其中一個長邊91與另一個長邊92、及與第1方向正交的方向的其中一個短邊93與另一個短邊94。亦即，此處半導體層40是作成為以第1方向為長邊的長方形狀。
在圖2A中，中央線90是在半導體層40的平面視角下，在第1方向上將長方形狀之半導體層40二等分的線。因此，中央線90是在半導體層40的平面視角下，與第1方向正交的方向的直線。如後述地，在將半導體裝置1朝印刷配線基板上進行面朝下安裝時，中央線90在半導體層40的平面視角下，將與配線型樣在印刷配線基板上暫時中斷之處(空隙)大致一致。
交界90C是第1區域A1與第2區域A2的交界。交界90C雖然是在半 導體層40的平面視角下，依面積來將半導體層40進行二等分，但並不一定需要是一直線。在半導體層40的平面視角下，中央線90與交界90C可能會有一致的情況，也可能會有不一致的情況。
如圖2A所示地，第1閘極墊119是配置成：在半導體層40的平面視角下，在與其中一個長邊91之間、及在與第1方向上之交界90C之間，沒有夾住複數個第1源極墊111的任何一部分。
複數個第1源極墊111是在半導體層40的平面視角下，包含複數個(此處為所有的第1源極墊111)大致長方形狀之物，且該等複數個大致長方形狀的第1源極墊111各自的長邊方向是與其中一個長邊91及另一個長邊92平行，且配置成條狀。
第2閘極墊129是配置成：在半導體層40的平面視角下，在與另一個長邊92之間、及在與第1方向上之交界90C之間，沒有夾住複數個第2源極墊121的任何一部分。
複數個第2源極墊121是在半導體層40的平面視角下，包含複數個(此處為所有的第2源極墊121)大致長方形狀之物，且該等複數個大致長方形狀的第2源極墊121各自的長邊方向是與其中一個長邊91及另一個長邊92平行，且配置成條狀。
另外，第1閘極墊119的數量及第2閘極墊129的數量各自並不一定需要限定為圖2A所例示之1個，即便為2以上的複數亦無妨。又，第1閘極墊119及第2閘極墊129各自可如圖2A所例示地為大致圓形狀，亦可並非為大致圓形狀。
另外，複數個第1源極墊111的數量及複數個第2源極墊121的數量各自並不一定需要限定為圖2A所例示之6個，即便為6個以外的複數亦無妨。又，複數個大致長方形狀的第1源極墊111並不限定於如圖2A的配置，與其中一個短邊93及另一個短邊94平行，且配置成條狀亦可，又，複數個大致長方形狀的第2 源極墊121並不限定於如圖2A的配置，與其中一個短邊93及另一個短邊94平行，且配置成條狀亦可。
如圖1及圖2A所示地，在低濃度雜質層33的第1區域A1中，形成有：第1本體區域18，包含與第1導電型不同之第2導電型的雜質。在第1本體區域18中，形成有：第1源極區域14，包含第1導電型的雜質；第1閘極導體15；及第1閘極絕緣膜16。第1源極電極11是由部分12及部分13所構成，且部分12是隔著部分13來連接第1源極區域14及第1本體區域18。第1閘極導體15與第1閘極墊119電連接。
第1源極電極11的部分12是在面朝下安裝中之回流時與焊料接合的層，且作為未受到限定之一例，可用包含鎳、鈦、鎢、鈀當中任一種以上的金屬材料來構成。亦可在部分12之表面施加金等的鍍敷。
第1源極電極11的部分13是連接部分12與半導體層40的層，且作為未受到限定之一例，可用包含鋁、銅、金、銀當中任一種以上的金屬材料來構成。
在低濃度雜質層33的第2區域A2中，形成有：第2本體區域28，包含第2導電型的雜質。在第2本體區域28中，形成有：第2源極區域24，包含第1導電型的雜質；第2閘極導體25；及第2閘極絕緣膜26。第2源極電極21是由部分22及部分23所構成，且部分22是隔著部分23來連接第2源極區域24及第2本體區域28。第2閘極導體25與第2閘極墊129電連接。
第2源極電極21的部分22是在面朝下安裝中之回流時與焊料接合的層，且作為未受到限定之一例，可用包含鎳、鈦、鎢、鈀當中任一種以上的金屬材料來構成。亦可在部分22之表面施加金等的鍍敷。
第2源極電極21的部分23是連接部分22與半導體層40的層，且作為未受到限定之一例，可用包含鋁、銅、金、銀當中任一種以上的金屬材料來構 成。
藉由電晶體10及電晶體20之上述構成，低濃度雜質層33與半導體基板32會作為使電晶體10之第1汲極區域及電晶體20之第2汲極區域共通化之共通汲極區域而發揮功能。
又，如圖2B所示地，半導體裝置1是以從第1源極電極11經由第1汲極區域、金屬層30、及第2汲極區域到第2源極電極21的雙向路徑為主電流路徑。
如圖1所示地，第1本體區域18被具有開口之層間絕緣層34所覆蓋，並且設置有通過層間絕緣層34的開口來與第1源極區域14連接的第1源極電極11的部分13。層間絕緣層34及第1源極電極的部分13被具有開口之鈍化層(passivation layer)35所覆蓋，並且設置有通過鈍化層35的開口來與第1源極電極的部分13連接的部分12。
第2本體區域28被具有開口之層間絕緣層34所覆蓋，並且設置有通過層間絕緣層34的開口來與第2源極區域24連接的第2源極電極21的部分23。層間絕緣層34及第2源極電極的部分23被具有開口之鈍化層35所覆蓋，並且設置有通過鈍化層35的開口來與第2源極電極的部分23連接的部分22。
因此，複數個第1源極墊111及複數個第2源極墊121各自是指第1源極電極11及第2源極電極21在半導體裝置1之表面局部露出的區域，亦即所謂端子的部分。同樣地，第1閘極墊119及第2閘極墊129各自是指第1閘極電極19(在圖1、圖2A、及圖2B中未圖示，參照後述之圖3)及第2閘極電極29(在圖1、圖2A、及圖2B中未圖示，參照後述之圖3)在半導體裝置1之表面局部露出的區域，亦即所謂端子的部分。在本說明書中，總稱源極墊與閘極墊而稱作「電極墊」。
又，半導體裝置1中之各構造體的標準設計例是半導體層40之厚度為10-90μm，金屬層30之厚度為10-90μm，層間絕緣層34與鈍化層35之厚度的 和為3-13μm。
[2.半導體裝置的動作]
在半導體裝置1中，例如，將第1導電型設成N型，且將第2導電型設成P型，第1源極區域14、第2源極區域24、半導體基板32、及低濃度雜質層33是N型半導體，且，第1本體區域18及第2本體區域28是P型半導體亦可。
又，在半導體裝置1中，例如，將第1導電型設成P型，且將第2導電型設成N型，第1源極區域14、第2源極區域24、半導體基板32、及低濃度雜質層33是P型半導體，且，第1本體區域18及第2本體區域28是N型半導體亦可。
以下的說明是在電晶體10與電晶體20是將第1導電型設成N型，且將第2導電型設成P型之所謂N通道型電晶體的情況下，針對半導體裝置1的導通動作來進行說明。
在半導體裝置1中，對第1源極電極11施加高電壓及對第2源極電極21施加低電壓，並以第2源極電極21為基準而對第2閘極電極29(第2閘極導體25)施加閾值以上的電壓後，會在第2本體區域28中之第2閘極絕緣膜26的附近形成傳導通道。其結果，主電流在形成於第1源極電極11-第1本體區域18-低濃度雜質層33-半導體基板32-金屬層30-半導體基板32-低濃度雜質層33-第2本體區域28之傳導通道-第2源極區域24-第2源極電極21這條路徑流動，半導體裝置1成為導通狀態。另外，該主電流路徑中之第1本體區域18與低濃度雜質層33的接觸面有PN接合，作為本體二極體而發揮功能。又，由於該主電流主要是在金屬層30流動，因此藉由將金屬層30增厚，來擴大主電流路徑的截面積，便可以降低半導體裝置1之接通電阻(on resistance)。該導通狀態是與後述之圖3中的充電對應的狀態。
同樣地，在半導體裝置1中，對第2源極電極21施加高電壓及對第1源極電極11施加低電壓，並以第1源極電極11為基準而對第1閘極電極19(第1閘極導體15)施加閾值以上的電壓後，會在第1本體區域18中之第1閘極絕緣膜16的附 近形成傳導通道。其結果，主電流在形成於第2源極電極21-第2本體區域28-低濃度雜質層33-半導體基板32-金屬層30-半導體基板32-低濃度雜質層33-第1本體區域18之傳導通道-第1源極區域14-第1源極電極11這條路徑流動，半導體裝置1成為導通狀態。另外，該主電流路徑中之第2本體區域28與低濃度雜質層33的接觸面有PN接合，作為本體二極體而發揮功能。該導通狀態是與後述之圖3中的放電對應的狀態。
[3.兼顧半導體裝置之翹曲降低與低接通電阻的構成]
圖3是顯示半導體裝置1對於智慧型手機、平板電腦等之鋰離子電池組所使用之充放電電路之應用例的電路圖。在該應用例中，半導體裝置1是因應從控制IC2賦予第1閘極電極19及第2閘極電極29的控制訊號，來控制從電池3朝負載4的放電動作及從負載4朝電池3的充電動作。像這樣地，當適用半導體裝置1來作為智慧型手機、平板電腦等之鋰離子電池組所使用之充放電電路時，從縮短充電時間或實現急速充電的制約來看，作為一例，在20V耐壓規格方面，要求半導體裝置1的接通電阻為2.2~2.4mΩ以下。
[4.半導體裝置的安裝與電路設計與導通電阻降低]
另外，半導體裝置1是以面朝下方式安裝於安裝基板即印刷配線基板上而使用。
圖4A、圖4B是顯示將半導體裝置1安裝於印刷配線基板50時，半導體裝置1、與印刷配線基板50及配置於印刷配線基板50上之配線型樣51~53的關係的示意圖。在圖4A、圖4B及後述之圖5B、6A、6B中，將第1電晶體及第2電晶體各自記載為FET1及FET2。
在印刷配線基板50上，雖然是依據任意的設計來配置配線型樣51~53，但在主要使用鋰離子電池組的智慧型手機、平板電腦等的充放電中，為了以電流的開啟關閉來控制來自電池的放電動作與朝電池的充電動作，配置於 印刷配線基板50上之配線型樣51~53是夾著空隙(分離)54，且安裝成半導體裝置1橋接於空隙54。在圖4B中，配線型樣51、53是在圖的中央位置夾著空隙54。
面朝下安裝之半導體裝置1中，複數個第1源極墊111a~111f中的每一個、與對應該等而配置於配線型樣51上之複數個第1安裝源極墊511a~511f中的每一個是透過由焊料等所構成之導電性接合材料而接合。以下，也有將複數個第1安裝源極墊511a~511f單純稱作「複數個第1安裝源極墊511」的情況。同樣地，複數個第2源極墊121a~121f中的每一個、與對應該等而配置於配線型樣53上之複數個第2安裝源極墊521a~521f中的每一個是透過由焊料等所構成之導電性接合材料而接合。以下，也有將複數個第2安裝源極墊521a~521f單純稱作「複數個第2安裝源極墊521」的情況。又，第1閘極墊119及第2閘極墊129中的每一個、與對應該等而配置於配線型樣52上之第1安裝閘極墊519及第2安裝閘極墊529中的每一個是透過由焊料等所構成之導電性接合材料而接合。後續，舉出將焊料作為導電性接合材料來使用的情況為例。將焊料作為接合材料來使用時，是進行回流安裝並且進行250℃左右的熱處理。
此處，為求方便，在印刷配線基板50上之配線型樣51、53流動的主電流是先預想了圖4B之從左向右流動(對應圖3中之充電)的狀況，來敘述圖4B與圖3的關連。在圖4B及後述之圖5B、6A、6B中，以白底的箭頭示意地顯示主電流。在圖3中，連結電池3與半導體裝置1之第1源極電極11的配線相當於圖4B的配線型樣51。配線型樣51是經由複數個第1安裝源極墊511、焊料、複數個第1源極墊111，朝第1源極電極11連接。在圖3中，從控制IC2朝半導體裝置1之第1閘極電極19(第2閘極電極29)連結的配線相當於圖4B的配線型樣52。配線型樣52是經由第1安裝閘極墊519(第2安裝閘極墊529)、焊料、第1閘極墊119(第2閘極墊129)，朝第1閘極電極19(第2閘極電極29)連接。在圖3中，從半導體裝置1之第2源極電極21朝負載4連結的配線相當於圖4B的配線型樣53。配線型樣53是從第2 源極電極21經由複數個第2源極墊121、焊料、複數個第2安裝源極墊521，朝負載4連接。
回到有關於半導體裝置1、與安裝半導體裝置1之印刷配線基板50及配線型樣51~53的內容。半導體裝置1是以橋接夾著空隙54之配線型樣51、53的形式來安裝。半導體裝置1是只要不對第2閘極電極29(第2閘極墊129)施加閾值電壓以上的電壓，電流便不會流動。
對第2閘極電極29施加閾值電壓以上的電壓時，半導體裝置1的主電流路徑便會開啟而成為電流流動於印刷配線基板50上之配線型樣51、53。一旦主電流路徑開啟，半導體裝置1在功能上就會變得與電阻體及發熱體相同。因此，如同在智慧型手機、平板電腦等之鋰離子電池組中所使用的情況，在對於預計會持續長時間接通狀態之電路的用途中，從電路之低消耗電力、提升散熱性的觀點來看，電路之主電流路徑的導通電阻的降低變得很重要。因此，期望在電路之主電流路徑上，盡量不使成為障礙的的電阻體介入。
另外，將包含半導體裝置1的電路整體之導通時的電阻稱為導通電阻，另一方面，將僅限於處於接通狀態之半導體裝置1內部的電阻稱為接通電阻。又，在平面視角下觀看印刷配線基板50時，是將在印刷配線基板50上供電流流動的區域稱為電力線(power line)。以圖4B來說，當電流在配線型樣51、53中流動時，電力線是具有與配線型樣51、53幾乎相同寬度的直線狀，當電流越過空隙54(主電流在半導體裝置1流動)時，電力線是成為具有與半導體裝置1的短邊長(平行於與主電流流動之方向正交的方向的邊長)幾乎相同寬度的直線狀。為了降低導通電阻，要求設計成：電力線的寬度要盡量寬，且電力線上盡量不配置電阻體等之障礙物。
具有橋接空隙54之功能的半導體裝置1中，期望是採以下方式來設計器件：電晶體10(或者第1區域A1)與電晶體20(或者第2區域A2)在平面視角下， 會在主電流於電力線中流動的方向上鄰接。因此，交界90C是與主電流流動的方向大致正交的方向，即便未與中央線90完全一致，仍有許多重疊的部分。
使用圖5A、圖5B來說明上述之內容。圖5A、圖5B是顯示將第1比較例之半導體裝置安裝於第1比較例之印刷配線基板時，第1比較例之半導體裝置、與第1比較例之印刷配線基板及配置於第1比較例之印刷配線基板上之配線型樣1051、1053的關係的示意圖。
若如圖5A所示地，當第1比較例之半導體裝置中，配置成電晶體1010(或者第1區域A1001)與電晶體1020(或者第2區域A1002)在與從左向右流動之主電流的方向正交的方向上鄰接時，便如圖5B所示地，在配線型樣1051中從左流動而來的電流只能形成以下路徑：在第1比較例之半導體裝置中先朝90°正交的方向轉折流動，然後再度改變90°方向而在配線型樣1053中朝右方流動。與圖4B相比便明顯可知，在如圖5B的情況下，由於必須將有限的第1比較例之印刷配線基板的寬度分為二來形成配線型樣1051、1053，因此無法充分擴大配線型樣的寬度，亦即電力線的寬度。因此，期望電晶體10(或者第1區域A1)與電晶體20(或者第2區域A2)在平面視角下，是在主電流流動的方向上鄰接。
電力線上盡量不配置電阻體的這一點是構成本揭示的主旨，使用圖6A、圖6B來比較半導體裝置1與第2比較例之半導體裝置，並針對半導體裝置1的效果來進行說明。第2比較例是過往例子的典型之一。
圖6A是顯示主電流在安裝半導體裝置1的印刷配線基板50流動的情況的示意圖。此處，為求方便，在印刷配線基板50上之配線型樣51、53流動的主電流是預想了圖6A之從左向右流動的狀況。
圖6B是顯示主電流在安裝第2比較例之半導體裝置的第2比較例之印刷配線基板流動的情況的示意圖。此處，為求方便，在第2比較例之印刷基板上之配線型樣1151、1153流動的主電流是預想了圖6B之從左向右流動的狀況。
半導體裝置1與第2比較例之半導體裝置皆為相同的晶片尺寸。
半導體裝置1中，在半導體層40的平面視角下，第1閘極墊119及第2閘極墊129各自配置於其中一個長邊91及另一個長邊92附近，相對於此，第2比較例之半導體裝置中，在半導體層的平面視角下，第1閘極墊1119及第2閘極墊1129各自配置於其中一個短邊1193及另一個短邊1194之中央附近，在這一點上有所不同。
在半導體裝置1與第2比較例之半導體裝置中，複數個第1源極墊111的總面積與複數個第1源極墊1111的總面積相等，且複數個第2源極墊121的總面積與複數個第2源極墊1121的總面積相等。因此，在半導體裝置1與第2比較例之半導體裝置中，複數個源極墊的總面積的差異不會影響到接通電阻。此外，沒有會對器件的功能、特性造成影響之構造的差異或不同點。
原本，在半導體裝置1及第2比較例之半導體裝置(以下，在不區別該等的情況下，作為該等的總稱，也單純稱為「半導體裝置」)的閘極電極(或者閘極墊)及其附近區域，便具備使電流在半導體裝置中之主電流路徑流動的控制功能。雖然為了降低半導體裝置的接通電阻而要求盡可能地確保主電流路徑(活性區域(在半導體裝置1中，是圖1中的虛線內))寬廣，但閘極電極及其附近區域必須視為是作為控制功能部分而侵蝕主電流路徑(活性區域(在半導體裝置1中，是圖1中的虛線內))的導通的障礙區域。亦即閘極電極及其附近區域在半導體裝置的功能上是必要不可欠缺的區域，但另一方面，也是為了降低接通電阻而希望盡量縮小的區域。
在如上述的考慮下，比較半導體裝置與第2比較例之半導體裝置，第2比較例之半導體裝置中，第1閘極墊1119及第2閘極墊1129是配置於電力線的中央，而構成導通的障礙。
又，第2比較例之半導體裝置中，以電路整體來看時，由於第1閘 極墊1119是配置於電力線之寬度的中央，因此從圖面的左方在配線型樣1151的寬度整體上流過來的主電流會為了避開而使得流動被分流(參照圖6B)。被分流的主電流雖然會在第2比較例之半導體裝置的中央附近匯合，但由於第2閘極墊1129是配置於電力線之寬度的中央，因此會再度分流流動，朝向圖面右側流去。
相對於此，半導體裝置1中，第1閘極墊119及第2閘極墊129是靠近電力線的端部而配置，變得不易成為導通的障礙。
又，半導體裝置1中，以電路整體來看時，由於第1閘極墊119及第2閘極墊129是靠近電力線的端部而配置，因此從圖面的左方在配線型樣51的寬度整體上流過來的主電流會因為這個原因而使得流動不被分流(參照圖6A)。主電流除了半導體裝置1之短邊側的寬度的制限以外，不會受到任何障礙，而可以大致地維持其流動，從圖面左側朝向右側流去。
由該等情況來看，半導體裝置1與第2比較例之半導體裝置相比，妨礙主電流之流動的作用少，在抑制導通電阻之增大上可謂更加有效。
另外，所謂第1閘極墊119及第2閘極墊129靠近電力線的端部，是指第1閘極墊119及第2閘極墊129各自配置成：在與平行於半導體裝置1之第1方向的其中一個長邊91及另一個長邊92之間，沒有夾住複數個第1源極墊111及複數個第2源極墊121的任何一部分。
又，半導體裝置1中，第1閘極墊119不僅靠近電力線的端部，此外還配置於不會將其他之複數個第1源極墊111夾在與第1方向上之交界90C之間的位置。同樣地，第2閘極墊129不僅靠近電力線的端部，此外還配置於不會將複數個第2源極墊121夾在與第1方向上之交界90C之間的位置。亦即，在半導體裝置1的平面視角下，第1閘極墊119及第2閘極墊129各自是配置於交界90C附近。只要是這樣的配置，與閘極墊配置於其他位置的情況相比，在幾何學上妨礙主電流之直線流動的作用就會更少。因此可以獲得抑制導通電阻之增大的效果。
發明人藉由進行精闢研討、實驗，獲得了上述知識見解。並且，依據上述知識見解，想出了對電路整體具有降低導通電阻之效果的半導體裝置1。
半導體裝置1是如下之半導體裝置：一種可以面朝下安裝之晶片尺寸封裝型的半導體裝置，具有：半導體層；金屬層，接觸前述半導體層之背面而形成；第1縱型MOS電晶體，形成於前述半導體層內的第1區域；及第2縱型MOS電晶體，形成於第2區域，前述第2區域在前述半導體層的平面視角下，是在前述半導體層內鄰接前述第1區域，前述半導體層具有半導體基板，前述第1縱型MOS電晶體與前述第2縱型MOS電晶體各自在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第1源極墊及第1閘極墊、與複數個第2源極墊及第2閘極墊，前述半導體基板是作為前述第1縱型MOS電晶體及前述第2縱型MOS電晶體之共通汲極區域而發揮功能，在前述平面視角下，前述半導體層是矩形形狀，前述第1縱型MOS電晶體與前述第2縱型MOS電晶體在第1方向上排列，且主電流在前述第1方向上流動，前述第1閘極墊是配置成：在與前述半導體層之4個邊當中最接近且平行於前述第1方向的第1邊之間、及在與前述第1方向上之前述第1區域與前述第2區域的交界之間，沒有夾住前述複數個第1源極墊的任何一部分，前述第2閘極墊是配置成：在與前述半導體層之4個邊當中最接近且平行於前述第1方向的第2邊之間、及在與前述第1方向上之前述交界之間，沒有夾住前述複數個第2源極墊的任何一部分。
根據上述構成之半導體裝置1，由於在電力線中成為障礙物之主電流的控制功能部分即第1閘極墊119及第2閘極墊129是靠近電力線的端部而配置，因此不會有主電流分流流動的情況，對抑制導通電阻之增大是很有效的。
又，由於第1閘極墊119及第2閘極墊129各自是配置於交界90C附近，因此與閘極墊設置於其他位置的情況相比，在幾何學上妨礙主電流之直線 流動的作用更少，且不必要地使導通電阻增大的虞慮更少。
圖7A~圖7G、圖8A~圖8D、圖9A、9B是顯示滿足上述構成之半導體裝置1的條件的電極墊之配置例的示意圖。
半導體裝置1的形狀例如圖9A、圖9B所示地，半導體層40是大致正方形狀亦可。此時在半導體層40中，長邊、短邊這種表達方式雖不成立，但是將會使用電晶體10(或者第1區域A1)與電晶體20(或者第2區域A2)排列的方向即第1方向、及與第1方向正交的方向這種表達方式，來敘述與半導體裝置1之電極墊的配置的關係性。
作為第1閘極墊119及第2閘極墊129不成為電力線之障礙的構成方面，半導體裝置1宜作成為如下的構成較為理想：前述第2邊是與前述第1邊相對向的邊。
藉由作成為這樣的構成，可以提高半導體裝置1之主電流的流動被第1閘極墊119及第2閘極墊129妨礙之影響的對稱性。考慮到半導體裝置1的主電流在雙向上具有路徑，只要電晶體10與電晶體20為線對稱或者點對稱之電極墊的配置，便可獲得主電流方向順逆差異中之導通特性及發熱特性的偏頗變得不易產生的效果，因此上述構成較為理想。例如智慧型手機、平板電腦等之鋰離子電池組若搭載利用半導體裝置1的電路，則在充電、放電中皆無須設置任何特別處理的差異。
又，根據上述構成之半導體裝置1，也可以將主電流的控制功能部分即第1閘極墊119及第2閘極墊129配置於中央線90的附近(尤其是中央線之正上方)。利用半導體裝置1之中央線90附近來作為配置第1閘極墊119及第2閘極墊129的區域，就可以將原本沒有形成主電流路徑(活性區域，圖1中的虛線內)的區域作為配置閘極墊的區域來進行部分活用，因此與閘極墊配置於其他位置的情況相比，可以抑制活性區域被侵蝕的比例。藉由其效果而變得可以降低接通電阻。 又，亦可期待藉由降低接通電阻來抑制發熱的效果。
此外，根據上述構成之半導體裝置1，會有更加降低半導體裝置1的接通電阻的效果。原本，在第1區域A1與第2區域A2的交界90C中，為了避免複數個第1源極墊111與複數個第2源極墊121的短路，很自然地會設計一種空出稍寬之間隔的配置。比較圖6A與圖6B便明顯可知，上述構成之半導體裝置1中，由於將原本並未設置任何物件之該間隔有效利用於設置閘極墊，因此變得能靠其他部分來增加源極墊可佔有的面積。因此，可以使複數個第1源極墊111及複數個第2源極墊121的總面積相對應地增大。亦即，可以享受接通電阻降低的效果。
另外，如圖7C所示地，複數個第1源極墊111及複數個第2源極墊121在長邊方向上進一步分離成複數個亦可。在這樣的情況下，會提高將安裝時焊料溢出等之安裝上的不良情況減輕的效果。又，可以獲得後述之底膠材料的滲透變得容易進展的效果。惟，若將複數個第1源極墊111的總面積及複數個第2源極墊121的總面積過度縮小，則會出現接通電阻增大的副作用。因此，是否要將複數個第1源極墊111及複數個第2源極墊121在長邊方向上進一步分離成複數個，會成為一種降低接通電阻與減輕安裝不良情況的制衡關係。
另外，圖7A~圖7D中，雖然圖示了交界90C存在於與中央線90不一致的位置之構成的例，但交界90C的位置並不需要限定於一定要如圖7A~圖7D所圖示的位置。
又，如圖7D所示地，第1閘極墊119及第2閘極墊129亦可各自存在複數個。1以上之第1閘極墊119(在圖7D中是第1閘極墊119A與第1閘極墊119B兩個)及1以上之第2閘極墊129(在圖7D中是第2閘極墊129A與第2閘極墊129B兩個)各自是其形狀皆不須限定為大致圓形狀，更進一步地，其形狀在閘極墊間也不須統一。
當具有複數個第1閘極墊119時，複數個第1閘極墊119各自配置成在與平行於半導體層40之第1方向的邊之間、或者在與第1方向上之交界90C之間，沒有夾住複數個第1源極墊111的任何一部分這點雖然很重要，但配置成有夾住其他第1閘極墊119亦無妨。同樣地，當具有複數個第2閘極墊129時，複數個第2閘極墊129各自配置成在與平行於半導體層40之第1方向的邊之間、或者在與第1方向上之交界90C之間，沒有夾住複數個第2源極墊121的任何一部分這點雖然很重要，但配置成有夾住其他第2閘極墊129亦無妨。
此外，複數個第1源極墊111及複數個第2源極墊121各自皆不限定為大致長方形狀，如圖7E所示地，亦可為大致圓形狀的群。惟，期望各群是在第1方向上配置成帶狀。此處，所謂配置成帶狀是意指對象物在某方向上容納於一定的寬度之中而配置。如圖7E所示地，當各源極墊為大致圓形狀的群時，將各群稱為第1源極墊111a等。
如圖9B所示地，當半導體層40為大致正方形狀時，即便源極墊的形狀為大致圓形狀的群亦無妨。
此外，半導體裝置1宜作成為如下的構成較為理想：在前述平面視角下，相對於在前述第1方向上將前述半導體層二等分的中央線，前述第1閘極墊及前述第2閘極墊配置成各自接觸前述中央線。
藉由作成為這樣的構成，可以更加提高半導體裝置1之主電流的流動被第1閘極墊119及第2閘極墊129妨礙之影響的對稱性。
上述構成之半導體裝置1是例如圖7B所圖示。在圖7B所圖示之半導體裝置1中，當著眼於半導體裝置1之局部區域時，第1局部區域191與例如圖8D所圖示之半導體裝置1的第1局部區域291相比，考慮主電流從電晶體10側朝電晶體20側流動的情況、與考慮主電流從電晶體20側朝電晶體10側流動的情況之對稱性會變得更高。同樣地，在圖7B所圖示之半導體裝置1中，第2局部區域192 與例如圖8D所圖示之半導體裝置1的第2局部區域292相比，考慮主電流從電晶體10側朝電晶體20側流動的情況、與考慮主電流從電晶體20側朝電晶體10側流動的情況之對稱性會變得更高。
像這樣地，根據上述構成之半導體裝置1，在局部地來看半導體裝置1之情況下，可以更加提高半導體裝置1之主電流的流動被第1閘極墊119及第2閘極墊129妨礙之影響的對稱性。
又，由於可以更進一步地抑制閘極電極侵蝕活性區域的比例，因此可以期待該效果所帶來之導通電阻的降低及更加抑制發熱的效果。此外，在第1區域A1與第2區域A2之交界90C附近，由於可以更有效地利用原本並未設置任何物件之間隔，因此可以使複數個第1源極墊111及複數個第2源極墊121的總面積更加增大。亦即，可以更加享受接通電阻降低的效果。
此外，半導體裝置1如圖8A、圖8B所圖示地，亦可作成為如下的構成：前述第2邊是與前述第1邊相同的邊。
藉由作成為這樣的構成，在半導體裝置1中，可以將電晶體10的控制功能部分即第1閘極墊119、與電晶體20的控制功能部分即第2閘極墊129集中在1處。此時，由於在印刷基板上之配線型樣也可將控制系統集中配置於單側，因此上述構成之半導體裝置1可有助於提高電路設計的自由度。
如同說明至此，發明人認為要提高半導體裝置1之接通電阻降低的效果，將第1閘極墊119及第2閘極墊129的配置滿足以下的2個條件是很重要的。亦即，(1)配置於與第1方向平行的邊的附近、(2)配置於中央線90的附近。其思想在於：使成為主電流路徑之障礙的控制功能部分(1)靠近電力線的端部、(2)分配到原本並未設置有效區域的部分。
探究其中(2)後，最期望的可說是作成為如下的構成：在前述平面視角下，前述交界是曲柄狀。
原因在於，根據上述構成之半導體裝置1，可以將主電流的控制功能部分即第1閘極墊119及第2閘極墊129配置於中央線90的附近(尤其是中央線90之正上方)。如前述地，利用半導體裝置1之中央線90附近來作為配置第1閘極墊119及第2閘極墊129的區域，就可以將原本沒有形成主電流路徑(活性區域，圖1中的虛線內)的區域作為配置閘極墊的區域來進行部分活用，因此與閘極墊配置於其他位置的情況相比，可以抑制活性區域被侵蝕的比例。藉由其效果而變得可以降低接通電阻。又，亦可期待藉由降低接通電阻來抑制發熱的效果。
例如，如圖7A所示地，第1閘極墊119的中心與第2閘極墊129的中心皆配置於中央線90上，比在圖8D所示之位置，亦即不接觸中央線90的位置上配置第1閘極墊119與第2閘極墊129更為理想。
當在圖10所示之位置上配置第1閘極墊119、第2閘極墊129、及交界90C時，宜將使針對電晶體10之突波電流繞道用的第3縱型MOS電晶體(以下，亦稱為「電晶體60」)配置於屬於第1區域A1的區域901，並將使針對電晶體20之突波電流繞道用的第4縱型MOS電晶體(以下，亦稱為「電晶體70」)配置於屬於第2區域A2的區域902較為理想。
亦即，半導體裝置1宜作成為如下的構成較為理想：更具有：第3縱型MOS電晶體，形成於前述第1區域，用於使針對前述第1縱型MOS電晶體之突波電流繞道；及第4縱型MOS電晶體，形成於前述第2區域，用於使針對前述第2縱型MOS電晶體之突波電流繞道，在前述平面視角下，前述第3縱型MOS電晶體與前述第4縱型MOS電晶體各自配置於前述第1閘極墊與前述第2閘極墊之間。
圖11是顯示上述構成之半導體裝置1之一例的電路圖。
如圖11所示地，上述構成之半導體裝置1之一例是對圖3所例示之構成之半導體裝置1追加電晶體60與電晶體70而構成。又，在圖11中，圖示了在 圖3中省略掉圖示的第1雙向齊納二極體ZD1與第2雙向齊納二極體ZD2。
圖12是顯示上述構成之半導體裝置1的構造之一例的截面圖。圖12是顯示圖10之A-A的截斷面。
如圖11、圖12所示地，上述構成之半導體裝置1具備：電晶體60，形成於第1區域A1，用於使針對電晶體10之突波電流繞道；及電晶體70，形成於第2區域A2，用於使針對電晶體20之突波電流繞道。此處，電晶體60與電晶體70各自如圖10所示地，配置成至少有一部分被夾在第1閘極墊119與第2閘極墊129之間。其理由將於後敘述。
如圖10及圖12所示地，在屬於第1區域A1的區域901中，形成有：第3本體區域1018，包含第2導電型的雜質。在第3本體區域1018中，形成有：第3源極區域1014，包含第1導電型的雜質；第3閘極導體1015；及第3閘極絕緣膜1016。第3閘極導體1015與第1源極電極11的部分13電連接。又，在屬於第2區域A2的區域902中，形成有：第4本體區域2018，包含第2導電型的雜質。在第4本體區域2018中，形成有：第4源極區域2014，包含第1導電型的雜質；第4閘極導體2015；及第4閘極絕緣膜2016。第4閘極導體2015與第2源極電極21的部分23電連接。
藉由電晶體60及電晶體70之上述構成，低濃度雜質層33與半導體基板32會作為使電晶體10之第1汲極區域、電晶體20之第2汲極區域、電晶體60之第3汲極區域、及電晶體70之第4汲極區域共通化之共通汲極區域而發揮功能。
圖13是第1雙向齊納二極體ZD1(第2雙向齊納二極體ZD2)的頂面透視圖，圖14是圖13所示之B0-B1面中的截面圖。
如圖13及圖14所示地，第1雙向齊納二極體ZD1是由在水平方向上排列配置之第1導電型的聚合矽層與第2導電型的聚合矽層所構成，前述第1導電型的聚合矽層是層171A、層173A、及層175A，前述第2導電型的聚合矽層是層 172A、及層174A。在層171A~層175A上方形成有層間絕緣層34，層171A是隔著連接部176A接觸連接第1源極電極11，層175A是隔著連接部177A接觸連接第1閘極電極19。
又，第2雙向齊納二極體ZD2也是與上述之第1雙向齊納二極體ZD1同樣的構成，層171B是隔著連接部176B接觸連接第2源極電極21，層175B是隔著連接部177B接觸連接第2閘極電極29。
以下針對電晶體60及電晶體70來進行說明。與構成主電流路徑之電晶體10及電晶體20相比，電晶體60及電晶體70是設計成會使得在器件之構造上自然具備的寄生雙極型電晶體變得容易執行導通動作。具體而言，是在電晶體10及電晶體20、與電晶體60及電晶體70中，使源極區域與本體區域的佔有面積比(平面視角)變化，前述源極區域與本體區域是以正交於閘極導體延伸之方向的形式交互設置。可以構成如下的電晶體：在沿著閘極導體延伸之方向的一定寬度內，與本體區域相比，源極區域的出現比例越大，寄生雙極型電晶體越容易執行導通動作。只要寄生雙極型電晶體容易執行導通動作，突波電流便會通過寄生雙極型電晶體而變得容易流動，因此可以藉由刻意具備容易執行導通動作的電晶體，來操作突波電流的路徑。
若在屬於第1區域A1的區域901設置會使得寄生雙極型電晶體容易執行導通動作的電晶體60，當突波電流從電晶體20之複數個第2源極墊121朝第1區域A1流動而來時，突波電流在到達電晶體10之前，會先經過交界90C附近所配備的電晶體60。此外，由於電晶體60是作成為比起電晶體10更會使得寄生雙極型電晶體容易執行導通動作的構造，因此突波電流是通過電晶體60之寄生雙極型電晶體而放電。因此，構成主電流路徑之電晶體10隨著突波電流的導通而破壞的虞慮少，可以減低半導體裝置1之主功能喪失的可能性。在圖11及圖15中，圖示突波電流流動的典型路徑。
同樣地，若在屬於第2區域A2的區域902設置會使得寄生雙極型電晶體容易執行導通動作的電晶體70，當突波電流從電晶體10之複數個第1源極墊111朝第2區域A2流動而來時，突波電流在到達電晶體20之前，會先經過交界90C附近所配備的電晶體70。此外，由於電晶體70是作成為比起電晶體20更會使得寄生雙極型電晶體容易執行導通動作的構造，因此突波電流是通過電晶體70之寄生雙極型電晶體而放電。因此，構成主電流路徑之電晶體20隨著突波電流的導通而破壞的虞慮少，可以減低半導體裝置1之主功能喪失的可能性。
像這樣地，根據上述構成之半導體裝置1，由於可以避開突波電流流動於電晶體10及電晶體20，因此可以提升ESD耐性。
另外，為了降低導通電阻，降低半導體裝置1的接通電阻尤其重要。原因在於，就導通時之電路整體來看時，半導體裝置1會成為相當於電阻最大的部分。又，在導通時之半導體裝置1中，也會產生伴隨接通電阻之大小的發熱，也必須盡量抑制發熱，並有效率地釋放。
對於半導體裝置1之接通電阻降低及散熱性提升，複數個第1源極墊111及複數個第2源極墊121的總面積大是很有用的。這是因為只要焊料所接觸的面積大，除了主電流路徑也會擴大之外，還可以通過焊料來將已產生的熱釋放。因此，半導體裝置1在前述平面視角下，前述複數個第1源極墊之至少一部分與前述複數個第2源極墊之至少一部分配置成夾在前述第1閘極墊與前述第2閘極墊之間是很有用的。
藉由作成為這樣的構成，由於可以使第1閘極墊119及第2閘極墊129靠近電力線的端部而避免成為導通的障礙，並盡可能地增大複數個第1源極墊111及複數個第2源極墊121的總面積，因此可以實現接通電阻降低與高散熱性。
作為半導體裝置1之接通電阻降低的手段，有鑑於半導體裝置1之 器件構造內部的主電流路徑(參照圖2B)，可舉出在圖2B中之垂直方向上流動的主電流的電阻成分即半導體層40的薄膜化。又，將共通汲極電極即金屬層30厚膜化對於降低接通電阻也是很有用的。亦即，在半導體裝置1中將半導體層40薄膜化並將金屬層30厚膜化對於降低接通電阻是很有效的。然而，已知若半導體層40與金屬層30各自之厚度接近，則起因於半導體與金屬之熱膨脹係數、楊氏模數等之物性值的差異，在高溫時產生於半導體裝置1的翹曲便會增大。
產生於半導體裝置1的翹曲主要是在焊料之回流安裝中進行250℃左右之熱處理時的高溫環境下發生。倒裝晶片安裝中，雖然是以朝向遠離印刷基板之方向的面朝下方式來對金屬層30進行安裝，但由於金屬層30在高溫時會比半導體層40更加膨脹，因此會以朝向遠離印刷基板之方向凸起的模樣產生翹曲。
如圖16所示地，一旦半導體裝置1翹曲，進行半導體裝置1的安裝時便會不方便。在相當於凸部之半導體裝置1的中央附近，焊料會不足而有產生接合不良(焊料擴散不足)的可能性，但另一方面，在因為翹曲而使得朝印刷配線基板方向按壓的力量增強之半導體裝置1的外周區域中，會到處可見焊料從本來應容納的區域溢出的現象(焊料溢出)。
對於為了降低接通電阻而追求之器件構造(半導體層40的薄膜化及金屬層30的厚膜化)，為了減輕半導體裝置1之翹曲所造成之安裝不良，可以藉由將複數個第1源極墊111及複數個第2源極墊121的配置適當化來對應。發明人進行了精闢研討、實驗等，結果獲得了如以下幾個改善結果。
半導體裝置1如圖17所示地，亦可作成為如下的構成：在前述平面視角下，前述半導體層是以前述第1方向為長邊的長方形狀，前述複數個第1源極墊中的每一個及前述複數個第2源極墊中的每一個是長邊方向與前述第1方向平行的大致長方形狀，前述複數個第1源極墊是配置成條狀，前述複數個第2源 極墊是配置成條狀。
當半導體層40是以第1方向為長邊的長方形狀時，在回流安裝下之高溫時所出現之半導體裝置1的翹曲會成為在與半導體層40之長邊平行的方向上彎曲的翹曲。此時，靠近半導體層40之其中一個短邊的區域及靠近另一個短邊的區域中，如圖16示意地所示，比起半導體裝置1之中央部分，焊料會被強力地壓入安裝基板側。然而，只要上述形狀之複數個第1源極墊111中的每一個與複數個第2源極墊121中的每一個是如上述地配置，被壓入靠近半導體層40之2個短邊的區域的焊料便可沿著半導體層40之長邊朝半導體裝置1之中央部分(交界90C附近)的方向流動。
因此，在如圖17所示之電極墊的配置中，即便在半導體裝置1之翹曲大的狀況下，焊料仍不易從電極墊的規定區域溢出。
又，半導體裝置1如圖18A所示地，亦可作成為如下的構成：在前述平面視角下，前述半導體層是以與前述第1方向正交的方向為長邊的長方形狀，前述複數個第1源極墊中的每一個及前述複數個第2源極墊中的每一個是長邊方向與前述第1方向正交的大致長方形狀，前述複數個第1源極墊是配置成條狀，前述複數個第2源極墊是配置成條狀。
當半導體層40是以與第1方向正交的方向為長邊的長方形狀時，在回流安裝下之高溫時所出現之半導體裝置1的翹曲會成為在與半導體層40之長邊平行的方向上彎曲的翹曲。藉由將半導體裝置1作成為上述構成，當半導體層40是以與第1方向正交的方向為長邊的長方形狀時，可以減輕在回流安裝下之高溫時所出現之半導體裝置1的翹曲對安裝不良所帶來的影響。另外，此時，由於交界90C是與第1方向正交的方向，因此複數個第1源極墊111之任一個、複數個第2源極墊121之任一個亦可為如下的源極墊：從半導體層40之其中一個短邊附近到另一個短邊附近為止，沿著半導體層40之長邊直至幾乎與長邊的長度相同 程度之長邊方向較長的源極墊。
又，半導體裝置1如圖18B所示地，亦可作成為如下的構成：前述第1縱型MOS電晶體與前述第2縱型MOS電晶體各自更具有：第1源極電極，在前述複數個第1源極墊下方與前述複數個第1源極墊連接；及第2源極電極，在前述複數個第2源極墊下方與前述複數個第2源極墊連接，在前述平面視角下，前述半導體層之前述第1方向的邊長小於與前述第1方向正交的方向的邊長之2倍，前述第1源極電極及前述第2源極電極各自是大致長方形狀，前述複數個第1源極墊中的每一個及前述複數個第2源極墊中的每一個是長邊方向與前述第1源極電極之長邊方向平行的大致長方形狀，前述複數個第1源極墊是配置成條狀，前述複數個第2源極墊是配置成條狀。
當半導體裝置1之第1方向的邊的長度小於與第1方向正交的方向的邊的長度之2倍時，也可以減輕在回流安裝下之高溫時所出現之半導體裝置1的翹曲對安裝不良所帶來的影響。針對其理由，以下，一邊參照圖18C一邊進行說明。
圖18C是顯示在平面視角下觀看半導體裝置1時，半導體裝置1所配備的第1源極電極11、第2源極電極21的配置。第1源極電極11及第2源極電極21各自佔了第1區域A1及第2區域A2之大半的面積，並配置成大致長方形狀。
當半導體裝置1之第1方向的邊的長度小於與第1方向正交的方向的邊的長度之2倍時，針對第1源極電極11，與第1方向正交的方向的邊的長度是比第1方向的邊的長度更大。在這種情況下，由於半導體層40的翹曲有沿著第1源極電極11之長邊方向產生的可能性，因此將複數個第1源極墊111全部作成為大致長方形狀，並且配置成將其長邊方向與第1源極電極11之長邊方向平行的條狀，便可減輕在半導體層40產生翹曲時的安裝不良。同樣地，由於第2源極電極21之與第1方向正交的方向的邊的長度是比第1方向的邊的長度更大，因此將複 數個第2源極墊121全部作成為大致長方形狀，並且配置成將其長邊方向與第2源極電極21之長邊方向平行的條狀，便可減輕在半導體層40產生翹曲時的安裝不良。
此外，半導體裝置1如圖18D、圖18E所示地，亦可作成為如下的構成：前述複數個第1源極墊中的每一個及前述複數個第2源極墊中的每一個是在如下區域的附近被二分割而配置，前述區域是在與前述第1方向正交的方向上將前述半導體層分為二的區域。
可以設想成：藉由作成為圖18D所例示的構成，在靠近半導體層40之2個短邊的區域中被強力地按壓於印刷配線基板側的焊料，會在半導體裝置1的中央附近朝向沒有形成電極墊的區域流動，直至最終溢出。焊料溢出等之不良情況由於在不可電連接之處，會有例如使複數個第1源極墊111與複數個第2源極墊121短路等，成為使器件功能喪失的原因的可能性，因此應該要加以防止。
然而，只要將複數個第1源極墊111及第2源極墊121各自之長邊方向配置成與半導體層40之長邊平行，即便各源極墊因為在半導體層40之長邊方向中央附近溢出的焊料而電連接，器件功能也不會產生任何問題。
又，可以設想成：藉由作成為圖18E所例示的構成，在靠近第1源極電極11及第2源極電極21之2個短邊的區域中被強力地按壓於印刷配線基板側的焊料，會在第1源極電極11及第2源極電極21之長邊方向的中央附近朝向沒有形成電極墊的區域流動，直至最終溢出。焊料溢出等之不良情況由於在不可電連接之處，會有例如使複數個第1源極墊111與複數個第2源極墊121短路等，成為使器件功能喪失的原因的可能性，因此應該要加以防止。
然而，只要將複數個第1源極墊111及複數個第2源極墊121各自之長邊方向設置成與第1源極電極11及第2源極電極21之長邊平行，即便各源極墊因為在第1源極電極11及第2源極電極21之長邊方向中央附近溢出的焊料而電連 接，器件功能也不會產生任何問題。
惟，一旦複數個第1源極墊111、複數個第2源極墊121的面積在總和上變小，便會有對接通電阻帶來不良影響的可能性。
此外，半導體裝置1如圖19所示地，亦可作成為如下的構成：在前述平面視角下，前述半導體層是大致正方形狀，前述複數個第1源極墊中的每一個及前述複數個第2源極墊中的每一個是長邊方向成為從前述半導體層的中心放射狀延伸的方向的大致長方形狀。
當半導體層40是大致正方形狀時，在回流安裝下之高溫時所出現之半導體裝置1的翹曲會成為以半導體裝置1之中心為基點而點對稱的彎曲形狀。由於半導體層40不存在長邊或短邊，因此不會發生偏向其中一個方向翹曲的情況。在這樣的情況下，要防止焊料擴散不足或焊料溢出等之安裝不良，所有的源極墊皆配置成以半導體裝置1之中心為基點而放射狀地具有長邊方向是很有效的。
另外，近年，對以智慧型手機或手錶為首之隨身穿戴終端賦予防水功能的傾向盛行。對應這種傾向，討論了如以下的方式來施行加工的情況：在作為鋰離子電池組之一部分而使用的半導體裝置1中，在以面朝下方式來安裝時，將底膠(underfill)注入安裝基板與半導體裝置1之間隙，以使水分不侵入安裝基板與半導體裝置1之間隙。底膠的注入雖然有各種方法，但作為代表性的方法，大多是採用以下的措施：先照常進行安裝後，再將底膠材料注入安裝基板與半導體裝置1之間隙。
此時，由於底膠材料具有一定的黏性，因此可以設想成：若上述間隙較小，則底膠材料之滲透將不會充分地進展至所追求之填充度。滲透的現象不單僅限定於安裝基板與半導體裝置1之間的高度(亦即焊料的高度或半導體裝置1的翹曲量等)，也必須驗證欲進行滲透之底膠材料是否有一邊避開或繞過成 為二維障壁的焊料，一邊充分地擴散至所需之區域整體。
若複數個第1源極墊111及複數個第2源極墊121如圖7A~圖7D、圖7F、圖7G、圖8A~圖8D、圖9A所示地，是帶有長邊方向之大致長方形的長圓形狀，則會有底膠無法完全進入深處之空隙，而僅能做到不充分之填充度的底膠滲透的可能性。為了對應這樣的問題，將複數個第1源極墊111及複數個第2源極墊121分離的很細，來將底膠材料容易滲透的空隙增多是很有效的。
因此，半導體裝置1如圖20A所示地，亦可作成為如下的構成：在前述平面視角下，前述複數個第1源極墊是大致圓形狀，且等間隔地配置成行列狀，前述行列狀是將前述第1方向與正交於該方向的方向各自設為列方向與行方向，前述複數個第2源極墊是大致圓形狀，且等間隔地配置成行列狀，前述行列狀是將前述第1方向與正交於該方向的方向各自設為列方向與行方向。
藉由作成為這樣的構成，變得可以在複數個第1源極墊111之間、及複數個第2源極墊121之間有規則地具備空隙，底膠材料的滲透也變得容易。惟，由於接通電阻是依源極墊的總面積而定，因此若設置過多的空隙，接通電阻將增大至超出所需。
又，半導體裝置1如圖20B所示地，亦可作成為如下的構成：在前述平面視角下，前述複數個第1源極墊是大致圓形狀，且等間隔地配置成交錯狀，前述交錯狀是將前述第1方向與正交於該方向的方向各自設為列方向與行方向，前述複數個第2源極墊是大致圓形狀，且等間隔地配置成交錯狀，前述交錯狀是將前述第1方向與正交於該方向的方向各自設為列方向與行方向。
此處，複數個源極墊等間隔地配置成交錯狀的狀態是指：從複數個源極墊等間隔地配置成行列狀的狀態，將配置於奇數列(或偶數列)之各源極墊的位置每個都在列方向上偏離1/2間隔而配置的狀態。
藉由作成為這樣的構成，變得可以在複數個第1源極墊111之間、 及複數個第2源極墊121之間有規則地具備空隙，底膠材料的滲透也變得容易。惟，由於接通電阻是依源極墊的總面積而定，因此若設置過多的空隙，接通電阻將增大至超出所需。
以上，針對本揭示的1個或複數個態樣之半導體裝置，依據實施形態進行了說明，但本揭示並未受限於此實施形態。只要不脫離本揭示的主旨，將本發明所屬技術領域中具有通常知識者可設想得到之各種變形施行於本實施形態者、或組合不同的實施形態中的構成要素而建構之形態，也可包含於本揭示的1個或複數個態樣的範圍內。
產業上之可利用性
本案發明之半導體裝置可以作為晶片尺寸封裝型的半導體裝置而廣泛地利用。
90:中央線
90C:交界
91:其中一個長邊
92:另一個長邊
93:其中一個短邊
94:另一個短邊
111a~111f:第1源極墊
119:第1閘極墊
121a~121f:第2源極墊
129:第2閘極墊
A1:第1區域
A2:第2區域

Claims (5)

  1. 一種半導體裝置，是可以面朝下安裝之晶片尺寸封裝型的半導體裝置，具有：半導體層；厚度在10μm以上90μm以下的金屬層，接觸前述半導體層之背面而形成；第1縱型MOS電晶體，形成於前述半導體層內的第1區域；及第2縱型MOS電晶體，形成於第2區域，前述第2區域在前述半導體層的平面視角下，是在前述半導體層內鄰接前述第1區域，前述第1區域及前述第2區域是將前述半導體層以面積二等分之一方及另一方，構成前述第1縱型MOS電晶體之物配備於前述第1區域，構成前述第2縱型MOS電晶體之物配備於前述第2區域，在前述平面視角下，前述半導體層是前述第1縱型MOS電晶體與前述第2縱型MOS電晶體在第1方向上排列，前述半導體層是以前述第1方向為長邊的長方形，前述第1區域與前述第2區域的交界是曲柄狀，前述半導體層具有半導體基板，前述第1縱型MOS電晶體在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第1源極墊及第1閘極墊，前述第2縱型MOS電晶體在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第2源極墊及第2閘極墊，前述半導體基板是作為前述第1縱型MOS電晶體及前述第2縱型MOS電晶體之共通汲極區域而發揮功能，在前述平面視角下，主電流在前述第1方向上流動， 前述第1閘極墊是配置成：前述第1閘極墊與第1邊之間是沒有夾住前述複數個第1源極墊的任何一部分，且該第1邊是在前述半導體層之4個邊當中與前述第1閘極墊最接近且平行於前述第1方向，且前述第1閘極墊更是配置成：前述第1閘極墊與前述交界之間在前述第1方向上是沒有夾住前述複數個第1源極墊的任何一部分，前述第2閘極墊是配置成：前述第2閘極墊與第2邊之間沒有夾住前述複數個第2源極墊的任何一部分，該第2邊是在前述半導體層之4個邊當中與前述第2閘極墊最接近且平行於前述第1方向，且前述第2閘極墊更是配置成：前述第2閘極墊與前述交界之間在前述第1方向上是沒有夾住前述複數個第2源極墊的任何一部分，前述第2邊是與前述第1邊相向的邊，在前述平面視角下，相對於將前述半導體層二等分的中央線並且是與前述第1方向正交的中央線，前述第1閘極墊及前述第2閘極墊配置成各自接觸前述中央線，前述複數個第1源極墊的每一個、以及前述複數個第2源極墊的每一個都是長向與前述第1方向平行之略長方形，前述複數個第1源極墊是配置成條狀，前述複數個第2源極墊是配置成條狀。
  2. 一種半導體裝置，是可以面朝下安裝之晶片尺寸封裝型的半導體裝置，具有：半導體層；金屬層，接觸前述半導體層之背面而形成；第1縱型MOS電晶體，形成於前述半導體層內的第1區域；及第2縱型MOS電晶體，形成於第2區域，前述第2區域在前述半導體層的平面視角下，是在前述半導體層內鄰接前述第1區域， 前述第1區域及前述第2區域是將前述半導體層以面積二等分之一方及另一方，構成前述第1縱型MOS電晶體之物配備於前述第1區域，構成前述第2縱型MOS電晶體之物配備於前述第2區域，在前述平面視角下，前述半導體層是前述第1縱型MOS電晶體與前述第2縱型MOS電晶體在第1方向上排列，前述半導體層是以前述第1方向為長邊的長方形，前述第1區域與前述第2區域的交界是曲柄狀，前述半導體層具有半導體基板，前述第1縱型MOS電晶體在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第1源極墊及第1閘極墊，前述第2縱型MOS電晶體在前述半導體層之表面具有：在前述面朝下安裝時與安裝基板接合之複數個第2源極墊及第2閘極墊，前述半導體基板是作為前述第1縱型MOS電晶體及前述第2縱型MOS電晶體之共通汲極區域而發揮功能，在前述平面視角下，主電流在前述第1方向上流動，前述第1閘極墊是配置成：與在前述半導體層之4個邊當中最接近且平行於前述第1方向的第1邊之間是沒有夾住前述複數個第1源極墊的任何一部分，且前述第1閘極墊更是配置成：與前述交界之間在前述第1方向上是沒有夾住前述複數個第1源極墊的任何一部分，前述第2閘極墊是配置成：在與前述半導體層之4個邊當中最接近且平行於前述第1方向的第2邊之間，沒有夾住前述複數個第2源極墊的任何一部分，且前述第2閘極墊更是配置成：與前述交界之間在前述第1方向上是沒有夾住前述複數個第2源極墊的任何一部分， 前述第2邊是與前述第1邊相對向的邊，在前述平面視角下，相對於將前述半導體層二等分的中央線並且是與前述第1方向正交的中央線，前述第1閘極墊及前述第2閘極墊分別配置成接觸前述中央線，前述複數個第1源極墊的每一個、以及前述複數個第2源極墊的每一個都是長向與前述第1方向平行之略長方形，前述複數個第1源極墊是配置成條狀，前述複數個第2源極墊是配置成條狀，前述複數個第1源極墊的至少任1個、以及複數個第2源極墊的至少任1個，是配置於帶狀區域，該帶狀區域是在前述第1方向的帶狀區域且在與前述第1方向正交的方向上是被前述第1閘極墊以及前述第2閘極墊夾住的帶狀區域，在前述帶狀區域中，沒有配置前述第1閘極墊及前述第2閘極墊。
  3. 如請求項1或2之半導體裝置，其中在前述平面視角下，將前述第1閘極墊到前述第1邊為止之與前述第1方向正交之方向的間隔作為第1間隔，將前述第1閘極墊到前述第2邊為止之與前述第1方向正交之方向的間隔作為第2間隔，將前述第2閘極墊到前述第1邊為止之與前述第1方向正交之方向的間隔作為第3間隔，將前述第2閘極墊到前述第2邊為止之與前述第1方向正交之方向的間隔作為第4間隔，此時，前述第1間隔與前述第2間隔不同，前述第3間隔與前述第4間隔不同。
  4. 如請求項1或2之半導體裝置，其更具有：第3縱型MOS電晶體，形成於前述第1區域，用於使針對前述第1縱型MOS電晶體之突波電流繞道；及第4縱型MOS電晶體，形成於前述第2區域，用於使針對前述第2縱型MOS電晶體之突波電流繞道， 在前述平面視角下，前述第3縱型MOS電晶體與前述第4縱型MOS電晶體各自配置於前述第1閘極墊與前述第2閘極墊之間。
  5. 如請求項1或2之半導體裝置，其中在前述平面視角下，前述複數個第1源極墊之至少一部分與前述複數個第2源極墊之至少一部分是配置成夾在前述第1閘極墊與前述第2閘極墊之間。
TW108145375A 2018-12-19 2019-12-11 半導體裝置 TWI761740B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862782180P 2018-12-19 2018-12-19
US62/782,180 2018-12-19

Publications (2)

Publication Number Publication Date
TW202105744A TW202105744A (zh) 2021-02-01
TWI761740B true TWI761740B (zh) 2022-04-21

Family

ID=71102164

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110107167A TWI747754B (zh) 2018-12-19 2019-12-11 半導體裝置
TW108145375A TWI761740B (zh) 2018-12-19 2019-12-11 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110107167A TWI747754B (zh) 2018-12-19 2019-12-11 半導體裝置

Country Status (6)

Country Link
US (2) US11171234B2 (zh)
JP (2) JP6775872B1 (zh)
KR (2) KR102308044B1 (zh)
CN (2) CN111684608B (zh)
TW (2) TWI747754B (zh)
WO (1) WO2020129786A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102308044B1 (ko) * 2018-12-19 2021-10-01 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치
JP7062147B2 (ja) 2020-02-21 2022-05-02 ヌヴォトンテクノロジージャパン株式会社 個片化方法
TWI776413B (zh) * 2021-03-05 2022-09-01 全宇昕科技股份有限公司 複合型功率元件
WO2022209346A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
WO2022210367A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置、電池保護回路、および、パワーマネージメント回路
KR102629278B1 (ko) 2021-03-29 2024-01-25 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치 및 반도체 모듈
KR102434890B1 (ko) * 2021-09-17 2022-08-22 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치
US11769829B1 (en) 2021-10-15 2023-09-26 Nuvoton Technology Corporation Japan Semiconductor device
WO2023062906A1 (ja) * 2021-10-15 2023-04-20 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2023080081A1 (ja) * 2021-11-05 2023-05-11 ローム株式会社 半導体装置
TWI838119B (zh) * 2022-02-24 2024-04-01 日商新唐科技日本股份有限公司 半導體裝置
CN117413361B (zh) * 2022-07-22 2024-08-27 新唐科技日本株式会社 半导体装置
JP7475569B1 (ja) 2022-10-27 2024-04-26 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2024157765A1 (ja) * 2023-01-23 2024-08-02 ヌヴォトンテクノロジージャパン株式会社 半導体装置
TWI885843B (zh) * 2023-08-25 2025-06-01 日商新唐科技日本股份有限公司 半導體裝置
CN119908179B (zh) * 2023-08-25 2025-11-21 新唐科技日本株式会社 半导体装置
WO2025197135A1 (ja) * 2024-03-21 2025-09-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
JP7651085B1 (ja) * 2024-03-21 2025-03-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2025258539A1 (ja) * 2024-06-11 2025-12-18 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060263988A1 (en) * 2005-05-17 2006-11-23 Hiroyuki Takahashi Semiconductor device
JP2010087096A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
WO2016203764A1 (ja) * 2015-06-17 2016-12-22 パナソニックＩｐマネジメント株式会社 半導体装置及びモジュール部品
TW201830618A (zh) * 2016-12-27 2018-08-16 日商松下知識產權經營股份有限公司 半導體裝置
TWI678773B (zh) * 2018-11-02 2019-12-01 尼克森微電子股份有限公司 功率晶片封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147700A (ja) * 2004-11-17 2006-06-08 Sanyo Electric Co Ltd 半導体装置
JP5261636B2 (ja) * 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5990401B2 (ja) * 2012-05-29 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6348703B2 (ja) * 2013-11-12 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2016086006A (ja) * 2014-10-23 2016-05-19 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
CN107710400A (zh) 2015-07-01 2018-02-16 松下知识产权经营株式会社 半导体装置
JP2017034066A (ja) * 2015-07-31 2017-02-09 シナプティクス・ジャパン合同会社 半導体装置
KR102382635B1 (ko) * 2016-06-09 2022-04-05 매그나칩 반도체 유한회사 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 및 제조 방법
CN109564941B (zh) * 2016-08-02 2022-05-13 新唐科技日本株式会社 半导体装置、半导体模块、以及半导体封装装置
JP6447946B1 (ja) 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
US10903359B2 (en) * 2018-06-19 2021-01-26 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
KR102308044B1 (ko) * 2018-12-19 2021-10-01 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060263988A1 (en) * 2005-05-17 2006-11-23 Hiroyuki Takahashi Semiconductor device
JP2010087096A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
WO2016203764A1 (ja) * 2015-06-17 2016-12-22 パナソニックＩｐマネジメント株式会社 半導体装置及びモジュール部品
TW201830618A (zh) * 2016-12-27 2018-08-16 日商松下知識產權經營股份有限公司 半導體裝置
TWI678773B (zh) * 2018-11-02 2019-12-01 尼克森微電子股份有限公司 功率晶片封裝結構

Also Published As

Publication number Publication date
US20220029016A1 (en) 2022-01-27
TW202123473A (zh) 2021-06-16
WO2020129786A1 (ja) 2020-06-25
KR102308044B1 (ko) 2021-10-01
US20200365729A1 (en) 2020-11-19
CN111684608B (zh) 2021-05-04
JP2021005732A (ja) 2021-01-14
JP6775872B1 (ja) 2020-10-28
CN111684608A (zh) 2020-09-18
US11171234B2 (en) 2021-11-09
KR102306576B1 (ko) 2021-09-29
KR20210016094A (ko) 2021-02-10
CN113314527A (zh) 2021-08-27
KR20200097357A (ko) 2020-08-18
US11715795B2 (en) 2023-08-01
TW202105744A (zh) 2021-02-01
JP7038778B2 (ja) 2022-03-18
TWI747754B (zh) 2021-11-21
CN113314527B (zh) 2022-05-03
JPWO2020129786A1 (ja) 2021-02-15

Similar Documents

Publication Publication Date Title
TWI761740B (zh) 半導體裝置
JP6348703B2 (ja) 半導体装置及びその製造方法
JP2020129693A (ja) 半導体装置、および半導体モジュール
KR20080038022A (ko) 반도체 장치
KR102889172B1 (ko) 반도체 장치
CN118633167B (zh) 半导体装置
CN120530729B (zh) 半导体装置
US20250151413A1 (en) Semiconductor device
US20250125308A1 (en) Semiconductor circuit device
TWI856843B (zh) 半導體裝置
TWI885843B (zh) 半導體裝置
WO2025197135A1 (ja) 半導体装置
CN120089610A (zh) 半导体装置及半导体模块