CN111146157A

CN111146157A - 功率芯片封装结构

Info

Publication number: CN111146157A
Application number: CN201811302746.2A
Authority: CN
Inventors: 冷中明; 谢智正
Original assignee: Niko Semiconductor Co Ltd
Current assignee: Niko Semiconductor Co Ltd
Priority date: 2018-11-02
Filing date: 2018-11-02
Publication date: 2020-05-12

Abstract

本发明公开一种功率芯片封装结构。功率芯片封装结构包括薄化芯片以及导电支撑材。薄化芯片具有主动侧以及相反于所述主动侧的背侧，且薄化芯片以主动侧朝向线路基板设置。导电支撑材设置于薄化芯片的背侧，以提供机械强度。导电支撑材具有面向薄化芯片的一内表面，且薄化芯片的一背侧的表面的面积与导电支撑材的内表面的面积的比值范围是由0.5至1之间。据此，可增加芯片封装结构的机械强度，以避免设置在基板上的薄化芯片，因为基板的弯折而被损坏。

Description

功率芯片封装结构

技术领域

本发明涉及一种功率芯片封装结构，特别是涉及一种薄型功率芯片封装结构。

背景技术

随着便携式与穿戴式电子装置的发展，开发具有高效能、体积小、高速度、高质量及多功能性的产品成为趋势。由于利用晶圆级芯片尺寸封装(Wafer Level Chip ScalePackage,WLCSP)技术所制造的芯片尺寸封装体中，芯片的体积与封装尺寸接近，而有利于使电子装置的外形尺寸朝向微型化发展。

现有的芯片尺寸封装体通常会进一步设置于一电路板上，以电性连接于主控芯片。为了使电子装置的尺寸更进一步地缩小，用于设置芯片尺寸封装体的电路板的也越来越薄，甚至会利用可弯折或挠曲的柔性电路板来取代硬性电路板。

然而，由于厚度相对较小的硬性电路板或者是柔性电路板较容易被弯折，而现有的芯片尺寸封装体的厚度也非常薄，因此，芯片很容易因为电路板(薄型硬性电路板或者柔性电路板)弯折而破裂或损坏。

发明内容

本发明所要解决的技术问题在于，如何避免厚度偏薄的芯片因为薄化的电路板弯折而损坏。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种功率芯片封装结构。功率芯片封装结构包括一薄化芯片以及一导电支撑材。薄化芯片具有一主动侧以及一相反于主动侧的背侧。导电支撑材设置于薄化芯片的背侧。导电支撑材具有面向薄化芯片的一内表面，且薄化芯片的一背侧的表面的面积与内表面的面积的比值范围是由0.5至1。

更进一步地，功率芯片封装结构还进一步包括一导电胶层，导电胶层位于薄化芯片与导电支撑材之间，且导电支撑材通过导电胶固定于薄化芯片的背侧。

更进一步地，导电胶层为焊料层或者是含金属的胶层。

更进一步地，薄化芯片具有至少两个相互并联的功率晶体管。

更进一步地，每一功率晶体管与一二极管串联。

更进一步地，功率芯片封装结构还进一步包括：一背电极，背电极位于薄化芯片的背侧，并电性连接于两个功率晶体管的两个漏极。

更进一步地，薄化芯片的厚度范围由50μm至125μm。

更进一步地，导电支撑材的厚度至少大于或等于50μm。

本发明的有益效果在于，本发明所提供的功率芯片封装结构，其通过“设置导电支撑材在薄化芯片的背侧，且薄化芯片的一背侧的表面的面积与内表面的面积的比值范围是由0.5至1”的技术手段，可增加芯片封装结构的机械强度，以避免设置在基板上的薄化芯片，因为基板的弯折而被损坏。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明其中一实施例的功率芯片封装结构的立体示意图。

图2为本发明其中一实施例的功率芯片封装结构的剖面示意图。

图3为本发明一实施例的功率芯片封装结构的电路示意图。

图4为本发明一实施例的功率芯片封装结构的组件的剖面示意图。

具体实施方式

请参阅图1以及图2。图1为本发明一实施例的功率芯片封装结构(Power ChipScale Package)的立体示意图，而图2为本发明其中一实施例的功率芯片封装结构的剖面示意图。

本发明实施例的芯片封装结构1包括一薄化芯片10以及一导电支撑材11。薄化芯片10具有一主动侧10a以及与所述主动侧10a相反的背侧10b。

在本实施例中，薄化芯片10为半导体芯片，且经过掺杂、蚀刻、微影、薄化、线路重布等制程，而在薄化芯片10内部形成至少一元件(图未示)以及在薄化芯片10上形成用以连接外部线路的线路重布层。线路重布层位于主动侧10a，并可根据实际需求而具有接垫以及线路层。

薄化芯片10的厚度范围是由50μm至125μm。因此，薄化芯片10很容易因受到外部应力，而被损坏或者产生裂缝。据此，本发明实施例的芯片封装结构1还包括一导电支撑材11，且导电支撑材11设置于薄化芯片10的背侧10b，以增加芯片封装结构1的机械强度。

如图1与图2所示，功率芯片封装结构1还进一步包括一胶层12，胶层12是位于薄化芯片10与导电支撑材11之间，而导电支撑材11通过胶层12固定于薄化芯片10的背侧。

请参照图2，在一实施例中，导电支撑材11会完全遮盖薄化芯片10的背侧10b的表面，并由背侧10b的表面向外延伸而超过背侧10b的表面的至少一边缘。具体而言，导电支撑材11具有面向薄化芯片10设置的一内表面11a，且内表面11a的面积会大于或等于薄化芯片10的背侧10b的表面的面积。

薄化芯片10的背侧表面的面积是导电支撑材11的内表面11a面积的50％至100％。也就是说，薄化芯片10的背侧10b的表面面积与导电支撑材11的内表面11a面积的比值范围是由0.5至1。

另外，在本发明实施例的功率芯片封装结构1中，导电支撑材11并未包覆薄化芯片10的侧表面10S，而使薄化芯片10的侧表面10S裸露出来。

在另一实施例中，导电支撑材11的侧面11S会与薄化芯片10的侧表面10S切齐。也就是说，薄化芯片10的背侧10b的表面面积与导电支撑材11的内表面11a面积相同。

据此，设置于薄化芯片10背侧10b的导电支撑材11可以增加芯片封装结构1的机械强度，并保护薄化芯片10，以减少薄化芯片10因受到外部应力而损坏或产生裂缝的几率。在本发明实施例中，导电支撑材11的厚度大于或等于50μm。

须说明的是，本发明实施例的功率芯片封装结构1可应用于电路保护组件中。因此，请配合参照图1至图3。图3显示本发明一实施例的功率芯片封装结构的电路示意图。薄化芯片10可包括两个相互并联的功率晶体管T1、T2。

功率晶体管T1、T2例如是垂直式功率晶体管、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)或是底部源极横向双扩散金属氧化物半导体场效晶体管(bottom-source lateral diffusion MOSFET)。本发明实施例中，以垂直式功率晶体管为例来进行说明。

据此，如图1所示，本实施例的薄化芯片10至少包括两组源极接垫S1、S2以及两个栅极接垫G1、G2。其中一组源极接垫S1以及其中一栅极接垫G1电性连接于其中一功率晶体管T1的源极以及栅极，而另一组源极接垫S2以及另一个栅极接垫G2是分别电性连接于另一个功率晶体管T2的源极以及栅极。

此外，芯片封装结构1还包括一背电极13，且背电极13是位于薄化芯片10的背侧，并可电性连接于两个功率晶体管T1、T2的漏极而作为漏极接垫。换句话说，其中一个功率晶体管T1的漏极可通过背电极13电性连接于另一功率晶体管T2的漏极。

背电极13可以具有单层结构或者是多层结构。背电极13的材料可以选择铜、钛、镍、银、锡、金等金属材料。在本实施例中，背电极13具有多层结构，而至少包括相互堆叠的钛层、镍层以及银层。然而，本发明并未限制背电极13的材料。

如图3所示，在本实施例中，每一个功率晶体管T1(T2)还串联一二极管Z1(Z2)。详细而言，功率晶体管T1(T2)的源极会电性连接于二极管Z1(Z2)的正极(anode)，而功率晶体管T1(T2)的漏极会电性连接于二极管Z1(Z2)的负极(cathode)。因此，图1中所示出的两组源极接垫S1、S2，实际上会分别电性连接于两个二极管Z1、Z2的正极。也就是说，其中一组源极接垫S1会电性连接于二极管Z1的正极，而另一组源极接垫S2会电性连接于二极管Z2的正极。

须说明的是，通过使薄化芯片10内部具有不同的掺杂区以及掺杂浓度，可以形成上述两个功率晶体管T1、T2，以及两个二极管Z1、Z2。另外，两个功率晶体管T1、T2以及两个二极管Z1、Z2可以通过线路重布层以及背电极13，而建立如图3所示的电性连接关系。

导电支撑材11除了减少薄化芯片10因受到外部应力而损坏或产生裂缝的几率之外，还可以在功率晶体管T1、T2运行时，降低电路中的电阻，并可对薄化芯片10进行散热。

据此，导电支撑材11可以是选择导电性与散热性较佳的导电材料。在一实施例中，导电支撑材11可以是金属片材，如：铜片或者铝片等等。

在这个实施例中，位于导电支撑材11以及薄化芯片10的背电极13之间的胶层12为导电胶层，且导电胶层的材料可以是焊料或者是含金属的胶材。导电支撑材11可通过导电胶层固定于薄化芯片10的背侧10b。

请参照图2以及图3，也就是说，导电支撑材11也会通过导电胶层电性连接于背电极13，进而电性连接于两个功率晶体管T1、T2的漏极之间。因此，当薄化芯片10应用于组件中时，导电支撑材11的电阻11R也会影响整个电路的总电阻值。

相较于使用绝缘材料作为支撑材或者是使用绝缘胶材，在本实施例中，将导电支撑材11通过导电胶层贴附于薄化芯片10背侧，不仅可增加芯片封装结构1的机械强度，也可以进一步降低整个电路的总电阻值。

本发明实施例并提供一种应用上述芯片封装结构1的组件。请参照图4，显示本发明一实施例的功率芯片级封装结构的组件P1的剖面示意图。

功率芯片级封装结构的组件P1包括线路基板2以及设置于线路基板2上的芯片封装结构1。线路基板2可以是硬性线路板或者柔性线路板。在线路基板2中，已经布设线路并具有用以与芯片封装结构1电性连接的多个焊垫21、22。

另外，要说明的是，虽然图4中并未示出，但应可了解功率芯片级封装结构的组件P1实质上还可能包含其他设置于线路基板2上并具有其他功能芯片，如：主控芯片，以配合本发明实施例的薄化芯片10中的功率晶体管T1、T2共同运行。

当芯片封装结构1设置于线路基板2上时，是以薄化芯片10的主动侧10a朝向线路基板2而设置。进一步而言，薄化芯片10的源极接垫S1、S2以及栅极接垫G1、G2会分别对应于线路基板2上的多个焊垫21、22，而使薄化芯片10可通过焊接而设置于线路基板2上。

另一方面，薄化芯片10的功率晶体管T1、T2可通过源极接垫S1、S2、栅极接垫G1、G2以及分别对应于源极接垫S1、S2与栅极接垫G1、G2的多个焊垫21、22，电性连接于线路基板2上的其他功能芯片。

须说明的是，为了尽可能薄型化电子装置，功率芯片级封装结构的组件P1的线路基板2也越来越薄。因此，本实施例的线路基板2的厚度会小于0.5mm。

由于线路基板2的厚度偏薄，而很容易被弯折，从而使设置于线路基板2上的薄化芯片10受到应力而损坏或产生裂缝。因此，本发明实施例的功率芯片封装结构1在薄化芯片10的背侧10b设置导电支撑材11，可减少薄化芯片10因线路基板2弯折而受损的几率。

在本实施例中，导电支撑材11的厚度等于或者大于50μm。然而，导电支撑材11的厚度若太厚，会使功率芯片级封装结构的组件P1的总厚度增加，并增加成本。据此，导电支撑材11的厚度可大于50μm，并根据实际需求调整。

综合上述，本发明的有益效果在于，本发明所提供的芯片封装结构1及应用其的功率芯片级封装结构的组件P1，其通过“设置导电支撑材11在薄化芯片10的背侧，且薄化芯片10的一背侧表面的面积与内表面11a面积的比值范围由0.5至1”的技术手段，可增加芯片封装结构1的机械强度。当芯片封装结构1应用于组件P1中时，导电支撑材11可提供薄化芯片10支撑强度，以减少在线路基板2上的薄化芯片10因为线路基板2弯折而被损坏的几率。

另外，导电支撑材11除了减少薄化芯片10因受到外部应力而损坏或产生裂缝的几率之外，还可以在功率晶体管T1、T2运行时，降低电路的电阻。此外，导电支撑材11还可增加薄化芯片10的散热路径，以提高薄化芯片10运行时的散热效率。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。

Claims

1.一种功率芯片封装结构，其特征在于，所述功率芯片封装结构包括：

一薄化芯片，其具有一主动侧以及一相反于所述主动侧的背侧；以及

一导电支撑材，其设置于所述薄化芯片的所述背侧，其中，所述导电支撑材具有面向所述薄化芯片的一内表面，所述薄化芯片的一背侧的表面的面积与所述内表面的面积的比值范围是由0.5至1。

2.根据权利要求1所述的功率芯片封装结构，其特征在于，所述功率芯片封装结构还进一步包括：一导电胶层，所述导电胶层位于所述薄化芯片与所述导电支撑材之间，且所述导电支撑材通过所述导电胶固定于所述薄化芯片的所述背侧。

3.根据权利要求2所述的功率芯片封装结构，其特征在于，所述导电胶层为焊料层或者是含金属的胶层。

4.根据权利要求1所述的功率芯片封装结构，其特征在于，所述薄化芯片具有至少两个相互并联的功率晶体管。

5.根据权利要求4所述的功率芯片封装结构，其特征在于，每一所述功率晶体管与一二极管串联。

6.根据权利要求4所述的功率芯片封装结构，其特征在于，所述功率芯片封装结构还进一步包括：一背电极，所述背电极位于所述薄化芯片的背侧，并电性连接于两个所述功率晶体管的两个漏极。

7.根据权利要求1所述的功率芯片封装结构，其特征在于，所述薄化芯片的厚度范围由50μm至125μm。

8.根据权利要求1所述的功率芯片封装结构，其特征在于，所述导电支撑材的厚度大于或等于50μm。