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TWI654741B - 半導體裝置 - Google Patents

半導體裝置

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Publication number
TWI654741B
TWI654741B TW104120061A TW104120061A TWI654741B TW I654741 B TWI654741 B TW I654741B TW 104120061 A TW104120061 A TW 104120061A TW 104120061 A TW104120061 A TW 104120061A TW I654741 B TWI654741 B TW I654741B
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TW
Taiwan
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electrode
insulating film
capacitor
interlayer insulating
rec2
Prior art date
Application number
TW104120061A
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English (en)
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TW201606992A (zh
Inventor
Ken Ozawa
小澤健
Hiroyuki Kunishima
國嶋浩之
Original Assignee
Renesas Electronics Corporation
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Electronics Corporation, 日商瑞薩電子股份有限公司 filed Critical Renesas Electronics Corporation
Publication of TW201606992A publication Critical patent/TW201606992A/zh
Application granted granted Critical
Publication of TWI654741B publication Critical patent/TWI654741B/zh

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Abstract

本發明為一種半導體裝置，抑制構成電容器的電極於連接孔之下端中溶離。電容器CP，具備第1電極EL1及第2電極EL2。第1電極EL1與電晶體TR1電性連接。第2電極EL2，與第1電極EL1分離。進一步，以層間絕緣膜ILD3覆蓋第2電極EL2。接著於層間絕緣膜ILD3，形成複數之連接孔CH。複數之連接孔CH，其下端與第2電極EL2接觸。而在使第2電極EL2之電容為C[nF]，複數之連接孔CH之下端的面積之合計為A[μm2 ]時，滿足下式(1)： C/A≦1.98[nF/μm2 ]　　　(1)。

Description

半導體裝置
本發明係關於一種半導體裝置，例如關於可適用於如具有電容器之半導體裝置的技術。
電容器，為蓄積電荷的電子元件，例如使用於DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。此等電容器有需要高靜電電容的情況。而電容器的表面積越大，則電容器的靜電電容變得越大。因此為了使電容器具有高靜電電容，而有將電容器的表面積增大之情況。
另一方面，現今有將半導體晶片的面積減小之需求。在此等半導體晶片形成電容器的情況，必須將電容器之平面形狀減小。因而現今例如如同專利文獻1~5所記載，有在配線層的凹部形成電容器之情況。此等電容器，在凹部的內側面可取得大的表面積，且可將平面形狀減小。
上述電容器，具備包夾電容絕緣膜的2個電極。而此等2個電極中之一方的電極(例如，若為利用上述凹部而形成之電容器，則為上部電極)與接地電位電性連接。此一情況中，在電容器被絕緣膜(例如層間絕緣膜)覆蓋時，必須於此絕緣膜形成連接孔。而在形成連接孔之階段中，電容器，有其接觸連接孔之下端的電極處於電浮接狀態之情形。
於專利文獻6記載，如同上述地電浮接之電極，有因形成連接孔時的反應性離子蝕刻(RIE：Reactive Ion Etching)而帶電之可能性。此一情況，在包夾電容絕緣膜的2個電極之間，因上述帶電而產生電場。此外專利文獻6記載，由於此等電場而有電容絕緣膜之耐受電壓降低的可能性。而專利文獻6亦記載，對連接孔之底部照射紫外線。於專利文獻6記載，即便電浮接之電極如同上述地帶電，仍藉由紫外線將蓄積在此一電極的電子去除。 【習知技術文獻】 【專利文獻】
【專利文獻1】日本特開2005-101647號公報 【專利文獻2】日本特開2011-14731號公報 【專利文獻3】日本特開2011-54920號公報 【專利文獻4】日本特開2013-55203號公報 【專利文獻5】日本特開2013-89712號公報 【專利文獻6】日本特開2007-128980號公報
【本發明所欲解決的問題】
如同上述地以絕緣膜(例如層間絕緣膜)覆蓋電容器之情況，有在此一絕緣膜形成連接孔之情形。而如同上述地，在形成連接孔之階段中，電容器，其位於連接孔之下端的電極處於電浮接的狀態。本案發明人等，發現此等電極有在連接孔之下端溶離的情況。其他問題與新特徵，應可自本說明書之記述內容及附屬圖式明瞭。 【解決問題之技術手段】
若依一實施形態，則電容器，具備第1電極及第2電極。第1電極，與電晶體電性連接。第2電極，與第1電極分離。進一步，以被覆絕緣膜覆蓋第2電極。而後，於被覆絕緣膜，形成複數之連接孔。複數之連接孔，其下端與第2電極接觸。而在使第2電極之電容為C[nF]，複數之連接孔之下端的面積之合計為A[μm2 ]時，滿足下式(1)： C/A≦1.98[nF/μm2 ]　　　(1)。 【本發明之效果】
若依上述一實施形態，則抑制第2電極於連接孔之下端中溶離。
以下，使用附圖對實施型態予以說眀。另外，所有的附圖中，對同樣的構成要素附上同樣的符號，並適當省略說明。
圖1係顯示實施形態的半導體裝置SD之構成的俯視圖。圖2係圖1的以虛線α包圍之區域的放大圖。圖3係顯示本實施形態的半導體裝置SD之構成的剖面圖。另，圖3之左側，相當於圖2之A-A’剖面圖。
如圖3所示，半導體裝置SD，具備基板SUB、電晶體TR1、及電容器CP。電晶體TR1形成於基板SUB。電容器CP與電晶體TR1電性連接。電容器CP，具備第1電極EL1(下部電極)、第2電極EL2(上部電極)、及電容絕緣膜CDL。第1電極EL1，與電晶體TR1電性連接。第2電極EL2，與第1電極EL1分離。電容絕緣膜CDL，位於第1電極EL1與第2電極EL2之間。而第2電極EL2，被層間絕緣膜ILD3 (被覆絕緣膜)覆蓋。而後如圖1及圖3所示地，於此層間絕緣膜ILD3，形成複數之連接孔CH。如圖3所示地，各連接孔CH，下端與第2電極EL2接觸。之後將通孔CVA分別嵌入至複數之連接孔CH。而在使第2電極EL2的電容為C[nF]，複數之連接孔CH之下端的面積合計為A[μm2 ]時，滿足下式(1)。以下，詳細地加以說明。 C/A≦1.98[nF/μm2 ]　　　(1)
首先，使用圖3說明半導體裝置SD之剖面構造。半導體裝置SD，於基板SUB上混合搭載記憶體單元及邏輯電路。具體而言，基板SUB，具有記憶體區域MR及邏輯區域LR。而半導體裝置SD，於記憶體區域MR具有記憶體單元，於邏輯區域LR具有邏輯電路。另，基板SUB，例如為半導體基板(例如矽基板)或SOI (Silicon on Insulator，絕緣層上覆矽)基板。
上述記憶體單元具備電晶體TR1及電容器CP。電容器CP，與電晶體TR1的源極及汲極之一方(擴散層DIF1)電性連接。而電晶體TR1的源極及汲極之另一方(擴散層DIF1)，與位元線BL電性連接。相對於此，上述邏輯電路具備電晶體TR2。在本圖所示之例子中，電晶體TR1及電晶體TR2，係以場氧化物膜FOX(元件間分離層)分離。另，場氧化物膜FOX，例如係藉由STI(Shallow Trench Isolation，淺溝槽隔離)或LOCOS(LOCal Oxidation of Silicon，局部矽氧化)形成。
另，電晶體TR2並未限定為構成邏輯電路之電晶體。電晶體TR2，亦可構成記憶體區域MR之周邊電路。換而言之，則電晶體TR2，亦可構成控制電晶體TR1之電路。於此等電路，使用與上述邏輯電路相同構造之電晶體。
電晶體TR1，藉由接觸部CCT1、CCT2而與電容器CP相連接。於電晶體TR1 (基板SUB)與電容器CP之間，自基板SUB側起依照蝕刻阻擋層BEST，絕緣膜DL 1，絕緣膜BDL，及絕緣膜DL2的順序疊層。而後於絕緣膜DL1形成接觸部CCT1，貫通絕緣膜DL1及蝕刻阻擋層BEST。於絕緣膜DL2形成接觸部CCT2，貫通絕緣膜DL2及絕緣膜BDL。於絕緣膜DL2形成位元線BL。進一步，位元線BL，藉由分別形成在絕緣膜DL1、BDL的接觸部BCT1、BCT2而與電晶體TR1相連接。
於絕緣膜DL2上，形成配線層IL。配線層IL，依照層間絕緣膜ILD及蝕刻阻擋層EST的順序重複疊層。如同後述之細節，於配線層IL，形成凹部REC1及凹部REC2。而後使用凹部REC1及凹部REC2形成電容器CP。進一步如同後述之細節，配線層IL，於記憶體區域MR上具有通孔CVA及配線CWR，並於邏輯區域LR上具有配線LWR。
本圖所示之例子中，於配線層IL之最下層的層間絕緣膜ILD(層間絕緣膜ILD 1)形成配線LWR(配線LWR1)。配線LWR1，與電晶體TR2一同構成上述邏輯電路。進一步配線LWR1，藉由分別形成於絕緣膜DL1、DL2(位於配線層IL下方的絕緣膜)的接觸部LCT1、LCT2，而與電晶體TR2的源極或汲極(擴散層DIF2)電性連接。另，於配線LWR1上之各層間絕緣膜ILD(例如，層間絕緣膜ILD2、ILD3)，設置例如藉由雙重金屬鑲嵌形成之通孔及配線。此等通孔及配線亦構成上述邏輯電路。然則，為了說明，本圖並未圖示此等通孔及配線。
另，層間絕緣膜ILD，例如係以氧化矽膜(SiO2 )或low-k(低介電常數)膜(例如SiOCH系膜)形成。蝕刻阻擋層EST，例如係以氮化矽膜(SiN)或氮碳化矽膜(SiCN)形成。
本圖所示之例子中，在位於配線層IL之最下層的二層層間絕緣膜ILD(層間絕緣膜ILD1、ILD2)，形成凹部REC1、REC2。但凹部REC1、REC2形成的位置並未限定於本圖所示之例子。例如，凹部REC1、REC2亦可形成於較層間絕緣膜ILD1、ILD2更為上層。
凹部REC1貫通層間絕緣膜ILD2。進一步，凹部REC1之底部，貫通位於層間絕緣膜ILD1、ILD2之間的蝕刻阻擋層EST。然則，凹部REC1之底部亦可不貫通蝕刻阻擋層EST。例如，凹部REC1，可只進入蝕刻阻擋層EST，或其底部位於較蝕刻阻擋層EST的頂面更為上側。
凹部REC2，於凹部REC1的底面具有開口。而凹部REC2貫通層間絕緣膜ILD1。此外本圖所示之例子中，凹部REC2，底部進入至絕緣膜DL2(位於配線層IL下方的絕緣膜)。然則，凹部REC2之底部，亦可不進入絕緣膜DL2。例如，凹部REC2之底部，亦可位於較絕緣膜DL2的頂面更為上側。換而言之，則凹部REC2亦可不貫通層間絕緣膜ILD。
電容器CP，係使用凹部REC1、REC2形成。具體而言，電容器CP，具備第1電極EL1、電容絕緣膜CDL、及第2電極EL2。本圖所示之例子中，第2電極EL2，係自電容絕緣膜CDL側起依照導電膜UCF1及導電膜UCF2之順序疊層的疊層膜。
第1電極EL1，具有底部BP及側壁部SW。底部BP，沿著凹部REC2之底部形成。另於底部BP，連接接觸部CCT2。側壁部SW，其上端沿著凹部REC2之側面而從凹部REC2的開口突出。而此上端，到達凹部REC2的上述開口與層間絕緣膜ILD2的頂面之間。另，第1電極EL1，例如係以氮化鈦(TiN)形成。然則，第1電極EL1的材料並未限定於此。
電容絕緣膜CDL，覆蓋第1電極EL1之底部BP及第1電極EL1之側壁部SW的內壁。進一步電容絕緣膜CDL，亦覆蓋第1電極EL1之側壁部SW中之自凹部REC2的開口突出之部分的外壁。本圖所示之例子中，電容絕緣膜CDL，沿著第1電極EL1之底部與第1電極EL1之側壁部SW的上述內壁及外壁而形成。另，電容絕緣膜CDL，例如係以high-k材料(例如二氧化鋯(ZrO2 ))形成。然則，電容絕緣膜CDL的材料並未限定於此。
第2電極EL2，覆蓋電容絕緣膜CDL。本圖所示之例子中，第2電極EL2，與電容絕緣膜CDL相同，沿著第1電極EL1之底部BP與第1電極EL1之側壁部SW的上述內壁及外壁而形成。本實施形態中，導電膜UCF1係以氮化鈦(TiN)形成，導電膜UCF2係以鎢(W)形成。換而言之，則第2電極EL2，係自電容絕緣膜CDL側起依照氮化鈦(TiN)及鎢(W)的順序堆疊之疊層膜(W/TiN)。然則，第2電極EL2的材料並未限定於此。
如使用圖1而詳細後述說明地，於1個凹部REC1之底部，形成複數之凹部REC2。而後分別對複數之凹部REC2設置第1電極EL1。此一情況，各凹部REC2的第1電極EL1彼此分離。另一方面，電容絕緣膜CDL及第2電極EL2，跨過複數之凹部REC2而形成。換而言之，則對複數之第1電極EL1，設置1層電容絕緣膜CDL及1個第2電極EL2。
進一步，本圖所示之例子中，第2電極EL2的導電膜UCF2(上側的導電膜)，在較第1電極EL1之側壁部SW的上端更上側中成為板部PL。藉此，本圖所示之例子中，板部PL呈覆蓋複數之凹部REC2。其細節如同後述地，可使板部PL之膜厚為例如10nm以上。然則，板部PL之膜厚並未限定於此。
於第2電極EL2上的層間絕緣膜ILD(層間絕緣膜ILD3)，形成配線CWR及通孔CVA。配線CWR及通孔CVA，例如係藉由雙重金屬鑲嵌形成，於配線CWR的底面形成通孔CVA。而配線CWR及通孔CVA，係藉由分別嵌入至形成在層間絕緣膜ILD3的溝TRE及連接孔CH之導電構件(例如銅(Cu)或鎢(W)等金屬)而形成。此一情況，連接孔CH之下端與第2電極EL2之最表面(導電膜UCF2)接觸。
連接孔CH，從層間絕緣膜ILD3的頂面起朝向底面而寬度變窄。連接孔CH的上端之平面形狀雖未特別限定，但例如可依據半導體裝置SD之製程規則加以決定。例如，形成於半導體裝置SD之配線(例如字元線WL(圖2)、位元線BL(圖2)、或配線LWR1(配線層IL之最下層的配線))的寬度為28nm以下之情況，可使連接孔CH的上端之平面形狀為直徑45nm以下的圓。然則，連接孔CH的上端之平面形狀並未限定於此例。
配線CWR及通孔CVA，例如與接地電位電性連接。藉此，電容器CP，其第2電極EL2(上部電極)成為與接地電位電性連接。然則，配線CWR及通孔CVA，亦可與和接地電位不同的電位電性連接。
接著，利用圖1說明凹部REC2、第2電極EL2(電容器CP之上部電極)、及連接孔CH的平面配置。另，為了說明，本圖中使對於凹部REC2之連接孔CH的相對大小較實際之該大小更大。因此本圖所示的連接孔CH之大小與本圖所示的凹部REC2之大小的比，並不表示連接孔CH之實際大小與凹部REC2之實際大小的比。
如本圖所示，凹部REC2之平面形狀為六角形。而複數之凹部REC2具有相同平面形狀，俯視時規則地配置。詳而言之，各凹部REC2之平面形狀為，依照第1邊、第2邊、第3邊、第4邊、第5邊、及第6邊的順序排列之六角形。而第1邊與第4邊彼此平行且具有相等的長度。同樣地第2邊與第5邊彼此平行且具有相等的長度。同樣地第3邊與第6邊彼此平行且具有相等的長度。
更詳而言之，一個凹部REC2(中央凹部)，被與此中央凹部平移對稱的6個凹部REC2包圍。此6個凹部REC2，為第1凹部、第2凹部、第3凹部、第4凹部、第5凹部、及第6凹部，中央凹部的第1邊、第2邊、第3邊、第4邊、第5邊、及第6邊依照此一順序於排列方向排列。而中央凹部，第1邊與第1凹部的第4邊平行對向，第2邊與第2凹部的第5邊平行對向，第3邊與第3凹部的第6邊平行對向，第4邊與第4凹部的第1邊平行對向，第5邊與第5凹部的第2邊平行對向，第6邊與第5凹部的第3邊平行對向。換而言之，則在各凹部REC2之平面形狀為正六角形的情況，複數之凹部REC2形成蜂巢構造。
第2電極EL2之平面形狀，具有構成外凸角隅的第1邊及第2邊。此一外凸角隅較第1邊及第2邊往外側突出。而第2電極EL2，俯視時於內側具備複數之凹部REC2。進一步複數之連接孔CH(圖3所示之例子中為形成在電容器CP的上層之層間絕緣膜ILD(層間絕緣膜ILD3)的連接孔)，位於上述外凸角隅。本圖所示之例子中，複數之連接孔CH，於沿著上述第1邊及第2邊的方向配置為2維格子狀。
複數之連接孔CH，位於俯視時不與複數之凹部REC2重合的區域。詳而言之，複數之連接孔CH，自沿著上述第1邊的方向觀察係位於較複數之凹部REC2更靠近第1邊側，且自沿著上述第2邊的方向觀察係位於較複數之凹部REC2更靠近第2邊側。此一情況，複數之連接孔CH中之至少1個連接孔CH，可在自沿著第1邊的方向觀察時位於第1邊之外側，或自沿著第2邊的方向觀察時位於第2邊之外側。
另，第2電極EL2的具體平面形狀，例如為使矩形的四隅中之至少一個外凸角隅，較構成此外凸角隅的2邊更往外側突出的形狀。此外複數之連接孔CH所配置的區域，並未限定於上述外凸角隅。例如，複數之連接孔CH，亦可沿著上述第1邊或第2邊配置。
而本圖所示之例子中，以滿足上式(1)的方式形成第2電極EL2及連接孔CH。具體而言，於第2電極EL2(上部電極)下方設置n個(但n為1以上之整數)凹部REC2，並使形成於各凹部REC2之電容器的電容為C1 、C2 、…、Cn [nF]時，C[nF](第2電極EL2的電容)，藉由下式(2)算出。 C=C1 +C2 +…+Cn [nF]　　　(2)
另一方面，m個(但m為1以上的整數。)連接孔CH與第2電極EL2接觸，且使各連接孔CH之下端的面積為A1 、A2 、…、Am [μm2 ]時，A[μm2 ](複數之連接孔CH之下端的面積之合計)，藉由下式(3)算出。 A=A1 +A2 +…+Am [μm2 ]　　　(3)
另，本圖所示之例子中，雖形成複數之凹部REC2及複數之連接孔CH，但凹部REC2的數目及連接孔CH的數目，並未限定於本圖所示之例子。例如，亦可僅形成一個凹部REC2。同樣地，亦可僅形成一個連接孔CH。
接著，使用圖2說明半導體裝置SD之記憶體區域MR的平面配置。如本圖所示，半導體裝置SD，具備複數之位元線BL、複數之字元線WL、及複數之活性區域AR。
各位元線BL，俯視時往第1方向(本圖中x軸方向)延伸。而複數之位元線BL，沿著俯視時與第1方向垂直的第2方向(本圖中與x軸方向垂直的y軸方向)並排。各字元線WL，往第2方向延伸。而複數之字元線WL，沿著第1方向並排。如此地複數之位元線BL及複數之字元線WL，俯視時構成格子。另，位元線BL係以導電材料(例如鎢、銅、或鋁等金屬)形成。字元線WL亦同樣地以導電材料(例如多晶矽或金屬)形成。
各活性區域AR，形成於基板SUB的表面。進一步於基板SUB的表層，形成場氧化物膜FOX(元件間分離層)。場氧化物膜FOX俯視時包圍各活性區域AR。藉此，以場氧化物膜FOX使各活性區域AR彼此分離。
各活性區域AR之平面形狀，為具有長邊方向及短邊方向的島狀。本圖所示之例子中，各活性區域AR之平面形狀呈橢圓。各活性區域AR之平面形狀，長邊方向朝向同一方向，俯視時對第1方向(本圖中x軸方向)傾斜。此外，活性區域AR，藉由相鄰的2條字元線WL而在俯視時區分為3個區域。此一情況，位元線BL，俯視時與此等3個區域中之中央的區域重合。
在活性區域AR與位元線BL於俯視時重合的區域，設置接觸部BCT1、BCT 2。活性區域AR，藉由接觸部BCT1、BCT2而與位元線BL電性連接。進一步，於上述3個區域中之兩端的區域，分別設置接觸部CCT1、CCT2。活性區域AR，藉由接觸部CCT1、CCT2而與電容器CP連接。
於各活性區域AR，形成電晶體TR1。詳而言之，字元線WL的一部份成為閘極電極GE1。此一情況，字元線WL，以俯視時與活性區域AR重合的區域作為閘極電極GE1作用。藉此，電晶體TR1，形成在俯視時活性區域AR與字元線WL斜交的區域。換而言之，則活性區域AR，藉由彼此相鄰的2條字元線WL形成2個電晶體TR1。
擴散層DIF1(電晶體TR1的源極或汲極)，形成於活性區域AR之表面。各活性區域AR的擴散層DIF1，俯視時以字元線WL區分為3個區域。3個區域中之中央的擴散層DIF1，係上述2個電晶體TR1共通使用之區域。另一方面，剩餘2個擴散層DIF1，分別為上述2個電晶體TR1使用的區域。
基板SUB的表面中，複數之活性區域AR俯視時規則地配置。具體而言，各活性區域AR之接觸部BCT1、BCT2，位於複數之位元線BL及後述複數之傾斜直線的交點上。傾斜直線為，在由複數之位元線BL及字元線WL構成的格子中，朝向使由彼此相鄰的位元線BL及彼此相鄰的字元線WL所包圍之區域其角對接而排成一列的方向延伸之直線。彼此相鄰的傾斜直線，其與位元線BL線交叉的部分，於第1方向(本圖中x軸方向)隔著4條字元線WL呈相鄰。而活性區域AR的長邊方向，其對於第1方向(本圖中x軸方向)之斜率的正負與傾斜直線之斜率相反。
圖4~圖14係顯示圖1~圖3所示的半導體裝置SD之製造方法的剖面圖。首先，如圖4所示地，基板SUB形成電晶體TR1、TR2。
詳而言之，首先，於基板SUB形成場氧化物膜FOX。其次，於基板SUB上，將絕緣膜及多晶矽膜依照此一順序疊層。此絕緣膜，係成為閘極絕緣膜GI1、GI2的絕緣膜。另一方面上述多晶矽膜，係成為閘極電極GE1、GE2的導電膜。而後，將上述絕緣膜及多晶矽膜圖案化。藉此，於記憶體區域MR形成閘極電極GE1及閘極絕緣膜GI1，並於邏輯區域LR形成閘極電極GE2及閘極絕緣膜GI2。
接著，於基板SUB上及閘極電極GE1、GE2上，形成絕緣膜。此絕緣膜，係成為側壁SW1、SW2的絕緣膜。而後，回蝕此絕緣膜。藉此，於閘極電極GE1的側面形成側壁SW1，並於閘極電極GE2的側面形成側壁SW2。
之後，於閘極電極GE1與GE2、側壁SW1與SW2、及場氧化物膜FOX上構成光阻膜的遮罩，對基板SUB的表面佈植離子。在離子佈植後，將光阻膜，例如藉由灰化去除。藉此，於記憶體區域MR形成擴散層DIF1(電晶體TR1的源極及汲極)，並於邏輯區域LR形成擴散層DIF2(電晶體TR2的源極及汲極)。
接著，於基板SUB上、閘極電極GE1與GE2上、側壁SW1與SW2上，將蝕刻阻擋層BEST及絕緣膜DL1依照此一順序形成。而後，於絕緣膜DL1，形成接觸部BCT1、接觸部CCT1、及接觸部LCT1。之後，於絕緣膜DL1上形成絕緣膜BDL。其後，於絕緣膜BDL形成接觸部BCT2，並於接觸部BCT2上形成位元線BL。此一情況，將接觸部BCT2及位元線BL，例如一體化地形成。接著，於絕緣膜BDL上及位元線BL上形成絕緣膜DL2。而後，於絕緣膜DL2形成接觸部CCT2及接觸部LCT2。
之後，於絕緣膜DL2上、及接觸部CCT2與LCT2上，形成層間絕緣膜ILD1(配線層IL之第1層的層間絕緣膜ILD)。接著，於層間絕緣膜ILD1形成配線LWR1。而後，於層間絕緣膜ILD1上及配線LWR1上形成蝕刻阻擋層EST。接著，於蝕刻阻擋層EST上形成層間絕緣膜ILD2(配線層IL之第2層的層間絕緣膜ILD)。
其後，如圖5所示地，於記憶體區域MR上的層間絕緣膜ILD2之表面形成凹部REC1。本圖所示之步驟中，凹部REC1並未貫通層間絕緣膜ILD2，僅底部進入層間絕緣膜ILD2。接著，於俯視時凹部REC1之內側形成凹部REC2。本圖所示之例子中，凹部REC2之底部，貫通蝕刻阻擋層EST及層間絕緣膜ILD1而進入絕緣膜DL2。
而後，如圖6所示地，於記憶體區域MR上，將導電膜LCF藉由例如濺鍍而形成。藉此，沿著凹部REC1、REC2的底面及內側面形成導電膜LCF。另，導電膜LCF，係成為第1電極EL1的導電膜。之後，藉由微影，於凹部REC2之內側嵌入光阻膜RF1。
而後，如圖7所示地，將光阻膜RF1作為遮罩而蝕刻凹部REC1之底部。藉此，將導電膜LCF，去除其位於凹部REC1之底部的部分(圖6)。如此地，於各凹部REC2形成第1電極EL1。接著，將光阻膜RF1，例如藉由灰化去除。
之後，如圖8所示地，藉由微影，於凹部REC2之內側嵌入光阻膜RF2。而後，將光阻膜RF2作為遮罩，蝕刻凹部REC1之底部。藉此，使層間絕緣膜ILD2及蝕刻阻擋層EST貫通凹部REC1之底部，到達層間絕緣膜ILD1。而後，將光阻膜RF 2，例如藉由灰化去除。
接著，如圖9所示地，於第1電極EL1上，形成電容絕緣膜CDL及第2電極EL2。藉此形成電容器CP。
而後，如圖10所示地，於層間絕緣膜ILD2上及電容器CP上，將蝕刻阻擋層EST及層間絕緣膜ILD3(配線層IL之第3層的層間絕緣膜ILD)依照此一順序形成。接著，於層間絕緣膜ILD3上，將絕緣硬罩IHM及金屬硬罩MHM依照此一順序形成。本圖所示之例子中，絕緣硬罩IHM，例如係以氧化矽膜(SiO2 )形成。另一方面，金屬硬罩MHM，例如係以氮化鈦(TiN)形成。
而後，如圖11所示地，藉由微影，而於金屬硬罩MHM形成開口MOP。如同後述地，依開口MOP之平面形狀，而規定配線CWR(圖3)之平面形狀。其後，於金屬硬罩MHM上及開口MOP上，形成光阻膜RF3。接著，藉由微影，於光阻膜RF3形成開口ROP。如同後述，依開口ROP之平面形狀，而規定通孔CVA(圖3)之平面形狀。
之後，如圖12所示地，將光阻膜RF3作為遮罩，蝕刻絕緣硬罩IHM及層間絕緣膜ILD3。此一情況，例如，利用反應性離子蝕刻(RIE：Reavtive Ion Etching)實施蝕刻。藉此，於絕緣硬罩IHM形成開口IOP。進一步，於層間絕緣膜ILD3形成連接孔CH。本圖所示之步驟，連接孔CH並未貫通層間絕緣膜ILD3，其底部僅進入層間絕緣膜ILD3。
接著，如圖13所示地，例如藉由灰化，而將光阻膜RF3去除。之後，回蝕絕緣硬罩IHM及層間絕緣膜ILD3。此一情況，例如利用RIE實施回蝕。藉此，將絕緣硬罩IHM，其位於金屬硬罩MHM的開口MOP之內側的部分去除。進一步，連接孔CH，其底部到達第2電極EL2的表面。而於連接孔CH上，依據金屬硬罩MHM之開口MOP的形狀，形成溝TRE。而後，去除金屬硬罩MHM及絕緣硬罩IHM。另，溝TRE及連接孔CH之形成方法，並未限定於本圖所示之例子。例如，亦可在形成溝TRE後形成連接孔CH。
本圖所示之例子中，實施上述回蝕時，未於金屬硬罩MHM上形成光阻膜。因此，不必在形成溝TRE及連接孔CH後，實施用於去除光阻膜的灰化。此等灰化，將對層間絕緣膜ILD3造成損傷。特別是以low-k材料形成層間絕緣膜ILD3之情況，因上述損傷，而有層間絕緣膜ILD3的介電常數上升之情形。相對於此，若依本圖所示之例子，則可防止對層間絕緣膜ILD3的造成損傷。
接著，如圖14所示地，例如利用噴嘴於層間絕緣膜ILD3的表面噴吹清洗液CL。清洗液CL，例如含有有機胺。藉此，清洗層間絕緣膜ILD3之表面、溝TRE之內側面及底面、與連接孔CH之內側面及底面。此等清洗，係為了將因形成溝TRE及連接孔CH時的蝕刻所產生之殘留物質去除而實施。特別是圖13所示之例子中，殘留來自金屬硬罩MHM的金屬。因此進行圖13所示之例子的蝕刻時，本圖所示之清洗有強烈的必要性。
如同後述之細節，本案發明人等，發現若如同本圖所示地清洗層間絕緣膜ILD3的表面，則電容器CP之第2電極EL2(導電膜UCF2)的表面可能溶離。而如同後述之細節，本案發明人等，發現在以滿足上式(1)的方式形成電容器CP及連接孔CH的情況，可抑制導電膜UCF2之溶離。
接著，將導電構件(例如銅(Cu))嵌入溝TRE及連接孔CH。藉此，形成配線CWR及通孔CVA。而後，於層間絕緣膜ILD3上及配線CWR上，形成蝕刻阻擋層EST。如此地，製造出圖1~圖3所示之半導體裝置SD。
圖15，係顯示上式(1)的C/A與連接孔CH之第2電極EL2的溶離發生機率之關係的圖表。另，溶離之發生機率，係指在複數之連接孔CH中，於下端確認到第2電極EL2(電容器CP之上部電極)的溶離之連接孔CH數目的比例。
本案發明人等，對於連接孔CH及凹部REC2(例如圖1)，形成各種大小的平面配置。此一結果，獲得本圖所示之複數之圖點的結果。而後藉由此等複數之圖點的擬合，獲得本圖所示之直線。由本圖可瞭解者，在滿足上式(1)的情況，上述溶離的發生機率成為0%。藉此，在滿足上式(1)的情況，可說連接孔CH之下端的第2電極EL2(電容器CP之上部電極)溶離得以受到抑制。
另，關於C/A，供使上述發生機率成為0%的閾值(若係式(1)則為1.98nF/μm2 )有些許浮動之情況。因此，自使上述發生機率確實地為0%之觀點來看，宜使C/A，滿足C/A≦1.50[nF/μm2 ]。
作為第2電極EL2(導電膜UCF2)溶離的原因，有以下可能性。本實施形態中，如同圖12及圖13所示地，例如藉由RIE，於層間絕緣膜ILD3形成溝TRE及連接孔CH。而於此一階段中，第2電極EL2(電容器CP之上部電極)呈電浮接。因此，此一階段中，第2電極EL2，處於容易帶有來自外部之電荷的狀態。因此第2電極EL2有帶有源自RIE之電荷的可能性。具體而言，此一情況，第2電極EL2可能帶正電，層間絕緣膜ILD3可能帶負電。
進一步本實施形態，如圖14所示地，對層間絕緣膜ILD3噴吹清洗液CL。因此，清洗液CL與層間絕緣膜ILD3的表面產生摩擦。是故，層間絕緣膜ILD3有帶負電的可能。而此一情況，於第2電極EL2誘發正電荷。
如同上述地，本實施形態中，在對層間絕緣膜ILD3噴吹清洗液CL之情況(圖14)，有第2電極EL2帶正電，且層間絕緣膜ILD3帶負電的可能性。而此一情況，若清洗液CL舖蓋於溝TRE及連接孔CH(圖14)，則可藉由清洗液CL、第2電極EL 2、及層間絕緣膜ILD3使電池寄生地構成。因此，第2電極EL2有溶離的可能性。
相對於此，本實施形態中，以滿足上式(1)的方式形成第2電極EL2及連接孔CH。於式(1)，意指在各連接孔CH之下端的第2電極EL2之帶電量為某一程度的低帶電量。因此在滿足式(1)的情況下，可說是難以於各連接孔CH形成上述寄生電池。藉此，可說第2電極EL2的溶離受到抑制。
以上，若依本實施形態，則於電容器CP的第2電極EL2(上部電極)上，形成連接孔CH。連接孔CH，其下端與第2電極EL2接觸。而後以滿足上式(1)的方式，形成第2電極EL2及連接孔CH。藉此，抑制於連接孔CH之下端的第2電極EL2溶離。
另，在滿足上式(1)的情況第2電極EL2的溶離受到抑制，其不僅在例如如圖1所示地複數之連接孔CH集中於第2電極EL2之一部份區域的情況，在例如複數之連接孔CH於第2電極EL2全體均等地配置的情況亦實現。關於此一原因，本案發明人等在檢討之後，提出其可能係藉由形成溝TRE及連接孔CH之步驟(圖14)，使第2電極EL2之表面全體的電位成為大致均一。藉此，本實施形態中可不限制連接孔CH的配置地滿足式(1)。
如同上述地，藉由形成溝TRE及連接孔CH之步驟(圖14)使第2電極EL2之表面全體的電位呈大致均一之情況，可不限制連接孔CH的配置地滿足上式(1)。因而為了使第2電極EL2之表面全體的電位確實地大致均一，例如，可將板部PL(第2電極EL2之最表面)(圖3)，以電阻低的金屬(例如鎢(W)或銅(Cu))形成。更具體而言，可將板部PL，以在25℃中之電阻係數為1.68μΩ・cm以上，28.00μΩ・cm以下的金屬形成。另，亦可使板部PL之膜厚為10nm以上。
另，本實施形態，如同上述地，電容器CP的第2電極EL2(上部電極)與接地電位電性連接。而為了對第2電極EL2給予接地電位，形成連接孔CH。此一情況，於一般的設計思想中，僅考慮在設計連接孔CH之配置時，對第2電極EL2給予接地電位。換而言之，則上述一般的設計思想，並未包含考慮第2電極EL2電浮接且帶電的狀況而設計連接孔CH之配置。相對於此，依據上式(1)設計連接孔CH之配置，係在本實施形態中本案發明人等新獲得的知識。
(變形例1) 圖16為，顯示圖1之變形例的俯視圖。本變形例，除了凹部REC2之平面形狀以外，與實施型態相同。詳而言之，本變形例方面，凹部REC2之平面形狀呈矩形。而與實施形態同樣地，第2電極EL2，具有俯視時構成複數之連接孔CH所位於之外凸角隅的第1邊及第2邊。此外複數之凹部REC2，具有相同平面形狀，且配置為沿著上述第1邊及第2邊的2維格子狀。另，凹部REC2之平面形狀並未限定於矩形，例如亦可為橢圓形、圓形、或八角形。
本變形例中，在形成連接孔CH時第2電極EL2亦為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。
(變形例2) 圖17為，顯示圖3之變形例的剖面圖。本變形例，除了電容器CP的形狀以外，與實施型態相同。
詳而言之，與實施形態同樣地，在位於配線層IL之最下層的二層層間絕緣膜ILD(層間絕緣膜ILD1、ILD2)形成凹部REC1、REC2。而凹部REC1，形成於層間絕緣膜ILD2。此一情況，凹部REC1的底面，位於較層間絕緣膜ILD2的底面更為上側。換而言之，則凹部REC1，未貫通層間絕緣膜ILD2。此外，於凹部REC1的底面形成凹部REC2。凹部REC2，貫通層間絕緣膜ILD2，並貫通層間絕緣膜ILD1。
電容器CP，與實施形態同樣地，具有第1電極EL1(下部電極)、電容絕緣膜CDL、及第2電極EL2(上部電極)。電容器CP，係使用凹部REC1、REC2而形成。
第1電極EL1，與實施形態同樣地，具有底部BP及側壁部SW。底部BP，沿著凹部REC2的底面形成。側壁部SW，沿著凹部REC2的內側面形成。而在本圖所示之例子中，側壁部SW的上端，與凹部REC1的底面一致。另，側壁部SW的上端，亦可位於較凹部REC1的底面更為下側。另，第1電極EL1，以與實施形態相同的材料(例如氮化鈦(TiN))形成。
電容絕緣膜CDL，在凹部REC2的內部覆蓋第1電極EL1並覆蓋凹部REC1的底部。本圖所示之例子中，電容絕緣膜CDL，沿著第1電極EL1之底部BP與第1電極EL1之側壁部SW的內壁、及凹部REC1的底部而形成。另，電容絕緣膜CDL，以與實施形態相同的材料(例如二氧化鋯(ZrO2 )等high-k材料)形成。
第2電極EL2，與實施形態同樣地，為自電容絕緣膜CDL側起依照導電膜UCF 1、導電膜UCF2的順序疊層之疊層膜。而第2電極EL2，覆蓋電容絕緣膜CDL。本圖所示之例子中，第2電極EL2，沿著第1電極EL1之底部BP與第1電極EL1之側壁部SW的內壁、及凹部REC1的底部而形成。另，導電膜UCF1係以與實施形態相同的材料(例如氮化鈦(TiN))形成，導電膜UCF2亦以與實施形態相同的材料(例如鎢(W))形成。另，導電膜UCF2，於俯視時凹部REC2之外側的區域中，成為板部PL。
本變形例中，在形成連接孔CH時第2電極EL2亦為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。
(變形例3) 圖18為，顯示圖3之變形例的剖面圖。本變形例，除了電容器CP的形狀以外，與實施形態相同。
詳而言之，本圖所示之例子中，電容器CP，係使用配線層IL之最下層的3層(層間絕緣膜ILD1、ILD2、ILD3)形成。凹部REC1，於層間絕緣膜ILD3的表面具有開口。而凹部REC1之底部，貫通層間絕緣膜ILD3，進入層間絕緣膜ILD2。凹部REC2，於凹部REC1的底面具有開口。而凹部REC2之底部，貫通層間絕緣膜ILD2、ILD1，進入絕緣膜DL2。
於電容器CP之上層，形成層間絕緣膜ILD4。於層間絕緣膜ILD4，形成配線CWR及通孔CVA。配線CWR及通孔CVA，與實施形態同樣地，分別使用溝TRE及連接孔CH而形成。此外，通孔CVA，與電容器CP的第2電極EL2(上部電極)相連接。
本變形例中，連接孔CH，在較實施形態更為上層與第2電極EL2接觸。另一方面，本變形例中，在形成連接孔CH時第2電極EL2亦為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。如此地，無論連接孔CH與第2電極EL2接觸之層的位置，皆可同樣地獲得上述效果。
(變形例4) 圖19為，顯示電容器CP之變形例的剖面圖。本變形例，除了以下的點以外，與實施型態相同。本變形例中，電容器CP，其第1電極EL1(下部電極)及第2電極EL2(上部電極)呈平板狀。而電容器CP，例如形成於圖3所示的半導體裝置SD之配線層IL。另，第1電極EL1及第2電極EL2之平面形狀，例如為矩形。進一步本變形例中，第1電極EL1，俯視時將第2電極EL2包含於其內側。
詳而言之，層間絕緣膜ILD1，自下層起依照蝕刻阻擋層EST、層間絕緣膜ILD2、蝕刻阻擋層EST、及層間絕緣膜ILD3的順序排列。此等層，例如如圖3所示地，係使用配線層IL形成。另，本圖所示之層間絕緣膜ILD1，不必形成於圖3所示之層間絕緣膜ILD1的高度(配線層IL之最下層)。例如，本圖所示之層間絕緣膜ILD1，亦可位於較圖3所示之層間絕緣膜ILD1更為上層。
於層間絕緣膜ILD1，形成複數之配線WR1。而後隔著蝕刻阻擋層EST，於層間絕緣膜ILD1上形成絕緣膜LDL。接著於絕緣膜LDL上，形成電容器CP。進一步，以絕緣膜UDL覆蓋電容器CP。另，絕緣膜LDL，例如作為用於使第1電極EL1(電容器CP之下部電極)與配線WR1之間保持距離的層而作用。此一情況，藉由電容器CP之第1電極EL1(下部電極)與配線WR1而防止以寄生形式形成電容器的情形。
隔著蝕刻阻擋層EST，於層間絕緣膜ILD2上形成層間絕緣膜ILD3。而後於層間絕緣膜ILD3，形成配線WR3及配線CWR。配線CWR，藉由通孔VA1而與第1電極EL1(電容器CP之下部電極)電性連接，且藉由通孔VA2而與配線WR1電性連接。另一方面，配線CWR，藉由通孔CVA而與第2電極EL2(電容器CP之上部電極)電性連接。配線CWR及通孔CVA，與實施形態相同地，分別使用溝TRE及連接孔CH形成。
本變形例中，與圖3所示之例子同樣地，於層間絕緣膜ILD1的下方中形成電晶體。而後將形成於層間絕緣膜ILD1之配線WR1，藉由導電構件(例如通孔或配線)，而與上述之電晶體的源極或汲極電性連接。此一情況，與實施形態同樣地，第1電極EL1(電容器CP之下部電極)與上述電晶體電性連接。進一步與實施形態同樣地，在形成連接孔CH時第2電極EL2(電容器CP之上部電極)為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。
圖20為，顯示圖19所示的半導體裝置SD之全體的俯視圖。如本圖所示，半導體裝置SD，於基板SUB，具備類比電路ANC及數位電路DGC。類比電路ANC及數位電路DGC，設置在俯視時彼此分離的區域。類比電路ANC為例如高頻電路，對類比電路ANC輸入例如800MHz以上的高頻訊號。
本圖所示之例子中，基板SUB之平面形狀為矩形。而沿著基板SUB之邊緣設置複數之端子。此外，類比電路ANC，藉由配線(未圖示)而與電力供給端子APT電性連接，且藉由其他配線(未圖示)與接地端子AGT電性連接。另一方面，數位電路DGC，藉由其他配線(未圖示)而與電極供給端子DPT電性連接，且藉由其他配線(未圖示)而與接地端子DGT電性連接。如此地於類比電路ANC與數位電路DGC，將電源分離。
圖19所示之電容器CP，構成本圖所示之類比電路ANC。另，電容器CP，與實施形態同樣地，可使用混合搭載有記憶體單元及邏輯電路的裝置(例如圖3)。
(變形例5) 圖21為，顯示電容器CP之變形例的剖面圖。本變形例，除了電容器CP將層間絕緣膜ILD作為電容絕緣膜CDL使用的點以外，與實施型態相同。另，本變形例之電容器CP，與變形例4同樣地，亦可適用於圖20所示之類比電路ANC。
電容器CP，係使用配線層IL之最下層的2層層間絕緣膜ILD(層間絕緣膜ILD 1、ILD2)形成。具體而言，第1電極EL1(電容器CP之下部電極)，形成在層間絕緣膜ILD1的表面具有開口之凹部。另一方面，第2電極EL2(電容器CP之上部電極)，形成在層間絕緣膜ILD2的表面具有開口之凹部。此一情況，第2電極EL2之底部並未貫通層間絕緣膜ILD2。此外第2電極EL2，隔著第2電極EL2之下方的層間絕緣膜ILD2而與第1電極EL1對向。此一情況，層間絕緣膜ILD2及蝕刻阻擋層EST，位於第1電極EL1與第2電極EL2之間。藉此，層間絕緣膜ILD2及蝕刻阻擋層EST，作為電容器CP之電容絕緣膜CDL而作用。
另，形成電容器CP的層間絕緣膜ILD，並未限定於本圖所示之例子。例如，電容器CP，亦可使用較層間絕緣膜ILD1、ILD2更為上層的層間絕緣膜ILD而形成。
本圖所示之例子中，第1電極EL1(電容器CP之下部電極)，與實施形態同樣地，藉由接觸部CCT1、CCT2而與電晶體TR1的擴散層DIF1(源極或汲極)電性連接。另一方面，第2電極EL2(電容器CP之上部電極)，與實施形態同樣地，與形成於第2電極EL2上的層間絕緣膜ILD(層間絕緣膜ILD3)之配線CWR及通孔CVA電性連接。配線CWR及通孔CVA，與實施形態同樣地，分別使用溝TRE及連接孔CH形成。
本變形例中，在形成連接孔CH時第2電極EL2亦為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。
(變形例6) 圖22為，顯示電容器CP之變形例的俯視圖。本變形例，除了電容器CP的形狀以外，與實施型態相同。具體而言，電容器CP，具有第1電極EL1及第2電極EL2。而第1電極EL1及第2電極EL2，梳齒狀地交互設置。此外，電容絕緣膜CDL位於第1電極EL1及第2電極EL2之間。而第1電極EL1，與實施型態同樣地，與電晶體(於本圖未圖示)電性連接。另一方面，於第2電極EL2上，與實施型態同樣地形成連接孔CH。連接孔CH，其下端與第2電極EL2接觸。
本變形例之電容器CP，例如係使用圖3所示之配線層IL形成。例如，藉由圖案化，而於層間絕緣膜ILD(配線層IL之中的1層)形成第1電極EL1及第2電極EL 2。此一情況，上述層間絕緣膜ILD，其位於第1電極EL1及第2電極EL2之間的部分作為電容絕緣膜CDL而作用。
本變形例中，在形成連接孔CH時第2電極EL2亦為電浮接。因此藉由以與實施形態相同的方法形成連接孔CH，而可獲得與實施型態相同的效果。另，本變形例所指之電容器CP，與變形例4同樣地，亦可適用於圖20所示之類比電路ANC。
以上，雖依據實施形態具體地說明本案發明人所提出之發明，但本發明並未限定於上述實施形態，自然可在未脫離其要旨之範圍進行各種變更。
AGT‧‧‧接地端子
ANC‧‧‧類比電路
APT‧‧‧電力供給端子
AR‧‧‧活性區域
BCT1、BCT2‧‧‧接觸部
BDL‧‧‧絕緣膜
BEST‧‧‧蝕刻阻擋層
BL‧‧‧位元線
BP‧‧‧底部
CCT1、CCT2‧‧‧接觸部
CDL‧‧‧電容絕緣膜
CH‧‧‧連接孔
CL‧‧‧清洗液
CP‧‧‧電容器
CVA‧‧‧通孔
CWR‧‧‧配線
DGC‧‧‧數位電路
DGT‧‧‧接地端子
DIF1、DIF2‧‧‧擴散層
DL1、DL2‧‧‧絕緣膜
DPT‧‧‧電極供給端子
EL1‧‧‧第1電極
EL2‧‧‧第2電極
EST‧‧‧蝕刻阻擋層
FOX‧‧‧場氧化物膜
GE1、GE2‧‧‧閘極電極
GI1、GI2‧‧‧閘極絕緣膜
IHM‧‧‧絕緣硬罩
IL‧‧‧配線層
ILD、ILD1、ILD2、ILD3、ILD4‧‧‧層間絕緣膜
IOP‧‧‧開口
LCF‧‧‧導電膜
LCT1、LCT2‧‧‧接觸部
LDL‧‧‧絕緣膜
LR‧‧‧邏輯區域
LWR、LWR1‧‧‧配線
MHM‧‧‧金屬硬罩
MOP‧‧‧開口
MR‧‧‧記憶體區域
PL‧‧‧板部
REC1、REC2‧‧‧凹部
RF1、RF2、RF3‧‧‧光阻膜
ROP‧‧‧開口
SD‧‧‧半導體裝置
SUB‧‧‧基板
SW‧‧‧側壁部
SW1、SW2‧‧‧側壁
TR1、TR2‧‧‧電晶體
TRE‧‧‧溝
UCF1、UCF2‧‧‧導電膜
UDL‧‧‧絕緣膜
VA1、VA2‧‧‧通孔
WL‧‧‧字元線
WR1、WR3‧‧‧配線
【圖1】係顯示實施形態的半導體裝置之構成的俯視圖。 【圖2】係圖1的以虛線α包圍之區域的放大圖。 【圖3】係顯示實施形態的半導體裝置之構成的剖面圖。 【圖4】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖5】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖6】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖7】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖8】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖9】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖10】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖11】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖12】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖13】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖14】係顯示圖1~圖3所示的半導體裝置之製造方法的剖面圖。 【圖15】係顯示式(1)的C/A與在連接孔之第2電極的溶離發生機率之關係的圖表。 【圖16】係顯示圖1之變形例的俯視圖。 【圖17】係顯示圖3之變形例的剖面圖。 【圖18】係顯示圖3之變形例的剖面圖。 【圖19】係顯示電容器之變形例的剖面圖。 【圖20】係顯示圖19所示之半導體裝置全體的俯視圖。 【圖21】係顯示電容器之變形例的剖面圖。 【圖22】係顯示電容器之變形例的俯視圖。

Claims (6)

  1. 一種半導體裝置，具備； 基板； 電晶體，形成於該基板；以及 電容器，與該電晶體電性連接； 該電容器，具有： 第1電極，與該電晶體電性連接； 第2電極，與該第1電極分離；以及 電容絕緣膜，位於該第1電極與該第2電極之間； 更具備： 被覆絕緣膜，覆蓋該第2電極； 複數之連接孔，形成於該被覆絕緣膜，其下端與該第2電極接觸；以及 通孔，分別嵌入至該複數之連接孔； 在令該第2電極之電容為C[nF]，且令該複數之連接孔之下端的面積之合計為A[μm2]時，下式(1)成立： C/A≦1.98[nF/μm2]　　　(1)。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第2電極，係由在25℃之電阻係數為1.68μΩ・cm以上，28.00μΩ・cm以下的金屬形成。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該金屬係鎢。
  4. 如申請專利範圍第2項之半導體裝置，其中， 該金屬係銅。
  5. 如申請專利範圍第1項之半導體裝置，其中， 更具備層間絕緣膜，位於該基板上； 該電容器係利用形成於該層間絕緣膜之凹部所形成。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該連接孔的上端之寬度為45nm以下。
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