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TWI858196B - 多晶矽-絕緣體-多晶矽電容器及其製作方法 - Google Patents

多晶矽-絕緣體-多晶矽電容器及其製作方法 Download PDF

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TWI858196B
TWI858196B TW109143136A TW109143136A TWI858196B TW I858196 B TWI858196 B TW I858196B TW 109143136 A TW109143136 A TW 109143136A TW 109143136 A TW109143136 A TW 109143136A TW I858196 B TWI858196 B TW I858196B
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dielectric layer
capacitor
capacitor dielectric
forming
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方玲剛
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聯華電子股份有限公司
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Abstract

一種多晶矽-絕緣體-多晶矽電容器，包含一基底，具有一電容形成區域；一第一電容介電層，設置在電容形成區域上；一第一多晶矽電極，設置在第一電容介電層上；一第二電容介電層，設置在第一多晶矽電極上；一第二多晶矽電極，設置在第二電容介電層上；一第三多晶矽電極，設置在鄰近第二多晶矽電極的第一側壁；一第三電容介電層，設置在第三多晶矽電極和第二多晶矽電極之間；一第四多晶矽電極，設置在鄰近第二多晶矽電極的第二側壁；以及一第四電容介電層，設置在第四多晶矽電極和第二多晶矽電極之間。

Description

多晶矽-絕緣體-多晶矽電容器及其製作方法
本發明涉及半導體技術領域，特別是有關於一種多晶矽-絕緣體-多晶矽(poly-insulator-poly，PIP)電容器及其製作方法。
隨著半導體元件集成度的增加，元件的尺寸逐漸縮小，相對地使半導體晶片內的積體電容器的空間愈來愈小，也因此降低了電容器的電容值。而在進入深次微米(deep sub-micron)的工藝後，積體電容器的電容值降低的問題更為嚴重。
以目前的55奈米技術節點來說，半導體晶片內的積體電容器主要是採用橫向耦合的金屬-氧化物-金屬(metal-oxide-metal，MOM)多層堆疊結構來製作。為了承受較高的操作電壓，高壓(>5V)MOM電容器的金屬堆疊之間需要具有更寬的寬度，故單位電容會更小，且MOM電容器會佔用大量面積。對於非常高電壓(例如，>10V)MOM電容器，上、下金屬之間的垂直擊穿變成瓶頸，為了增加擊穿電壓BV，有時需要跳過中間金屬層，導致單位電容值進一步降低。
本發明的主要目的在提供一種耐高壓的多晶矽-絕緣體-多晶矽(PIP)電容器及其製作方法，以解決上述現有技術的不足和缺點。
本發明一方面提供一種PIP電容器，包含：一半導體基底，其上具有一電容形成區域；一第一電容介電層，設置在該電容形成區域上；一第一多晶 矽電極，設置在該第一電容介電層上；一第二電容介電層，設置在該第一多晶矽電極上；一第二多晶矽電極，設置在該第二電容介電層上，其中該第一多晶矽電極包含一接觸部，該接觸部突出超過該第二多晶矽電極的一端面；一第三多晶矽電極，設置在鄰近該第二多晶矽電極的一第一側壁；一第三電容介電層，設置在該第三多晶矽電極和該第二多晶矽電極之間；一第四多晶矽電極，設置在鄰近於該第二多晶矽電極的一第二側壁，其中該第二側壁和該第一側壁是相對的；以及一第四電容介電層，設置在該第四多晶矽電極和該第二多晶矽電極之間。
根據本發明實施例，該第一多晶矽電極、該第三多晶矽電極和該第四多晶矽電極電連接至一陽極。
根據本發明實施例，該第二多晶矽電極電連接至一陰極，又其中，該第三多晶矽電極、該第三電容介電層和該第二多晶矽電極構成一第一電容，該第一多晶矽電極、該第二電容介電層和該第二多晶矽電極構成一第二電容，第二多晶矽電極、該第四電容介電層和該第四多晶矽電極構成一第三電容。
根據本發明實施例，一離子井設置在該電容形成區域內並且電連接至該陰極，又其中，該第三多晶矽電極、該第一電容介電層和該離子井構成一第四電容，該第一多晶矽電極、第一電容介電層和該離子井構成一第五電容。
根據本發明實施例，該第五電容介電層設置在該第四多晶矽電極和該半導體基底之間，其中，該第五電容介電層比該第一電容介電層厚，又其中，該第四多晶矽電極、該第五電容介電層和該離子井構成一第六電容。
根據本發明實施例，該第一多晶矽電極的一寬度大於該第二多晶矽電極的一寬度。
根據本發明實施例，該第二電容介電層、該第三電容介電層和該第四電容介電層包含一氧化物-氮化物-氧化物介電層。
根據本發明實施例，另包含一硬遮罩層，覆蓋該第二多晶矽電極，又其中，該硬遮罩層的一頂面與該第四多晶矽電極的一頂面齊平。
根據本發明實施例，該第三電容介電層和該第四電容介電層直接接觸該第一多晶矽電極的一頂面。
根據本發明實施例，該電容形成區域是一溝槽隔離區域。
本發明另一方面提供一種用於形成PIP電容器的方法，包含：提供一半導體基底，其上包含一電容形成區域；在該電容形成區域上形成一第一電容介電層；在該第一電容介電層上形成一第一多晶矽電極；在該第一多晶矽電極上形成一第二電容介電層；在該第二電容介電層上形成一第二多晶矽電極；形成一第三多晶矽電極，相鄰該第二多晶矽電極的一第一側壁；形成一第三電容介電層，在該第三多晶矽電極和該第二多晶矽電極之間；形成一第四多晶矽電極，鄰近於該第二多晶矽電極的一第二側壁，其中該第二側壁和該第一側壁是相對的；以及形成一第四電容介電層，在該第四多晶矽電極和該第二多晶矽電極之間。
根據本發明實施例，該第一多晶矽電極、該第三多晶矽電極和該第四多晶矽電極電連接至一陽極。
根據本發明實施例，該第二多晶矽電極電連接至一陰極，又其中，該第三多晶矽電極、該第三電容介電層和該第二多晶矽電極構成一第一電容，該第一多晶矽電極、該第二電容介電層和該第二多晶矽電極構成一第二電容，第二多晶矽電極、該第四電容介電層和該第四多晶矽電極構成一第三電容。
根據本發明實施例，另包含：在該電容形成區域內形成一離子井，其中該離子井電連接到該陰極，又其中該第三多晶矽電極、該第一電容介電層和該離子井構成一第四電容，該第一多晶矽電極、第一電容介電層和該離子井構成一第五電容。
根據本發明實施例，另包含：形成一第五電容介電層，在該第四多晶矽電極和該半導體基底之間，其中該第五電容介電層比該第一電容介電層厚，又其中該第四多晶矽電極、該第五電容介電層和該離子井構成一第六電容。
根據本發明實施例，該第一多晶矽電極的一寬度大於該第二多晶矽電極的一寬度。
根據本發明實施例，該第二電容介電層、該第三電容介電層和該第四電容介電層包含一氧化物-氮化物-氧化物介電層。
根據本發明實施例，另包含：形成一硬遮罩層，覆蓋該第二多晶矽電極，其中該硬遮罩層的一頂面與第四多晶矽電極的一頂面齊平。
根據本發明實施例，該第三電容介電層和該第四電容介電層直接接觸該第一多晶矽電極的一頂面。
根據本發明實施例，該電容形成區域是一溝槽隔離區域。
1:積體電容器
1a、1b:PIP電容器
100:半導體基底
101:離子井
C1:第一電容
C2:第二電
C3:第三電容
C4:第四電容
C5:第五電容
C6:第六電容
CA:電容形成區域
CL:中線
CP:接觸部
CT、CT1~CT4:接觸插塞
DL1:第一電容介電層
DL2:第二電容介電層
DL3:第三電容介電層
DL4:第四電容介電層
DL5:第五電容介電層
ES:端面
HM:硬遮罩層
IL:層間介電層
P1:第一多晶矽電極
P2:第二多晶矽電極
P3:第三多晶矽電極
P4:第四多晶矽電極
PL1:第一多晶矽層
PL2:第二多晶矽層
S1、S2、S4:頂面
SP1:第一側壁子
SP2:第二側壁子
ST1:第一堆疊結構
ST2:第二堆疊結構
SW1:第一側壁
SW2:第二側壁
第1圖為依據本發明實施例所繪示的一種PIP電容器的剖面示意圖。
第2圖為第1圖中PIP電容器的側視立體圖。
第3圖為第1圖PIP電容器的等效電路圖。
第4圖至第8圖為依據本發明實施例所繪示的一種形成PIP電容器的方法的剖面示意圖。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1圖至第3圖，其中，第1圖為依據本發明實施例所繪示的一種PIP電容器的剖面示意圖，第2圖為第1圖中PIP電容器的側視立體圖，第3圖為第1圖PIP電容器的等效電路圖。如第1圖所示，本發明積體電容器1包含兩個相對於中線CL為鏡像對稱的PIP電容器1a和1b，形成在半導體基底100的電容形成區域CA。根據本發明實施例，電容形成區域CA可以包含一離子井101，例如一N型井。在其他實施例中，電容形成區域CA可以包含一溝槽隔離區域，例如，淺溝絕緣結構。以下，以PIP電容器1a為例說明。在第2圖中，僅例示的繪示出PIP電容器1a。
如第1圖和第2圖所示，在電容形成區域CA上形成有一第一電容介電層DL1。在第一電容介電層DL1上，設置有一第一多晶矽電極P1。在第一多晶矽電極P1上，設置有一第二電容介電層DL2。在第二電容介電層DL2上，設置有一第二多晶矽電極P2。如第2圖所示，第一多晶矽電極P1包含一接觸部CP，且接觸部CP突出超過第二多晶矽電極P2的一端面ES。在鄰近第二多晶矽電極P2的一第一側壁SW1上，設置有一第三多晶矽電極P3。在第三多晶矽電極P3和第二多晶矽電極P2之間，設置有一第三電容介電層DL3。在鄰近第二多晶矽電極P2的一第二側壁SW2，設置有一第四多晶矽電極P4。第二側壁SW2和第一側壁SW1是相對的兩個側壁。在第四多晶矽電極P4和第二多晶矽電極P2之間，設置有一第四電容介電層DL4。
根據本發明實施例，如第2圖所示，第一多晶矽電極P1、第三多晶矽電極P3和第四多晶矽電極P4分別透過接觸插塞CT1、CT3和CT4電連接至一陽極 (anode)。根據本發明實施例，如第2圖所示，第二多晶矽電極P2透過接觸插塞CT2電連接至一陰極(cathode)，其中，如第1圖所示，第三多晶矽電極P3、第三電容介電層DL3和第二多晶矽電極P2構成一第一電容C1，第一多晶矽電極P1、第二電容介電層DL2和第二多晶矽電極P2構成一第二電容C2，第二多晶矽電極P2、第四電容介電層DL4和第四多晶矽電極P4構成一第三電容C3。根據本發明實施例，離子井101係透過接觸插塞CT電連接至陰極，其中，第三多晶矽電極P3、第一電容介電層DL1和離子井101構成一第四電容C4，第一多晶矽電極P1、第一電容介電層DL1和離子井101構成一第五電容C5。
根據本發明實施例，一第五電容介電層DL5設置在第四多晶矽電極P4和半導體基底100的離子井101之間，其中，第五電容介電層DL5比第一電容介電層DL1厚，又其中，第四多晶矽電極P4、第五電容介電層DL5和離子井101構成一第六電容C6。如第3圖所示，上述第一電容C1至第六電容C6構成並聯的電容組態。
根據本發明實施例，如第1圖所示，第一多晶矽電極P1的一寬度略大於第二多晶矽電極P2的一寬度。根據本發明實施例，第二電容介電層DL2、第三電容介電層DL3和第四電容介電層DL4包含一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)介電層。根據本發明實施例，PIP電容器1a另包含一硬遮罩層HM，覆蓋第二多晶矽電極P2，其中，硬遮罩層HM的一頂面S2與第四多晶矽電極P4的一頂面S4齊平。根據本發明實施例，第三電容介電層DL3和第四電容介電層DL4直接接觸第一多晶矽電極P1的一頂面S1。
請參閱第4圖至第8圖，其為依據本發明實施例所繪示的一種形成PIP電容器的方法的剖面示意圖，其中相同的區域、層和元件仍沿用相同的標號來表示。如第4圖所示，首先，提供一半導體基底100，其上包含一電容形成區域CA。在半導體基底100的電容形成區域CA內可以包含一離子井101，例如一N型井。在其他實施例中，電容形成區域CA可以包含一溝槽隔離區域，例如，溝渠 絕緣結構。在電容形成區域CA上依序形成一第一電容介電層DL1、一第一多晶矽層PL1、一第二電容介電層DL2、一第二多晶矽層PL2和一硬遮罩層HM。根據本發明實施例，例如，第一電容介電層DL1可以是氧化矽層，第二電容介電層DL2可以是ONO介電層，硬遮罩層HM可以是氮化矽層，但不限於此。根據本發明實施例，例如，第二多晶矽層PL2的厚度可以大於第一多晶矽層PL1，但不限於此。
如第5圖所示，接著進行微影及蝕刻製程，蝕刻硬遮罩層HM、第二多晶矽層PL2和第二電容介電層DL2，在第一多晶矽層PL1上定義出一第一堆疊結構ST1，包含第二電容介電層DL2、第二多晶矽電極P2和硬遮罩層HM。然後，在第一堆疊結構ST1的兩相對側壁上形成第一側壁子SP1，例如，氧化矽-氮化矽(oxide-nitride，ON)側壁子。
如第6圖所示，繼續進行微影及蝕刻製程，蝕刻第一多晶矽層PL1，在第一電容介電層DL1上定義出一第二堆疊結構ST2，包含第一多晶矽電極P1、第二電容介電層DL2、第二多晶矽電極P2、硬遮罩層HM和第一側壁子SP1。根據本發明實施例，第一多晶矽電極P1的側壁約略與第一側壁子SP1的外表面切齊。根據本發明實施例，第一多晶矽電極P1的寬度大於該第二多晶矽電極P2的寬度。根據本發明實施例，如第2圖所示，第一多晶矽電極P1包含一接觸部CP，且接觸部CP突出超過第二多晶矽電極P2的一端面ES。
如第7圖所示，接著在第二堆疊結構ST2兩側壁上形成第二側壁子SP2，例如，氧化矽側壁子。然後，分別在第二堆疊結構ST2兩側形成第三多晶矽電極P3和第四多晶矽電極P4。形成第三多晶矽電極P3和第四多晶矽電極P4的方法，例如，先全面沉積一多晶矽層，然後進行化學機械研磨(chemical mechanical polishing，CMP)製程，平坦化多晶矽層，直到顯露出硬遮罩層HM。根據本發明實施例，硬遮罩層HM的一頂面S2與第四多晶矽電極P4的一頂面S4齊平。
如第8圖所示，最後進行沉積製程，例如，化學氣相沉積(chemical vapor deposition，CVD)製程，在半導體基底100上沉積一層間介電層IL。然後，利用顯影製程及蝕刻製程，在層間介電層IL中形成接觸插塞CT、CT1~CT4，使第一多晶矽電極P1、第三多晶矽電極P3和第四多晶矽電極P4分別透過接觸插塞CT1、CT3和CT4電連接至陽極，使離子井101和第二多晶矽電極P2分別透過接觸插塞CT、CT2電連接至陰極。
本發明的主要優點在於可以在半導體製程的前段製程形成高密度的PIP電容器，其具有高電容值，並且能夠耐高電壓(例如，>10V)。此外，本發明PIP電容器的製作方法可以與嵌入式快閃記憶體製程相容，例如，ESF3(第三代SuperFlash)平台。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:積體電容器
1a、1b:PIP電容器
100:半導體基底
101:離子井
C1:第一電容
C2:第二電
C3:第三電容
C4:第四電容
C5:第五電容
C6:第六電容
CA:電容形成區域
CL:中線
DL1:第一電容介電層
DL2:第二電容介電層
DL3:第三電容介電層
DL4:第四電容介電層
DL5:第五電容介電層
HM:硬遮罩層
P1:第一多晶矽電極
P2:第二多晶矽電極
P3:第三多晶矽電極
P4:第四多晶矽電極
S1、S2、S4:頂面
SW1:第一側壁
SW2:第二側壁

Claims (16)

  1. 一種多晶矽-絕緣體-多晶矽(PIP)電容器，包含：一半導體基底，其上具有一電容形成區域；一第一電容介電層，設置在該電容形成區域上；一第一多晶矽電極，設置在該第一電容介電層上；一第二電容介電層，設置在該第一多晶矽電極上；一第二多晶矽電極，設置在該第二電容介電層上，其中該第一多晶矽電極包含一接觸部，該接觸部突出超過該第二多晶矽電極的一端面；一第三多晶矽電極，設置在鄰近該第二多晶矽電極的一第一側壁；一第三電容介電層，設置在該第三多晶矽電極和該第二多晶矽電極之間；一第四多晶矽電極，設置在鄰近於該第二多晶矽電極的一第二側壁，其中該第二側壁和該第一側壁是相對的；一硬遮罩層，覆蓋該第二多晶矽電極，其中，該硬遮罩層的一頂面與該第四多晶矽電極的一頂面齊平；以及一第四電容介電層，設置在該第四多晶矽電極和該第二多晶矽電極之間，其中，該第一多晶矽電極、該第三多晶矽電極和該第四多晶矽電極電連接至一陽極。
  2. 如請求項1所述的PIP電容器，其中，該第二多晶矽電極電連接至一陰極，又其中，該第三多晶矽電極、該第三電容介電層和該第二多晶矽電極構成一第一電容，該第一多晶矽電極、該第二電容介電層和該第二多晶矽電極構成一第二電容，第二多晶矽電極、該第四電容介電層和該第四多晶矽電極構成一第三電容。
  3. 如請求項2所述的PIP電容器，其中，一離子井設置在該電容形成區域內並且電連接至該陰極，又其中，該第三多晶矽電極、該第一電容介電層和該離子井構成一第四電容，該第一多晶矽電極、第一電容介電層和該離子井構成一第五電容。
  4. 如請求項3所述的PIP電容器，其中，一第五電容介電層設置在該第四多晶矽電極和該半導體基底之間，其中，該第五電容介電層比該第一電容介電層厚，又其中，該第四多晶矽電極、該第五電容介電層和該離子井構成一第六電容。
  5. 如請求項1所述的PIP電容器，其中，該第一多晶矽電極的一寬度大於該第二多晶矽電極的一寬度。
  6. 如請求項1所述的PIP電容器，其中，該第二電容介電層、該第三電容介電層和該第四電容介電層包含一氧化物-氮化物-氧化物(ONO)介電層。
  7. 如請求項1所述的PIP電容器，其中，該第三電容介電層和該第四電容介電層直接接觸該第一多晶矽電極的一頂面。
  8. 如請求項1所述的PIP電容器，其中，該電容形成區域是一溝槽隔離區域。
  9. 一種形成多晶矽-絕緣體-多晶矽(PIP)電容器的方法，包含：提供一半導體基底，其上包含一電容形成區域； 在該電容形成區域上形成一第一電容介電層；在該第一電容介電層上形成一第一多晶矽電極；在該第一多晶矽電極上形成一第二電容介電層；在該第二電容介電層上形成一第二多晶矽電極；形成一第三多晶矽電極，相鄰該第二多晶矽電極的一第一側壁；形成一第三電容介電層，在該第三多晶矽電極和該第二多晶矽電極之間；形成一第四多晶矽電極，鄰近於該第二多晶矽電極的一第二側壁，其中該第二側壁和該第一側壁是相對的；形成一硬遮罩層，覆蓋該第二多晶矽電極，其中，該硬遮罩層的一頂面與該第四多晶矽電極的一頂面齊平；以及形成一第四電容介電層，在該第四多晶矽電極和該第二多晶矽電極之間，其中，該第一多晶矽電極、該第三多晶矽電極和該第四多晶矽電極電連接至一陽極。
  10. 如請求項9所述的方法，其中，該第二多晶矽電極電連接至一陰極，又其中，該第三多晶矽電極、該第三電容介電層和該第二多晶矽電極構成一第一電容，該第一多晶矽電極、該第二電容介電層和該第二多晶矽電極構成一第二電容，第二多晶矽電極、該第四電容介電層和該第四多晶矽電極構成一第三電容。
  11. 如請求項10所述的方法，另包含：在該電容形成區域內形成一離子井，其中該離子井電連接到該陰極，又其中該第三多晶矽電極、該第一電容介電層和該離子井構成一第四電容，該第一多晶矽電極、第一電容介電層和該離子井構成一第五電容。
  12. 如請求項11所述的方法，另包含：形成一第五電容介電層，在該第四多晶矽電極和該半導體基底之間，其中該第五電容介電層比該第一電容介電層厚，又其中該第四多晶矽電極、該第五電容介電層和該離子井構成一第六電容。
  13. 如請求項9所述的方法，其中，該第一多晶矽電極的一寬度大於該第二多晶矽電極的一寬度。
  14. 如請求項9所述的方法，其中，該第二電容介電層、該第三電容介電層和該第四電容介電層包含一氧化物-氮化物-氧化物(ONO)介電層。
  15. 如請求項9所述的方法，其中，該第三電容介電層和該第四電容介電層直接接觸該第一多晶矽電極的一頂面。
  16. 如請求項9所述的方法，其中，該電容形成區域是一溝槽隔離區域。
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