TWI871968B

TWI871968B - 半導體結構

Info

Publication number: TWI871968B
Application number: TW113119160A
Authority: TW
Inventors: 陳栢宏
Original assignee: 南亞科技股份有限公司
Priority date: 2023-05-31
Filing date: 2023-05-31
Publication date: 2025-02-01
Also published as: TW202450423A

Abstract

一種製造半導體結構的方法包括多個流程。形成下電極金屬層於基板上。蝕刻下電極金屬層以形成實心柱下電極於基板上。形成介電層於實心柱下電極上。形成上電極於介電層上。實心柱下電極、介電層與上電極形成第一電容器。

Description

半導體結構

本揭露有關於半導體結構與製造半導體結構的方法。

電容器能夠應用在多種不同結構的半導體裝置中。舉例而言，電容器能夠應用在記憶體裝置，例如動態隨機存取記憶體裝置。然而，隨著半導體裝置的尺寸縮小，所使用的電容器的關鍵尺寸縮小，當電容器高度拉高，便容易發生電容器傾倒的問題，導致非預期的短路發生。

因此，如何提供一種半導體結構與相應的製造方法，能夠使得形成的電容器具有足夠的結構穩定性，避免非預期的短路發生，是所屬領域技術人員所欲解決的問題之一。

本揭露的一態樣有關於一種製造半導體結構的方法。

根據本揭露的一或多個實施方式，一種製造半導體結構的方法包括多個流程。形成下電極金屬層於基板上。蝕刻下電極金屬層以形成實心柱下電極於基板上。形成介電層於實心柱下電極上。形成上電極於介電層上，其中實心柱下電極、介電層與上電極形成第一電容器。

在本揭露的一或多個實施方式中，蝕刻下電極金屬層進一步包括形成對準導電墊的遮罩於下電極金屬層上。

在一些實施方式中，下電極金屬層的材料不同於導電墊的材料。

在本揭露的一或多個實施方式中，實心柱下電極的底面具有第一寬度，實心柱下電極相對底部的頂面具有第二寬度，第二寬度小與第一寬度。

在本揭露的一或多個實施方式中，製造半導體結構的方法進一步包括多個流程。形成第二電容器。在第一電容器與第二電容器之間形成中間介電層，其中中間介電層在第一電容器與第二電容器之間剖面上具有梯形，梯形齊平第一電容器之底面的底邊大於梯形相對底邊的頂邊。

在一些實施方式中，製造半導體結構的方法進一步包括執行平坦化製程，使得第一電容器的頂面、第二電容器的頂面與中間介電層的頂面共平面。

本揭露的一態樣有關於一種半導體結構。

根據本揭露的一或多個實施方式，一種半導體結構包括基板以及位於基板上的第一電容器。第一電容器包括實心柱下電極、介電層以及上電極。實心柱下電極位於導電墊上。實心柱下電極在導電墊上的底面具有第一寬度。實心柱下電極相對底面的頂面具有第二寬度。第一寬度大於第二寬度。介電層位於實心柱下電極上。上電極位於介電層上。

在本揭露的一或多個實施方式中，實心柱下電極之底面的第一寬度與介電層的厚度的合計寬度大於導電墊的第三寬度。

在本揭露的一或多個實施方式中，實心柱下電極的材料不同於導電墊的材料。

在本揭露的一或多個實施方式中，半導體結構進一步包括第二電容器以及中間介電層。第二電容器位於基板上。中間介電層圍繞第一電容器與第二電容器。中間介電層在第一電容器與第二電容器之間剖面上具有梯形。梯形齊平第一電容器之底面的底邊大於梯形相對底邊的頂邊。

綜上所述，通過先形成下電極金屬層並進行蝕刻來形成電容器的下電極，並且在對下電極金屬層進行蝕刻之後才填入電容器的介電層與上電極，從而能夠形成上窄下寬形狀的電容器，增加電容器的結構穩定性，避免電容傾倒發生非預期的短路。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

下文係舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。

另外，在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞，將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

在本文中，「第一」、「第二」等等用語僅是用於區隔具有相同技術術語的元件或操作方法，而非旨在表示順序或限制本揭露。

此外，「包含」、「包括」、「提供」等相似的用語，在本文中都是開放式的限制，意指包含但不限於。

進一步地，在本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該』可泛指單一個或多個。將進一步理解的是，本文中所使用之「包含」、「包括」、「具有」及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。

電容器可以應用在多種不同的半導體裝置內。舉例而言，電容器可以應用在半導體記憶體裝置內，並且電容器可以與電晶體連接形成記憶體單元來儲存資訊。然而，隨著半導體裝置內元件尺寸縮小，形成的電容器的關鍵尺寸亦將隨之縮小。尺寸縮小的電容器將容易發生傾倒，導致多個相鄰的電容器彼此非預期的彼此接觸造成短路。在本揭露的一或多個實施方式中，能夠形成下寬上窄形狀的電容器，使得電容器的底部相較電容器的頂部具有較大寬度，使得電容器的結構穩定而不輕易倒塌，改善整體結構的電性。

請參照第1圖至第7圖。第1圖至第7圖本揭露的一或多個實施方式繪示製造半導體結構100之方法的多個流程的多個中間剖面示意圖。

請先參照第1圖。在第1圖繪示的中間流程中，提供基板101。舉例而言但不以此為限。在一些實施方式中，基板101可包括半導體基板，例如可包括矽基板。為了方便說明的目的，第1圖繪示的基板101統稱地概括半導體基板以及形成在半導體基板上的一或多個半導體層。在第1圖繪示的實施例中，形成在半導體基板上的一或多個半導體層包括介電層105。在一些實施方式中，介電層105的材料可包括半導體氧化物，例如包括氧化矽。

在第1圖中，介電層105包括頂面105T。頂面105T在方向x上延伸。在本揭露的一或多個實施方式中，如第1圖所示，基板101包括一或多個導電墊110。一或多個導電墊110設置於介電層105的頂面105T。在本實施方式中，如第1圖所示，多個導電墊110從介電層105的頂面105T嵌入至介電層105內。在一些實施方式中，導電墊110可以設置於介電層105的頂面105T上而凸出於頂面105T。

在本揭露的一或多個實施方式中，導電墊110可包括導電材料。舉例而言但不以此為限，在一些實施方式中，導電墊110可包括鎢(Tungsten)金屬。

在本揭露的一或多個實施方式中，多個導電墊110可以配置以連接基板101內的一或多個半導體元件。舉例而言但不以此為限，在本揭露的一或多個實施方式中，多個導電墊110可以配置以分別連接在半導體基板內的一或多個電晶體，以在後續與電容器連接形成用以儲存資訊的記憶體單元。為了方便說明的目的，一或多個半導體元件未繪示於圖上。

請參照第2圖與第8圖。第8圖根據本揭露的一或多個實施方式繪示製造半導體結構100的方法200的流程圖。

在方法200的流程201中，形成下電極金屬層115於基板101上。如第2圖所示，在流程201中，形成下電極金屬層115覆蓋介電層105的頂面105T以及從介電層105之頂面105T暴露的一或多個導電墊110。在一些實施方式中，下電極金屬層115可以通過沉積製程形成在介電層105的頂面105T上。

在本揭露的一或多個實施方式中，下電極金屬層115為導電材料，並且下電極金屬層115可包括複合的導電材料。舉例而言但不以此為限。在本揭露的一或多個實施方式中，下電極金屬層115可包括氮化鈦(TiN)或氮化鈦矽(TiSiN)。下電極金屬層115的材料可以相同或不同於導電墊110的材料。在下電極金屬層115的材料不同於導電墊110的材料的實施例中，可以通過選擇導電墊110與下電極金屬層115的材料並設計蝕刻劑，使得下電極金屬層115與導電墊110具有大的蝕刻選擇比，具體請見後續的說明。

接續流程201，在流程202，蝕刻下電極金屬層115，以形成在基板101的多個導電墊110上的多個下電極板130。請依序參照第3圖與第4圖。在本揭露的一或多個實施方式中，可以通過形成遮罩120來蝕刻下電極金屬層115。

請參照第3圖繪示的中間流程。如第3圖所示，遮罩120形成在下電極金屬層115之上。遮罩120被圖案化而保留對準多個導電墊110的部分。在一些實施方式中，舉例而言但不以此為限，遮罩120例如為光阻層。在第3圖繪示的實施例中，對準多個導電墊110的多個遮罩120的每一個部分在方向x上的寬度是小於導電墊110在方向x上的寬度W1。

請參照第4圖。在第4圖繪示的中間流程中，通過被圖案化的遮罩120執行選擇性蝕刻製程EP，以形成對準多個導電墊110的多個實心柱下電極板130。在第4圖繪示的實施例中，選擇性蝕刻製程EP是沿方向y由上而下蝕刻下電極金屬層115，由於蝕刻的強度是由上而下遞減，這使得形成的多個實心柱下電極板130分別具有上窄下寬的形狀。換言之，如第4圖所示，在方向y上，實心柱下電極板130具有相對的頂面130T與底面130B。實心柱下電極板130的底面130B在方向x上具有寬度W2。實心柱下電極板130的頂面130T在方向x上具有寬度W3。實心柱下電極板130的頂面130T的寬度W3小於實心柱下電極板130的底面130B的寬度W2。

如第4圖所示，下電極板130的頂面的寬度W3與被圖案化後的遮罩120的部分在方向x上具有相同的寬度W3。

在第4圖繪示的實施例中，實心柱下電極板130的底面130B的寬度W2是大致等於導電墊110的寬度W1。在本揭露的一或多個實施方式中，實心柱下電極板130的底面130B的寬度W2是小於等於導電墊110的寬度W1，以避免相鄰的實心柱下電極板130之間彼此非預期的接觸。在一些實施方式中，實心柱下電極板130可以大於導電墊110，但多個實心柱下電極板130之間仍必需保留適當的間隙，避免後續形成的結構之間非預期的接觸。

如第4圖所示，在本實施方式中，實心柱下電極板130的底面130B是直接接觸導電墊110。在本揭露的一或多個實施方式中，實心柱下電極板130的底面130B可以完全或不完全地覆蓋導電墊110的頂面。在實心柱下電極板130不完全地覆蓋導電墊110的頂面的實施例中，對應到在方向x上實心柱下電極板130底面的寬度W2小於導電墊110的寬度W1。由於實心柱下電極板130是通過執行選擇性蝕刻製程EP來形成，當形成的實心柱下電極板130設計為不完全地覆蓋導電墊110的頂面時，導電墊110將會暴露於實心柱下電極板130底面130B的側邊，導致選擇性蝕刻製程EP也可能對導電墊110進行蝕刻。在本揭露的一或多個實施方式中，可以通過選擇導電墊110與實心柱下電極板130的材料為不同材料，以及選擇性蝕刻製程EP選用使得實心柱下電極板130的材料與導電墊110的材料具有高蝕刻選擇比的蝕刻劑，使得在蝕刻下電極金屬層115形成實心柱下電極板130時，能夠儘可能減少蝕刻製程EP對導電墊110的蝕刻量，避免導電墊110損壞。

請參照第8圖。接續流程202，在流程203，在下電極板130上形成介電層140。

請參照第5圖繪示的中間流程剖面示意圖。介電層140形成在連接下電極板130之相對底面130B與頂面130T之間的側壁130SW上。介電層140橫向圍繞實心柱下電極板130。圖案化的遮罩120被移除。在本揭露的一或多個實施方式中，介電層140為高介電常數介電材料(high-k dielectric material)。舉例而言但不以此為限，在一些實施方式中，高介電常數介電層140可包括金屬氧化物或金屬氮化物，例如二氧化矽、氮化矽與/或二氧化鉿。

在一些實施方式中，介電層140可以通過沉積製程形成在實心柱下電極板130上。舉例而言但不以此為限，在本揭露的一或多個實施方式中，於流程202實心柱下電極板130形成之後，在流程203，可以共形地沉積介電層140於實心柱下電極板130與介電層105暴露的頂面105T之上，使得實心柱下電極板130的頂面130T與側壁130SW以及介電層105的頂面105T都被介電層140所覆蓋。在一些實施方式中，在實心柱下電極板130之底面130B的寬度小於導電墊110的寬度W1的實施例中，頂面105T上暴露的導電墊110也會被介電層140所覆蓋。在共形地形成介電層140覆蓋實心柱下電極板130與介電層105之後，可以對介電層140進行蝕刻(例如垂直方向的蝕刻速度大於水平方向的蝕刻速度之非等向性蝕刻)，使得介電層140僅保留在實心柱下電極板130的側壁130SW上的部分，如第5圖所示。

在一些實施方式中，於共形地沉積介電層140於實心柱下電極板130與介電層105之上後，也可以先不對介電層140進行蝕刻，如第9圖所示，具體請見後續的說明。

請參照第8圖。在流程204，在介電層140上形成上電極板150，以形成多個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3。

在第6圖繪示的中間流程剖面示意圖中，上電極板150形成於介電層140之上，並且上電極板150是環繞介電層140與實心柱下電極板130。在本揭露的一或多個實施方式中，上電極板150的材料可包括相同或不同於下電極板130的導電材料。在一些實施方式中，上電極板150的材料可包括相同或不同於導電墊110的導電材料。在本揭露的一些實施方式中，舉例而言但不以此為限，上電極板150的材料可包括氮化鈦或氮化鈦矽。

在本揭露的一或多個實施方式中，舉例而言但不以此為限，上電極板150可以通過沉積製程形成於介電層140之上。舉例而言但不以為限，在流程203介電層140形成於實心柱下電極板130的側壁130SW之上後，於流程204，可以共形地沉積用於形成上電極板150的上電極金屬層覆蓋介電層105的頂面105T、介電層140以及實心柱下電極板130的頂面130T。隨後，可以對上電極金屬層進行蝕刻(例如垂直方向的蝕刻速度大於水平方向的蝕刻速度之非等向性蝕刻)，使得上電極金屬層僅保留在傾斜的介電層140上，而做為上電極板150如第6圖所示。

如此一來，一組實心柱下電極板130、圍繞實心柱下電極板130的介電層140以及上電極板150能夠形成柱狀電容器。在第6圖繪示的實施方式中，柱狀電容器C1、柱狀電容器C2與柱狀電容器C3形成在介電層105的頂面105T上，並且柱狀電容器C1、柱狀電容器C2與柱狀電容器C3在頂面105T上沿方向x排列。對於柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的其中一者來說，實心柱下電極板130可以作為電容的下電極，上電極板150能夠作為電容的上電極，介電層140設置於下電極與上電極之間而分開上電極與下電極。如此，上電極與下電極能夠儲存電荷作為電容器。高介電常數的介電層140能夠增加柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的電容值。

請同時參照第5圖與第6圖。在第6圖中，實心柱下電極板130、介電層140與上電極板150的底面在介電層105的頂面105T上是共平面。在第5圖中，於形成介電層140於實心柱下電極板130上之後，介電層140的厚度與實心柱下電極板130之底面130B在方向x上的寬度W2合計具有寬度W4，介電層140的厚度與實心柱下電極板130之底面130B的寬度W4在方向x上合計的寬度W4大於導電墊110的寬度W1。在本揭露的一或多個實施方式中，介電層140與實心柱下電極板130的底面130B在方向x上合計的寬度W4是大於等於導電墊110的寬度W1，使得在第6圖中上電極板150的底面能夠超出導電墊110的頂面，避免上電極板150與實心柱下電極板130同時接觸到導電墊110。

如第6圖所示，在本揭露的一或多個實施方式中，每一個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的底面在方向x上具有寬度W5，寬度W2大於導電墊110的寬度W1。每一個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的頂部在方向x上具有寬度W6，寬度W6小於寬度W5，這使得每一個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3都具有上窄下寬的形狀。上窄下寬的形狀能夠使得柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的結構強度增加。當柱狀電容器C1、柱狀電容器C2與柱狀電容器C3形成在關鍵尺寸小的半導體裝置時，上窄下寬的形狀能夠確保柱狀電容器C1、柱狀電容器C2與柱狀電容器C3具有足夠的結構強度，避免柱狀電容器C1、柱狀電容器C2與柱狀電容器C3發生非預期的傾倒而與相鄰的柱狀電容器發生短路。

請參照第7圖與第8圖。如第7圖繪示的中間流程示意剖面圖所示，在方法200的流程205，在多個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3之間形成中間介電層160。中間介電層160填充於柱狀電容器C1、柱狀電容器C2與柱狀電容器C3之間的間隙，從而實質側向地圍繞柱狀電容器C1、柱狀電容器C2與柱狀電容器C3。

在本揭露的一或多個實施方式中，在方向y上柱狀電容器C1、柱狀電容器C2與柱狀電容器C3都是上窄下寬的形狀，這使得在第7圖繪示的剖面上，在柱狀電容器C1、柱狀電容器C2與柱狀電容器C3之間的中間介電層160的形狀為梯形。如第7圖所示，在柱狀電容器C2與柱狀電容器C3之間的中間介電層160形狀為梯形且具有寬度W7的底邊以及寬度W8的頂邊。具有寬度W7的底邊與柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的底面齊平。寬度W8的頂邊與柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的頂面齊平，並且寬度W8的頂邊在方向y上相對於寬度W7的底邊，寬度W7小於寬度W8。換言之，在第7圖繪示的剖面上，在最鄰近的二個柱狀電容器(例如柱狀電容器C2與柱狀電容器C3)之間的中間介電層160為上寬下窄的梯形。寬度W7也對應到相鄰的柱狀電容器(例如柱狀電容器C2與柱狀電容器C3)之間的間距。在一些實施方式中，柱狀電容器C1、柱狀電容器C2與柱狀電容器C3彼此是以等間距排列。

在本揭露的一或多個實施方式中，形成的柱狀電容器C1、柱狀電容器C2與柱狀電容器C3能夠通過相對應的導電墊110與基板101內的半導體元件連接。舉例而言，導電墊110可以分別連接至位於基板101內的電晶體，多個電晶體與多個柱狀電容器C1、柱狀電容器C2與柱狀電容器C3可形成多個用於DRAM裝置的1-電晶體-1-電容(1T1C)記憶單元。

在本揭露的一或多個實施方式中，為了避免非預期的寄生電容效應，中間介電層160可選用低介電常數的介電材料來形成。換言之，在本揭露的一些實施方式中，中間介電層160的介電常數可小於介電層140的介電常數。舉例而言但不以此為限，在本揭露的一或多個實施方式中，中間介電層160可包括多晶矽。在本揭露的一或多個實施方式中，中間介電層160可以通過沉積製程形成介電層105的頂面105T、柱狀電容器C1、柱狀電容器C2與柱狀電容器C3上。

在本揭露的一些實施方式中，於中間介電層160形成之後，可以執行進一步的拋光或平坦化製程(例如但不限於化學平坦化製程)，使得實心柱下電極板130、介電層140、上電極板150與中間介電層160的頂面是共平面。換言之，經過執行進一步的拋光或平坦化製程，使得中間介電層160、柱狀電容器C1、柱狀電容器C2與柱狀電容器C3的頂面彼此是共平面。

請參照第9圖。第9圖根據本揭露的一或多個實施方式繪示半導體結構100’的剖面示意圖。

第9圖的半導體結構100’與第7圖的半導體結構100不同的地方在於半導體結構100’進一步包括在介電層105的頂面105T上沿方向x延伸的介電層141。在第9圖繪示的剖面上，半導體結構100’ 的介電層140與介電層141在柱狀電容器C1’、柱狀電容器C2’與柱狀電容器C3’的相鄰二者之間形成U形。介電層141與介電層140可以認為是相同的一層介電層，換言之，介電層141與介電層140可以是在同一道半導體沉積製程共形地形成在實心柱下電極板130與介電層105的頂面105T上，為了方便說明的目的而標示為不同區塊，而不應以此過度限制本揭露。

半導體結構100’可以通過第8圖繪示的方法200來形成。相似於形成半導體結構100的流程203，請參照第9圖，對於半導體結構100’，共形地沉積高介電常數的介電層於實心柱下電極板130的頂面130T上與側壁130SW以及介電層105的頂面105T上，但不進行進一步蝕刻。隨後，用以作為上電極板150的上電極金屬層形成在共形地覆蓋實心柱下電極板130與高介電常數的介電層上，並且上電極金屬層將對應不同實心柱下電極板130被蝕刻為僅單獨圍繞多個實心柱下電極板130其中一者的上電極板150。在上電極板150形成之後，形成中間介電層160於高介電常數的介電層上並填充上電極板150之間的間隙。隨後，執行拋光製程或平坦化製程以形成實心柱下電極板130暴露的頂面130T。實心柱下電極板130暴露的頂面130T上的高介電常數的介電層在拋光製程或平坦化製程中被移除。

如此一來，如第9圖所示，高介電常數的介電層只保留在實心柱下電極板130的側壁130SW上的介電層140與在介電層105上沿方向x延伸的介電層141。實心柱下電極板130與上電極板150通過介電層140分隔開來。多組實心柱下電極板130、圍繞實心柱下電極板130的介電層140以及圍繞介電層140的上電極板150形成柱狀電容器C1’、柱狀電容器C2’與柱狀電容器C3’。不同柱狀電容器C1’、柱狀電容器C2’與柱狀電容器C3’的介電層140彼此通過在介電層105上沿方向x延伸的介電層141相連在一起。換言之，柱狀電容器C1’、柱狀電容器C2’與柱狀電容器C3’可以認為是共用相同一層的介電層140與介電層141。在第9圖繪示的剖面上，在方向x上最鄰近的二個實心柱下電極板130之間的介電層140與介電層141彼此相連在一起而形成U形。

如第9圖所示，導電墊110在方向x上具有寬度W1，實心柱下電極板130的底面130B在方向x上具有寬度W2。在第9圖繪示的實施例中，導電墊110的寬度W1等於實心柱下電極板130的寬度W2。在本揭露的一或多個實施方式中，實心柱下電極板130的寬度W2是小於等於導電墊110的寬度W1。在實心柱下電極板130的寬度W2小於導電墊110的寬度W1的實施例中，由於介電層141是延伸於二個相鄰的實心柱下電極板130之間，因此都能夠確保作為下電極的實心柱下電極板130與作為上電極的上電極板150彼此能夠分隔開來，形成柱狀電容器。

在第9圖繪示的實施例中，由於實心柱下電極板130在方向y上具有上窄下寬的形狀，因此能夠具有一定程度的結構。由於介電層141能夠覆蓋住實心柱下電極板130未能覆蓋到的導電墊110，因此能夠縮小實心柱下電極板130之底面130B的寬度W2，有利於減少整體結構的關鍵尺寸。

綜上所述，在本揭露的一或多個實施方式中，能通過先形成下電極金屬層並進行蝕刻來形成電容器的下電極板，並且在對下電極金屬層進行蝕刻之後才填入電容器的介電層與上電極板，從而能夠形成上窄下寬形狀的電容器。上窄下寬的電容器形狀能夠增加電容器的結構穩定性，避免電容傾倒的問題發生。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

對本領域技術人員來說顯而易見的是，在不脫離本公開的範圍或精神的情況下，可以對本揭露的實施例的結構進行各種修改和變化。鑑於前述，本揭露旨在涵蓋本發明的修改和變化，只要它們落入所附的保護範圍內。

100,100’ : 半導體結構 101 : 基板 105 : 介電層 105T : 頂面 110 : 導電墊 115 : 下電極金屬層 120 : 遮罩 130 : 下電極板 130B : 底面 130T : 頂面 130SW : 側壁 140 : 介電層 141 : 介電層 150 : 上電極板 160 : 中間介電層 200 : 方法 201~205 : 流程 C1,C2,C3 : 電容器 C1’,C2’,C3’ : 電容器 EP : 蝕刻製程 W1,W2,W3,W4,W5,W6,W7,W8 : 寬度 x,y : 方向

本揭露的優點與圖式，應由接下來列舉的實施方式，並參考附圖，以獲得更好的理解。這些圖式的說明僅僅是列舉的實施方式，因此不該認為是限制了個別實施方式，或是限制了發明申請專利範圍的範圍。第1圖至第7圖本揭露的一或多個實施方式繪示製造半導體結構之方法的多個流程的多個中間剖面示意圖；第8圖根據本揭露的一或多個實施方式繪示製造半導體結構的方法的流程圖；以及第9圖根據本揭露的一或多個實施方式繪示半導體結構的剖面示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100 : 半導體結構 101 : 基板 105 : 介電層 105T : 頂面 110 : 導電墊 130 : 下電極板 140 : 介電層 150 : 上電極板 160 : 中間介電層 C1,C2,C3 : 電容器 W7,W8 : 寬度 x,y : 方向

Claims

一種半導體結構，包括：一基板，包括一第一導電墊與一第二導電墊；一第一實心柱下電極，位於該第一導電墊上；一第二實心柱下電極，位於該第二導電墊上；一介電層，位於該第一實心柱下電極的一側壁上與該第二實心柱下電極的一側壁上，其中該介電層包括在該第一實心柱下電極的該側壁上的一第一部分、在該第二實心柱下電極的該側壁上的一第二部分以及在該基板的一頂面上且位於該第一實心柱下電極與該第二實心柱下電極之間的一第三部分，該介電層的該第一部分、該第二部分與該第三部分相連在一起；一第一上電極，位於在該第一實心柱下電極之該側壁上的該介電層的該第一部分之上；以及一第二上電極，位於在該第二實心柱下電極之該側壁上的該介電層的該第二部分之上。
如請求項1所述之半導體結構，其中該介電層間隔於該第一上電極與該基板之間。
如請求項1所述之半導體結構，其中該介電層間隔於該第二上電極與該基板之間。
如請求項1所述之半導體結構，進一步包括：一中間介電層，位於該第一上電極與該第二上電極之間，其中該介電層位於該中間介電層與該基板之間。
如請求項4所述之半導體結構，其中該中間介電層在該第一實心柱下電極與該第二實心柱下電極之間的一剖面上具有一梯形，該梯形齊平該介電層之一頂面的一底邊大於該梯形相對該底邊的一頂邊。
如請求項4所述之半導體結構，其中該中間介電層的一底面齊平於該第一上電極的一底面。
如請求項1所述之半導體結構，其中該第一實心柱下電極在該第一導電墊上的一底面具有一第一寬度，該第一實心柱下電極相對該底面的一頂面具有一第二寬度，該第一寬度大於該第二寬度。
如請求項1所述之半導體結構，其中該第一實心柱下電極之一底面的一寬度與該介電層的一厚度的一合計寬度大於該第一導電墊的一寬度。
如請求項1所述之半導體結構，其中該第一實心柱下電極的一材料不同於該導電墊的一材料。
如請求項1所述之半導體結構，其中該介電層從該第一導電墊延伸至該第二導電墊。