TWI528461B - 半導體製程 - Google Patents
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Description
本發明係關於一種半導體製程，且特別係關於一種形成二層蓋層於閘極結構上的半導體製程。
隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種鰭狀場效電晶體元件(Fin-shaped field effect transistor,FinFET)。鰭狀場效電晶體元件包含以下幾項優點。首先，鰭狀場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。
一般而言，鰭狀場效電晶體元件包含了堆疊於基底上之鰭狀結構、閘極結構與蓋層，以及位於閘極結構側邊的間隙壁。形成鰭狀場效電晶體元件之製程中，形成間隙壁的方法是先全面覆蓋一層間隙壁材料，再蝕刻出位於閘極結構側邊的間隙壁。如何控制閘極結構和蓋層相對間隙壁的高度，將影響鰭狀場效電晶體元件的電性品質。舉例來說，當間隙壁的高度低於閘極結構的厚度而致使閘極結構露出時，閘極結構(一般以多晶矽或金屬組成)可能會於後續製程中產生多晶矽凸塊(poly-bump)或漏電等問題。或者，當間隙壁高於蓋層之高度時，可能增加後續製程時間及製程成本，或致使後續製程困難。然而，在蝕刻間隙壁材料以形成間隙壁時，位於鰭狀結構之間的基底上的間隙壁材料難以蝕刻乾淨，這將造成後續進行磊晶、金屬矽化物或接觸插塞等製程的困難度，如欲完全移除而延長蝕刻時間，則易產生間隙壁過蝕刻的問題，而導致閘極結構露出等問題。
本發明提出一種半導體製程，其形成二層蓋層於閘極結構上，當後續沉積間隙壁材料並蝕刻之以於閘極結構側邊形成間隙壁時，可完全清除鰭狀結構之間的間隙壁材料，又不會過度蝕刻間隙壁而露出閘極結構。
本發明提出一種半導體製程，包含有下述步驟。首先，形成一鰭狀結構於一基底上。接著，形成一閘極結構以及一蓋層，其中閘極結構跨設部分鰭狀結構以及部分該基底，蓋層於閘極結構上，且蓋層包含一第一蓋層於閘極結構上以及一第二蓋層於第一蓋層上。接續，形成一間隙壁材料全面覆蓋於第二蓋層、鰭狀結構以及基底。然後，蝕刻間隙壁材料，暴露出第二蓋層之側壁，並形成一間隙壁於閘極結構側邊。而後，移除第二蓋層。
基於上述，本發明提出一種半導體製程，其形成二層蓋層於閘極結構上。如此一來，在形成二層蓋層之後，沉積並蝕刻間隙壁材料，以於閘極結構側邊形成間隙壁時，可完全清除鰭狀結構之間的間隙壁材料，但又不會過度蝕刻間隙壁，進而可防止閘極結構露出，因而可避免產生多晶矽凸塊(poly-bump)或漏電等問題，而降低了所形成之半導體結構之電性品質。
第1-9圖繪示本發明第一實施例之半導體製程之立體圖。第10圖繪示本發明第二實施例之半導體製程之立體圖。如第1圖所示，形成一鰭狀結構112於一基底110上。詳細而言，基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成鰭狀結構112的方法可包含：提供一塊狀底材(未繪示)，在其上形成硬遮罩層(未繪示)，並將其圖案化以定義出其下之塊狀底材中欲對應形成之鰭狀結構112的位置。接著，進行一蝕刻製程，於塊狀底材(未繪示)中形成鰭狀結構112。如此，完成鰭狀結構112於基底110上之製作。在一實施例中，形成鰭狀結構112後即移除硬遮罩層(未繪示)，可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構112與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)，由於保留了硬遮罩層(未繪示)，鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。
此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。另外，為能清晰揭示本發明，本實施例之鰭狀結構112僅繪示二個，但本發明所能應用之鰭狀結構112亦可為一個或複數個。隨後再於各鰭狀結構112之間形成淺溝渠隔離(shallow trench isolation,STI)結構114。
如第2圖所示，形成一閘極結構120跨設部分鰭狀結構112與部分基底110。閘極結構120可包含一緩衝層(未繪示)、一介電層122以及一閘極層124。而閘極結構120上另具有一蓋層130，用來當作蝕刻製程的硬遮罩，此蓋層130係為一堆疊的蓋層結構，其包含一第一蓋層132於閘極結構120上以及一第二蓋層134於第一蓋層132上。舉例而言，可先全面且依序覆蓋緩衝層材料(未繪示)、介電層材料(未繪示)、閘極層材料(未繪示)、第一蓋層材料(未繪示)以及第二蓋層材料(未繪示)。接著，例如以蝕刻暨微影製程，圖案化第二蓋層材料(未繪示)、第一蓋層材料(未繪示)、閘極層材料(未繪示)、介電層材料(未繪示)以及緩衝層材料(未繪示)，而形成堆疊的緩衝層(未繪示)、介電層122、閘極層124、第一蓋層132以及第二蓋層134。
緩衝層(未繪示)可例如為一氧化層；介電層122例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，介電層122係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。在本實施例中，閘極層124為一多晶矽的犧牲閘極層，其將於後續製程中被金屬閘極所取代，但在其他實施例中，閘極層124可為一多晶矽層或一金屬層等。在本實施例中，第一蓋層132為一氮化層，而第二蓋層134為一氧化層，但本發明不以此為限。在一較佳的實施態樣中，第一蓋層132以及第二蓋層134具有不同的蝕刻選擇比，亦即對於一蝕刻製程而言，兩者具有不同的蝕刻速率。如此一來，當於後續製程中移除第二蓋層134時，可完整地保留第一蓋層132而不致因過蝕刻而造成第一蓋層132受損傷的問題。
如第3圖所示，毯覆式形成一間隙壁材料140’全面覆蓋第二蓋層134、鰭狀結構112以及基底110。間隙壁材料140’例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。
以下分別提出第一實施例，如第4-6圖所示；或者第二實施例，如第10圖所示。此二實施態樣係取決於第二蓋層134以及間隙壁材料140’之蝕刻選擇比，與第二蓋層134以及突出於淺溝渠隔離結構114之部分鰭狀結構112a之相對厚度。
如第4圖所示，蝕刻間隙壁材料140’，以於閘極結構120側邊的部分基底110上形成間隙壁140，而基本上，鰭狀結構112側邊不會形成間隙壁140。更進一步而言，在本實施例中，間隙壁140的高度H較佳大於(包含等於)閘極結構120的厚度h1，但小於(包含等於)閘極結構120加第一蓋層132的厚度h1+h2，亦即間隙壁140的頂端位於第一蓋層132之側壁，並使第二蓋層134之側壁完全被裸露出來。如此，可防止閘極結構120露出，且於後續製程中移除第二蓋層134時，不會有間隙壁140突出於第一蓋層132之頂面S1的問題。具體實施而言，本實施例可藉由調整第二蓋層134的厚度與選擇第二蓋層134以及間隙壁材料140’具有適當的蝕刻選擇比來控制間隙壁140的高度H。例如，當第二蓋層134以及突出於淺溝渠隔離結構114之部分鰭狀結構112a之厚度相同時，可選擇第二蓋層134之蝕刻率小於間隙壁材料140’之蝕刻率的材質，如此一來由於間隙壁材料140’蝕刻速率較快，因此可產生如第4圖所示，形成間隙壁140時第二蓋層134仍有殘留且第二蓋層134之側壁完全暴露出的結構，且此時已完全清除間隙壁140以外之鰭狀結構112之間的間隙壁材料140’。另外，當第二蓋層134的蝕刻率等於間隙壁材料140’之蝕刻率時，則可設置為第二蓋層134的厚度大於突出於淺溝渠隔離結構114之部分鰭狀結構112a的厚度。如此一來，當形成間隙壁140時第二蓋層134仍有殘留，又第二蓋層134之側壁已完全暴露出的結構，且完全清除間隙壁140以外之鰭狀結構112之間的間隙壁材料140’。當然，亦可選擇具有不同蝕刻選擇比之第二蓋層134以及間隙壁材料140’，以及具有不同厚度的第二蓋層134以及突出於淺溝渠隔離結構114之部分鰭狀結構112a，視製程及實際結構需求而定。此外，由於間隙壁材料140’係以氮化矽或氧化矽等材質所組成之單層或多層複合結構，故間隙壁140可例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。
接著，如第5-6圖所示，移除第一蓋層132上之第二蓋層134。詳細而言，如第5圖所示，形成一光阻P覆蓋鰭狀結構112以及基底110，且露出第二蓋層134。接續，如第6圖所示，移除第二蓋層134。然後，再移除光阻P。
在本實施例中，根據適當蝕刻選擇比及相對厚度之參數調整，可良好控制間隙壁140的高度H，但在其他實施例或因製程變異所致，間隙壁140若突出於第一蓋層132之頂面S1，則可在移除第二蓋層134後，於後續製程中以平坦化製程或其他製程再移除突出於第一蓋層132之頂面S1之部分的間隙壁140。
本實施例係先形成間隙壁140，然後再完全移除第二蓋層134。下一實施例則在形成間隙壁140的同時一併完全移除第二蓋層134。
如第10圖所示，在蝕刻間隙壁材料140’而形成間隙壁140時，一併完全移除第二蓋層134。詳細而言，當第二蓋層134的蝕刻率等於間隙壁材料140’之蝕刻率時，可設置為第二蓋層134的厚度等於突出於淺溝渠隔離結構114之部分鰭狀結構112a的厚度，如此一來，當形成間隙壁140時第二蓋層134可一併清除，且完全清除間隙壁140以外之鰭狀結構112之間的間隙壁材料140’。或者，可藉由調整第二蓋層134以及間隙壁材料140’之蝕刻率，以及第二蓋層134以及突出於淺溝渠隔離結構114之部分鰭狀結構112a的厚度，俾使形成間隙壁140的同時一併移除第二蓋層134，並完全清除間隙壁140以外之鰭狀結構112之間的間隙壁材料140’。當然，在本實施例中，較佳亦為考量最終形成之間隙壁140的高度H大於閘極結構120的厚度h1，但小於閘極結構120加第一蓋層132的厚度h1+h2。如此，可防止閘極結構120露出，且不會有間隙壁140突出於第一蓋層132之頂面S1的問題。
根據上述二實施例，在此強調，蝕刻間隙壁材料140’而形成間隙壁140時，所形成之間隙壁140之高度較佳大於(包含等於)閘極結構120的厚度h1，方可避免閘極結構120露出；又間隙壁140之高度較佳係低於(包含等於)第一蓋層132的頂面S1，以避免在後續製程中移除第二蓋層134後，間隙壁(未繪示)突出於第一蓋層132，而導致後續製程時間及成本增加或製程困難。再者，當形成間隙壁140時，間隙壁140以外之間隙壁材料140’需完全移除。然習知技術在形成間隙壁140後，鰭狀結構112之間的基底110上之間隙壁材料140’仍有殘留，雖過蝕刻可清除間隙壁材料140’，但卻會造成間隙壁140過蝕刻，而露出閘極結構120。因此，本發明係以形成第一蓋層132以及第二蓋層134的方法，以解決此問題。
如第4-6圖所示(或如第10圖)所示，形成間隙壁140之後，再如第7圖所示，先選擇性地形成一磊晶結構152於鰭狀結構112上。在其他實施例中，磊晶結構152亦可形成於鰭狀結構112中。在本實施例中，係先移除第二蓋層134再形成磊晶結構152，但在另一實施例中，亦可先形成磊晶結構152再移除第二蓋層134，視製程及所需情況而定。接著，例如以斜角離子佈植製程形成一源/汲極區154於間隙壁140側邊的鰭狀結構112中。本發明係先移除第二蓋層134後再形成一源/汲極區154，如此可使斜角離子佈植製程充分進行於鰭狀結構112的頂部與側壁，而於鰭狀結構112內完整地形成源/汲極區154，但本發明不以此為限。在本實施例中，源/汲極區154係完全包含於磊晶結構152中，但在其他實施例中，磊晶結構152亦可完全包含於源/汲極區154中，或者，磊晶結構152以及源/汲極區154中僅有部分重疊。
接著，選擇性於源/汲極區154上形成金屬矽化物(未繪示)，再全面覆蓋一接觸蝕刻停止(CESL)層(未繪示)與一層間介電層(未繪示)於鰭狀結構112、基底110以及第一蓋層132上，再進行例如一化學機械研磨製程以平坦化層間介電層(未繪示)，並可於平坦化時一併移除第一蓋層132，而形成一層間介電層160並露出閘極層124。
如第8-9圖所示，進行一金屬閘極取代製程，以將閘極層124置換為金屬閘極170。詳細而言，如第8圖所示，例如先以蝕刻製程去除閘極層124而蝕刻出一凹槽R。本實施例係以前置高介電常數介電層之後閘極(Gate Last for High-K First)製程為例，因此蝕刻凹槽R後會暴露出介電層122。但在其他實施例中，如為後置高介電常數介電層之後閘極(Gate Last for High-K Last)製程，則介電層122亦會被蝕刻掉而暴露出緩衝層(未繪示)，但本發明不以此為限，而且本發明亦可應用在前置緩衝層後置高介電常數介電層之後閘極(Gate Last for High-K Last,Buffer Layer First)製程或後置緩衝層後置高介電常數介電層之後閘極(Gate Last for High-K Last,Buffer Layer Last)製程等。
如第9圖所示，先選擇性地形成一阻障層(未繪示)順應地覆蓋凹槽R，其中阻障層(未繪示)可由鈦、氮化鈦、鉭、氮化鉭等材料所形成之單層或多層結構，以避免後續形成於其上之金屬原子擴散。接續，依序形成一功函數金屬層(未繪示)以及一低電阻率材料(未繪示)於阻障層(未繪示)上，並將低電阻率材料(未繪示)、功函數金屬層(未繪示)、阻障層(未繪示)平坦化而於凹槽R中形成一阻障層(未繪示)、一功函數金屬層172以及一低電阻率材料174，形成所需之鰭狀場效電晶體元件。功函數金屬層172係為一滿足電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride，TiAlN)等。再者，此功函數金屬層170可例如為一氮化鈦金屬層，適於形成一PMOS電晶體(功函數約介於4.8 eV與5.2 eV之間)。當然，功函數金屬層亦可例如為一鋁化鈦金屬層，適於形成一NMOS電晶體(功函數約介於3.9 eV與4.3 eV之間)。低電阻率材料174可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料174所構成。
綜上所述，本發明提出一種半導體製程，其形成堆疊之第一蓋層以及第二層蓋層於閘極結構上。如此一來，在後續沉積並蝕刻間隙壁材料，以於閘極結構側邊形成間隙壁時，可完全清除鰭狀結構之間的間隙壁材料，但又不會過度蝕刻間隙壁，進而可防止閘極結構露出，避免產生多晶矽凸塊(poly-bump)或漏電等問題而降低了所形成之半導體結構之電性品質。具體而言，可藉由調整第二蓋層以及間隙壁材料之蝕刻選擇比，或者/以及第二蓋層以及突出於淺溝渠隔離結構之部分鰭狀結構之相對厚度，俾達到前述之目的。而其製程步驟可例如，方法一：蝕刻間隙壁材料形成間隙壁，而露出第二蓋層後，再移除第二蓋層。方法二：在蝕刻間隙壁材料而形成間隙壁時，一併完全移除第二蓋層。此外，第一蓋層以及第二層蓋層較佳具有不同之蝕刻選擇比，亦即對於一蝕刻製程而言，兩者具有不同的蝕刻速率。如此，當於後續移除第二蓋層時，可完整地保留第一蓋層，而不致因過蝕刻而造成第一蓋層受損傷的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110．．．基底
112．．．鰭狀結構
112a．．．部分鰭狀結構
114．．．淺溝渠隔離結構
120．．．閘極結構
122．．．介電層
124．．．閘極層
130．．．蓋層
132．．．第一蓋層
134．．．第二蓋層
140．．．間隙壁
140’．．．間隙壁材料
152．．．磊晶結構
154．．．源/汲極區
160．．．層間介電層
170．．．金屬閘極
172．．．功函數金屬層
174．．．低電阻率材料
H．．．高度
h1、h1+h2．．．厚度
P．．．光阻
R．．．凹槽
S1．．．頂面
第1-9圖繪示本發明第一實施例之半導體製程之立體圖。
第10圖繪示本發明第二實施例之半導體製程之立體圖。
110．．．基底
112．．．鰭狀結構
112a．．．部分鰭狀結構
114．．．淺溝渠隔離結構
120．．．閘極結構
122．．．介電層
124．．．閘極層
130．．．蓋層
132．．．第一蓋層
134．．．第二蓋層
140．．．間隙壁
H．．．高度
h1、h1+h2．．．厚度
S1．．．頂面
Claims (19)
- 一種半導體製程，包含有：形成一鰭狀結構於一基底上；形成一閘極結構以及一蓋層，其中該閘極結構跨設部分該鰭狀結構以及部分該基底，該蓋層於該閘極結構上，且該蓋層包含一第一蓋層於該閘極結構上以及一第二蓋層於該第一蓋層上；形成一間隙壁材料全面覆蓋該第二蓋層、該鰭狀結構以及該基底；蝕刻該間隙壁材料，暴露出該第二蓋層之全部的側壁，以形成一間隙壁於該閘極結構側邊並覆蓋該第一蓋層的部分側壁；以及移除該第二蓋層。
- 如申請專利範圍第1項所述之半導體製程，其中該第一蓋層以及該第二蓋層具有不同的蝕刻選擇比。
- 如申請專利範圍第2項所述之半導體製程，其中該第一蓋層包含一氮化層，而該第二蓋層包含一氧化層。
- 如申請專利範圍第1項所述之半導體製程，其中該第二蓋層以及該間隙壁材料具有不同的蝕刻選擇比。
- 如申請專利範圍第4項所述之半導體製程，其中該間隙壁材料包含一氮化層，而該第二蓋層包含一氧化層。
- 如申請專利範圍第1項所述之半導體製程，其中在蝕刻該間隙壁材料之後，才完全移除該第二蓋層。
- 如申請專利範圍第1項所述之半導體製程，其中在蝕刻該間隙壁材料時一併完全移除該第二蓋層。
- 如申請專利範圍第1項所述之半導體製程，其中該第二蓋層的厚度等於該鰭狀結構的厚度。
- 如申請專利範圍第1項所述之半導體製程，其中該蓋層的厚度大於該鰭狀結構的厚度。
- 如申請專利範圍第1項所述之半導體製程，其中在移除該第二蓋層之後，更包含：形成一源/汲極區於該間隙壁側邊的該鰭狀結構中。
- 如申請專利範圍第10項所述之半導體製程，其中在形成該源/汲極區之前，更包含：形成一磊晶結構於該鰭狀結構上或於該鰭狀結構中。
- 如申請專利範圍第11項所述之半導體製程，其中該磊晶結構係在移除該第二蓋層之後形成。
- 如申請專利範圍第11項所述之半導體製程，其中該磊晶結構係在移除該第二蓋層之前形成。
- 如申請專利範圍第10項所述之半導體製程，其中在形成該源/汲極區之後，更包含：形成一層間介電層全面覆蓋該第一蓋層、該鰭狀結構以及該基底；以及平坦化該層間介電層至一併移除該第一蓋層。
- 如申請專利範圍第14項所述之半導體製程，其中在移除該第一蓋層之後，更包含：進行一金屬閘極取代製程。
- 如申請專利範圍第1項所述之半導體製程，其中在蝕刻該間隙壁材料時，完全移除該間隙壁以外的該間隙壁材料。
- 如申請專利範圍第1項所述之半導體製程，其中蝕刻該間隙壁材料，係完全暴露出該第二蓋層之側壁。
- 如申請專利範圍第1項所述之半導體製程，其中該間隙壁的高度大於該閘極結構的厚度而小於該閘極結構加該第一蓋層的厚度。
- 如申請專利範圍第1項所述之半導體製程，在形成該閘極結構之 前，更包含：形成一淺溝渠隔離結構於該閘極結構以及部分該基底之間。
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| US10002867B2 (en) * | 2016-03-07 | 2018-06-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-type field effect transistor structure and manufacturing method thereof |
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