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TW201642324A - 半導體元件及其製作方法 - Google Patents

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TW201642324A
TW201642324A TW104116614A TW104116614A TW201642324A TW 201642324 A TW201642324 A TW 201642324A TW 104116614 A TW104116614 A TW 104116614A TW 104116614 A TW104116614 A TW 104116614A TW 201642324 A TW201642324 A TW 201642324A
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dielectric layer
forming
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stress
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江懷慈
林勝豪
陳信宇
李皞明
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聯華電子股份有限公司
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Abstract

本發明揭露一種製作半導體元件的方法。首先提供一基底，然後形成一閘極結構於基底上，形成一層間介電層並環繞閘極結構，去除閘極結構以形成一凹槽，形成一包含金屬之應力層於凹槽內，最後形成一功函數金屬層於應力層上。

Description

半導體元件及其製作方法
本發明是關於一種製作鰭狀結構場效電晶體的方法，尤指一種提升鰭狀結構場效電晶體通道區之拉伸應力的方法。
近年來，隨著場效電晶體(field effect transistors, FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
一般而言，習知平面式場效電晶體元件常於閘極結構兩側的源極/汲極區域形成由鍺化矽所構成的磊晶層來提升載子遷移率並增加電晶體的開關速度。但若將此技術帶入鰭狀結構場效電晶體元件時，由於鰭狀結構本身的立體結構特性，現行的磊晶層成長僅能滿足沿著源極/汲極區域方向的應力提升，而無法顧及沿著鰭狀結構高度方向的應力提升。因此如何在現今鰭狀結構場效電晶體的架構下提升載子遷移率即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，然後形成一閘極結構於基底上、形成一層間介電層並環繞閘極結構、去除閘極結構以形成一凹槽、形成一應力層於凹槽內且應力層包含金屬以及形成一功函數金屬層於應力層上。
本發明另一實施例揭露一種製作半導體元件的方法。首先提供一基底，然後形成一閘極結構於基底上，形成一層間介電層於閘極結構上，進行一第一退火製程以及去除閘極結構以形成一凹槽。
本發明又一實施例揭露一種半導體元件，包含一基底以及一閘極結構設於基底上，其中閘極結構另包含一介質層、一應力層設於介質層上且該應力層包含金屬以及一功函數金屬層設於應力層上。
請參照第1圖至第4圖，第1圖至第4圖為本發明較佳實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上可定義有一電晶體區，在本實施例中較佳為一NMOS電晶體區。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離，且部分的鰭狀結構14上另分別設有複數個虛置閘極或閘極結構16。
鰭狀結構14之形成方式可以包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積、化學機械研磨(chemical mechanical polishing, CMP)及回蝕刻製程而形成一環繞鰭狀結構14底部之淺溝隔離(圖未示)。除此之外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積、CMP及回蝕刻製程形成一淺溝隔離以包覆住鰭狀結構14之底部。另外，當基底12為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻基底上之一半導體層，並停止於此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述製作淺溝隔離的步驟。
閘極結構16之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先閘極介電層(high-k first)製程以及後閘極製程之後閘極介電層(high-k last)製程等方式製作完成。以本實施例之後閘極介電層製程為例，可先於鰭狀結構14上形成一較佳包含介質層18與多晶矽材閘極20構成的閘極結構16，然後於閘極結構16側壁形成側壁子24、於側壁子24兩側的鰭狀結構14以及/或基底12中形成一源極/汲極區域26及/或磊晶層以及選擇性於源極/汲極區域26及/或磊晶層的表面形成一金屬矽化物(圖未示)。
請繼續參照第2圖與第3圖，第2圖為接續第1圖之製程示意圖，第3圖則為形成源極/汲極區域26後形成層間介電層32之流程示意圖。如第2圖與第3圖所示，接著於步驟102形成一接觸洞蝕刻停止層30覆蓋閘極結構16，於步驟104利用可流動式化學氣相沉積(flowable chemical vapor deposition, FCVD)製程形成一由氧化矽層36於接觸洞蝕刻停止層30上，於步驟106形成一遮蓋氧化層38於氧化矽層36上，然後於步驟108進行一平坦化製程，例如以CMP等方式去除部分層間介電層32(包括遮蓋氧化層38與氧化層36)及部分接觸洞蝕刻停止層30，藉此暴露出閘極結構16表面並使閘極結構16之多晶矽材閘極20頂部與層間介電層32頂部切齊。之後於步驟110進行一SiCoNi清洗製程去除多餘的原生氧化物，再於步驟112進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide, NH4 OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide, TMAH)等蝕刻溶液來去除閘極結構16中的多晶矽閘極20與介質層18以於層間介電層32中形成一凹槽34。
在本實施例中，層間介電層32可細部包含一氧化層36與一遮蓋氧化層38，且形成接觸洞蝕刻停止層30與層間介電層32的前後又可分別以退火製程提升接觸洞蝕刻停止層30與層間介電層32的拉伸應力。更具體而言，本實施例可於步驟102與步驟104之間進行一退火製程、可於步驟104與步驟106之間進行一退火製程、可於步驟106與步驟108之間進行一退火製程、可於步驟108與步驟110之間進行一退火製程或可於步驟110與步驟112之間進行一退火製程，此五個時間點所進行的退火製程均屬本發明所涵蓋的範圍。依據本發明之較佳實施例，步驟102與步驟104之間所進行的退火製程可用來提升沿著鰭狀結構14寬度方向(即閘極結構16之延伸方向)的拉伸應力，而步驟104與步驟106之間、步驟106與步驟108之間、步驟108與步驟110之間以及步驟110與步驟112之間所進行的退火製程則較佳用來提升沿著鰭狀結構14高度方向的拉伸應力。
值得注意的是，本實施例雖可選擇上述五個時間點所進行退火製程中的其中一者來提升鰭狀結構場效電晶體的拉伸應力，但不侷限於此，又可依據製程需求選擇上述四個時間點的任何兩者、任何三者，任何四者、甚至所有五個時間點等的組合來對接觸洞蝕刻停止層30與層間介電層32進行退火製程，藉此提升整個元件的拉伸應力。依據本發明之較佳實施例，前述各退火製程較佳包含一雷射退火製程，且其溫度較佳介於1000℃至1300℃。
如第4圖所示，接著形成另一介質層40於凹槽34內的鰭狀結構14上，或是若之前的介質層18未於掏空閘極結構16的過程中被去除，可選擇性先去除先前的介質層18，然後再形成另一介質層40於凹槽34內以確保介質層的品質。隨後依序形成一高介電常數介電層42、一應力層44、一功函數金屬層46以及一低阻抗金屬層48於凹槽34內，並搭配進行一平坦化製程，例如以CMP去除部分低阻抗金屬層48、部分功函數金屬層46、部分應力層44以及部分高介電常數介電層42以形成一金屬閘極。
依據本發明之一實施例，沉積應力層44之後可先選擇性沉積一非晶矽層(圖未示)於層間介電層32與應力層44上，然後進行一快速升溫退火製程以重建材料層內的分子結構。接著完全移除非晶矽層後再形成功函數金屬層46於應力層44上，此實施例也屬本發明所涵蓋的範圍。
在本實施例中，應力層44可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，最佳為氮化鈦，且應力層44較佳為一具有壓縮應力之應力層。
高介電常數介電層42可以是一層或多層的結構，其介電常數大致大於20，而本實施例之高介電常數介電層42可包含一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide, HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, AlO)、氧化鑭(lanthanum oxide, La2 O3 )、鋁酸鑭（lanthanum aluminum oxide, LaAlO）、氧化鉭(tantalum oxide, Ta2 O3 )、氧化鋯(zirconium oxide, ZrO2 )、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO)、鋯酸鉿(hafnium zirconium oxide, HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi2 Ta2 O9 , SBT)、鋯鈦酸鉛(lead zirconate titanate , PbZrx Ti1-x O3 , PZT)以及鈦酸鋇鍶(barium strontium titanate, BaxSr1-x TiO3 , BST)等所構成的群組。
在本實施例中，功函數金屬層46較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層46可選用功函數為3.9電子伏特(eV)～4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層46可選用功函數為4.8 eV～5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層46與低阻抗金屬層48之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層48則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由於依據上述金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。
請繼續參照第4圖至第6圖，其中第5圖為本發明半導體元件之立體結構示意圖，第4圖為第5圖中沿著切線AA’之剖面示意圖，第6圖則為第5圖中沿著切線BB’之剖面示意圖。如圖中所示，本發明之半導體元件主要包含一基底12、一鰭狀結構14設於基底12上、一淺溝隔離50環繞鰭狀結構14，一閘極結構16設於基底12上、一側壁子24設於閘極結構16周圍以及一源極/汲極區域26設於側壁子24兩側的鰭狀結構14內。其中閘極結構16包含一介質層40、一高介電常數介電層42設於介質層40上、一應力層44設於高介電常數介電層42上、一功函數金屬層46設於應力層44上以及一低阻抗金屬層48設於功函數金屬層46上。
在本實施例中，高介電常數介電層42、應力層44與功函數金屬層46均較佳為U型。應力層44可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，最佳為氮化鈦，且應力層44較佳為一具有壓縮應力之應力層。
綜上所述，本發明主要揭露一種提升NMOS鰭狀結構場效電晶體於通道區之拉伸應力的方法，且此方法可分別由兩種手段來達成。依據本發明之第一實施例，可選擇於形成接觸洞蝕刻停止層之後但沉積層間介電層之前，沉積層間介電層之後但平坦化層間介電層之前，或平坦化層間介電層之後但掏空虛置閘極結構之前等主要幾個時間點之其中一者或任何組合來進行一退火製程，藉此提升沿著鰭狀結構寬度方向(如第5圖中之寬度方向W)的拉伸應力或沿著鰭狀結構高度方向(如第5圖中之高度方向H)的拉伸應力。依據本發明之第二實施例，可於掏空閘極結構且形成高介電常數介電層後於高介電常數表面形成一由金屬材料所構成的壓縮應力層，並藉此壓縮應力層來提升NMOS電晶體沿著鰭狀結構高度方向H的拉伸應力。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧閘極結構
18‧‧‧介質層
20‧‧‧多晶矽閘極
24‧‧‧側壁子
26‧‧‧源極/汲極區域
30‧‧‧接觸洞蝕刻停止層
32‧‧‧層間介電層
34‧‧‧凹槽
36‧‧‧氧化層
38‧‧‧遮蓋氧化層
40‧‧‧介質層
42‧‧‧高介電常數介電層
44‧‧‧應力層
46‧‧‧功函數金屬層
48‧‧‧低阻抗金屬層
50‧‧‧淺溝隔離
W‧‧‧寬度方向
H‧‧‧高度方向
102~112‧‧‧步驟
第1圖至第4圖為本發明較佳實施例製作一半導體元件之方法示意圖。 第5圖為本發明較佳實施例半導體元件之立體結構示意圖。 第6圖為第5圖中沿著切線BB’之剖面示意圖。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧閘極結構
24‧‧‧側壁子
26‧‧‧源極/汲極區域
30‧‧‧接觸洞蝕刻停止層
32‧‧‧層間介電層
36‧‧‧氧化層
38‧‧‧遮蓋氧化層
40‧‧‧介質層
42‧‧‧高介電常數介電層
44‧‧‧應力層
46‧‧‧功函數金屬層
48‧‧‧低阻抗金屬層

Claims (16)

  1. 一種製作半導體元件的方法，包含：      提供一基底；      形成一閘極結構於該基底上；      形成一層間介電層並環繞該閘極結構；      去除該閘極結構以形成一凹槽；      形成一應力層於該凹槽內，該應力層包含金屬；以及      形成一功函數金屬層於該應力層上。
  2. 如申請專利範圍第1項所述之方法，另包含：      形成一介質層於該凹槽內；      形成一高介電常數介電層於該介質層上；以及      形成該應力層於該高介電常數介電層上。
  3. 如申請專利範圍第1項所述之方法，其中該應力層包含一壓縮應力層。
  4. 如申請專利範圍第1項所述之方法，其中該應力層包含氮化鈦。
  5. 如申請專利範圍第1項所述之方法，另包含形成一低阻抗金屬層於該功函數金屬層上。
  6. 如申請專利範圍第1項所述之方法，其中該半導體元件包含一N型金氧半導體(NMOS)電晶體。
  7. 一種製作半導體元件的方法，包含：      提供一基底；      形成一閘極結構於該基底上；      形成一層間介電層於該閘極結構上；      進行一第一退火製程；以及      去除該閘極結構以形成一凹槽。
  8. 如申請專利範圍第7項所述之方法，另包含於形成該第一退火製程之前進行一平坦化製程去除部分該層間介電層。
  9. 如申請專利範圍第7項所述之方法，另包含於形成該第一退火製程之後進行一平坦化製程去除部分該層間介電層。
  10. 如申請專利範圍第7項所述之方法，另包含：      形成一接觸洞蝕刻停止層於該基底及該閘極結構上；      進行一第二退火製程；      形成該層間介電層於該接觸洞蝕刻停止層上；以及      進行該第一退火製程。
  11. 一種半導體元件，包含：      一基底；      一閘極結構設於該基底上，其中該閘極結構包含：           一介質層；           一應力層設於該介質層上，該應力層包含金屬；以及           一功函數金屬層設於該應力層上。
  12. 如申請專利範圍第11項所述之半導體元件，另包含：      一高介電常數介電層設於該介質層上；以及      該應力層設於該高介電常數介電層上。
  13. 如申請專利範圍第11項所述之半導體元件，其中該應力層包含一壓縮應力層。
  14. 如申請專利範圍第11項所述之半導體元件，其中該應力層包含氮化鈦。
  15. 如申請專利範圍第11項所述之半導體元件，其中該應力層係為U型。
  16. 如申請專利範圍第11項所述之半導體元件，其中該半導體元件包含一N型金氧半導體(NMOS)電晶體。
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