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TWI594332B - 半導體裝置的製作方法 - Google Patents

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TWI594332B
TWI594332B TW102114534A TW102114534A TWI594332B TW I594332 B TWI594332 B TW I594332B TW 102114534 A TW102114534 A TW 102114534A TW 102114534 A TW102114534 A TW 102114534A TW I594332 B TWI594332 B TW I594332B
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蕭文助
庄麗雲
王俊傑
周櫻旻
葛翔翔
王英郎
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台灣積體電路製造股份有限公司
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Description

半導體裝置的製作方法
本發明係有關於半導體製程，且特別是有關於一種半導體裝置的製作方法。
近年來積體電路微縮的趨勢，使得尺寸較小的裝置可在較低功耗下藉由比以往較快的速度提供更佳的功能。然而，先進製程節點的微縮製程也帶來了許多低製程節點中未發現的技術挑戰。
本發明一實施例提供一種半導體裝置的製作方法，此方法包括：於一基板中形成一源極/汲極特徵部件；於源極/汲極特徵部件上形成一含矽層；於含矽層上形成一金屬層；以及由金屬層與含矽層之矽形成一金屬矽化物。
本發明另一實施例提供一種半導體裝置的製作方法，此方法包括：於一基板中形成一隔離特徵部件；於基板中形成一源極/汲極特徵部件，源極/汲極特徵部件包括彼此相對之第一側邊及第二側邊，第一側邊接觸隔離特徵部件，源極/汲極特徵部件在第二側邊之厚度大於在第一側邊之厚度；於源極/汲極特徵部件上形成一矽層，矽層由第二側邊向第一側邊下傾；於矽層上形成一金屬層；以及由金屬層與矽層形成一金屬矽化物層。
本發明又一實施例提供一種半導體裝置的製作方法，此方法包括：於一含矽基板中形成一矽化鍺源極/汲極特徵部件；於基板上形成一應力記憶層，以提供矽化鍺源極/汲極特徵部件一預定應力；移除應力記憶層；於基板上形成一電阻保護氧化層以露出矽化鍺源極/汲極特徵部件；於露出之矽化鍺源極/汲極特徵部件上形成一矽層；於矽層上形成一金屬層；以及由金屬層及矽層形成一金屬矽化物層。
為讓本發明之上述和其他目的、特徵部件、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體裝置
110‧‧‧基板
120‧‧‧閘極堆疊
122‧‧‧閘極介電層
124‧‧‧閘極電極
126‧‧‧襯墊層
128‧‧‧虛設間隙壁
129‧‧‧閘極結構
130‧‧‧隔離特徵部件
140‧‧‧凹部
151、152‧‧‧源/汲極特徵部件
153L、154L‧‧‧源/汲極特徵部件上部
155、156‧‧‧源/汲極特徵部件下部
157‧‧‧第一側邊
159‧‧‧第二側邊
160‧‧‧應力記憶層
170‧‧‧電阻保護氧化層
180‧‧‧含矽層
185‧‧‧金屬層
190‧‧‧金屬矽化物層
200‧‧‧半導體裝置的製作方法
210、220、230、240、250、260、270、280‧‧‧步驟
P‧‧‧管狀缺陷
第1A~1G圖為一系列剖面示意圖，用以說明根據本發明一些實施例之不同製作步驟中的半導體裝置。
第2圖為一流程圖，用以說明根據本發明一些實施例之半導體裝置的製作方法。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。在以下說明中，提出了許多特定細節部分，以充分瞭解本發明。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明能夠在沒有這些特定細節情形下實行。
在圖式中，為了清楚及方便性，而擴大形狀及厚度。圖式及說明中使用相同的標號來表示相同或相似的部件。圖式中的元件及區域為示意之用，其所繪示之相對尺寸或距離並非用以限定本發明範圍。
在一些實施例中，在實施一矽化製程之前，於一源/汲極特徵部件上形成一含矽層。此含矽層可在矽化製程中與一金屬層發生反應而形成一金屬矽化物層。
第1A~1G圖為一系列剖面示意圖，用以說明根據本發明一些實施例之不同製作步驟中的半導體裝置100。在一個或多個實施例中，半導體裝置100包括主動元件，例如場效電晶體(field effect transistors，FET)、互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistors，MOSFET)、高電壓電晶體、高頻電晶體、或前述之組合。在一個或多個實施例中，半導體裝置100可包括被動元件，例如電阻、電容、電感、或熔絲。以下描述一種或多種p型金屬氧化物半導體(PMOS)裝置及/或n型金屬氧化物半導體(NMOS)裝置的製作方法，然而，本發明其它實施例亦適用於其他類型的半導體裝置或元件，特別是需要形成金屬矽化物層的裝置或元件。
在第1A圖的步驟中，基板110與閘極堆疊120和隔離特徵部件130一起形成。在一些實施例中，基板110包括元素半導體、化合物半導體、合金半導體、或前述之組合。元素半 導體可包括但不限於例如矽和鍺。化合物半導體可包括但不限於例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻化銦。合金半導體可包括但不限於例如矽化鍺、磷化砷鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化銦鎵、及磷砷化銦鎵。在一些實施例中，可使用其他半導體材料，包括三族、四族、及五族元素。在一個或多個實施例中，基板110包括絕緣層上半導體(semiconductor on insulator，SOI)、摻雜磊晶層、漸變半導體層、及/或半導體層堆疊結構，其具有一半導體層(例如，矽)設置於另一不同類型的半導體層上(例如，鍺)。
在一些實施例中，基板110包括一個或多個摻雜區域。p型摻雜區包括p型摻雜物(例如硼或二氟化硼(BF2))。n型摻雜區包括n型摻雜物(例如磷或砷)。在一個或多個實施例中，摻雜區域可以p型井結構、n型井結構、雙重井(dual-well)結構、或提升式源/汲極結構直接形成於基板110上。在一個或多個實施例中，p型金屬氧化物半導體裝置和n型金屬氧化物半導體裝置可形成於對應摻雜區域之不同裝置區域。隔離特徵部件130形成在基板110中以隔離基板110之不同區域，例如n型金屬氧化物半導體裝置區域與p型金屬氧化物半導體裝置區域。
閘極堆疊120包括閘極介電層122和閘極電極124。在一些實施例中，可包含其他膜層。閘極堆疊120可使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、電鍍、其他適當方法、或前述之組 合形成。
閘極介電層122形成於基板110上，且包括介電材料、高介電常數介電材料、其他適當介電材料、或前述之組合。介電材料的可包括但不限於例如氧化矽、氮氧化矽、氮化矽、或前述之組合。高介電常數介電材料可包括但不限於例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或前述之組合。在一些實施例中，閘極介電層122可包括多層結構。舉例而言，閘極介電層122可包括一界面層，及形成於此界面層上之一高介電常數介電層，此界面層可為例如使用一熱處理製程或原子層沈積製程所成長之氧化矽層。
閘極電極124形成於閘極介電層122上。在一個或多個實施例中，閘極電極124為一多晶矽層。在一個或多個實施例中，摻雜此多晶矽層以得到適當導電性，例如，一閘極優先製程(gate-first process)。在一個或多個實施例中，在隨後的閘極取代(後閘極)製程中，作為待取代之虛設閘極的多晶矽無需摻雜。在一個或多個實施例中，閘極電極124包括一具有適當功函數之導電層，例如一p型功函數金屬(p-金屬)(包括氮化鈦及/或氮化鉭)，或一n型功函數金屬(n-金屬)(包括鉭、鋁化鈦、氮化鋁鈦、及/或氮化碳鉭)。在一個或多個實施例中，功函數層包括摻雜之導電氧化物材料。在一個或多個實施例中，閘極電極124可包括其他導電材料，例如鋁、銅、鎢、合金、金屬矽化物、其他適當材料、或前述之組合。舉例而言，閘極電極124包括一功函數層，另一導電層則形成於此功函數層上。
在一些實施例中，於閘極電極124上形成一硬罩幕層以作為蝕刻罩幕，及/或在後續製程中的保護其下方膜層免受損傷。在一個或多個實施例中，此硬罩幕層包括氧化矽、氮化矽、氮氧化矽、碳化矽、或前述之組合。
隔離特徵部件130至少部分形成於基板110中。在一些實施例中，隔離特徵部件130為一部份位於基板110外的凸起結構。隔離特徵部件130可利用隔離技術形成，例如區域氧化法(local oxidation of silicon，LOCOS)及/或淺溝槽隔離(shallow trench isolation，STI)，以定義並電性隔離不同區域。隔離特徵部件130可包括氧化矽、氮化矽、氮氧化矽、其他適當的材料、或前述之組合。隔離特徵部件130可藉由任合適當製程形成。在一實施例中，淺溝槽隔離的形成可包括微影製程、在基板中蝕刻溝槽、填充一種或多種介電材料於溝槽中(例如，藉由化學氣相沈積製程)。在一個或多個實施例中，填充之溝槽具有多層結構，例如以氮化矽或氧化矽填充一熱氧化襯墊層。
在一些實施例中，進行一蝕刻製程以移除基板110之上部，以確保閘極堆疊120的下部可被隨後形成之間隙壁充分保護。在一些實施例中，摻雜基板110在閘極堆疊120與隔離特徵部件130以外的區域以形成低摻雜汲極(lightly doped source/drain，LDD)。摻雜物取決於低摻雜汲極區域所形成之裝置類型，例如，以n型摻雜物摻雜(例如磷或砷)形成n型金屬氧化物半導體裝置之低摻雜汲極區域，且以p型摻雜物摻雜(如硼或二氟化硼(BF2))形成p型金屬氧化物半導體裝置之 低摻雜汲極區域。
在第1B圖之步驟中，襯墊層126與虛設間隙壁128形成於閘極堆疊120側壁以定義一閘極結構129。在一些實施例中，虛設間隙壁128形成於不具有襯墊層126之閘極堆疊120側壁上，其襯墊層126係在後續步驟中形成。襯墊層126包括氧化物材料，例如氧化矽及/或其他適當介電材料。虛設間隙壁128包括氮化物材料，例如氮化矽、氧化矽、氮氧化矽、或前述之組合。在一些實施例中，襯墊層126和虛設間隙壁128藉由毯覆式沈積定義襯墊層126之一第一介電層於基板110(包括閘極堆疊120)上，以及定義虛設間隙壁128之一第二介電層於此第一介電層上而形成。隨後非等向性蝕刻介電層以形成襯墊層126與虛設間隙壁128。
實施一蝕刻製程以移除基板110在閘極結構129與隔離特徵部件130以外的部分，以在基板110中形成凹部140。在一些實施例中，凹部140形成於先前形成之輕摻雜汲極區域。蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。
在第1C圖的步驟中，於凹部140沉積一半導體材料以形成源/汲極特徵部件151及152。源/汲極特徵部件151及152其中之一定義了所製作之n型金屬氧化物半導體裝置或p型金屬氧化物半導體裝置的源極，源/汲極特徵部件151及152的另外一個定義了所製作之n型金屬氧化物半導體裝置或p型金屬氧化物半導體裝置的汲極。在一個或多個的實施例中，實施一磊晶製程於凹部140中以沉積的半導體材料。磊晶製程可包括但不限於選擇性磊晶生長(selective epitaxy growth，SEG) 製程、化學氣相沉積技術(例如，氣相磊晶法及/或超高真空化學氣相沈積法)、分子束磊晶法、其他適當磊晶製程、或前述之組合。在一個或多個實施例中，磊晶製程使用氣體及/或液體前驅物，其可與基板110之組成物質反應。
在一個或多個實施例中，沉積於凹部140之半導體材料包括一適當的應力源(stressor)以促進所製造之裝置中帶電載子的遷移率。舉例而言，對於p型金屬氧化物半導體裝置，應力源係用以施加一壓縮應力，以促進電洞的遷移率。對於n型金屬氧化物半導體裝置，應力源係用以施加一拉伸應力，以促進電子遷移率。應力源可包括但不限於於矽化鍺、碳化矽、錫化鍺、錫鍺化矽、或其他適當材料。在以下敘述的一些實施例中，沉積於凹部140的半導體材料包括磊晶成長之矽化鍺。在其它實施例中亦可適用類似描述於其它應力源材料。
在一個或多個實施例中，由矽化鍺構成之源/汲極特徵部件151及152包括一鍺濃度較低之上部及一鍺濃度較高之下部。舉例而言，源/汲極特徵部件151包括一鍺濃度較低之上部153L及一鍺濃度較高之下部155。同樣地，源/汲極特徵部件152包括一鍺濃度較低之上部154L及一鍺濃度較高之下部156。上部153L或154L包括低濃度的鍺，因而比其對應之下部155或156具有較高濃度的矽。另一方面，矽濃度較高之上部153L、154L係用以在後續的矽化製程中形成一矽化物層及/或在後續的接觸窗蝕刻步驟中用以提供適當的蝕刻選擇比。另一方面，鍺濃度較高之下部155、156係用以提供適當應力，例如在一n型金屬氧化物半導體裝置中的拉伸應力或一p型金屬氧 化物半導體裝置中的壓縮應力。
在一個或多個實施例中，鄰接於隔離特徵部件130之源/汲極特徵部件151具有一非均勻的厚度，此厚度由閘極堆疊120向隔離特徵部件130減少。具體而言，源/汲極特徵部件151包括一第一側邊157及一第二側邊159。源/汲極特徵部件151及152的第一側邊157接觸隔離特徵部件130，第二側邊159比第一側邊157遠離隔離特徵部件130且鄰接於閘極堆疊120。源/汲極特徵部件151在第二側邊159的厚度大於在第一側邊157的厚度。源/汲極特徵部件151由第二側邊159向第一側邊157下傾。這種情形在源/汲極特徵部件151的材料與隔離特徵部件130的材料附著性不佳時可被觀察到，例如，當源/汲極特徵部件151由與構成隔離特徵部件130之二氧化矽附著性不佳的矽化鍺構成時，源/汲極特徵部件151由閘極堆疊120向隔離特徵部件130具有降低的厚度而下傾。
未鄰接於隔離特徵部件130之源/汲極特徵部件152相較於源/汲極特徵部件151具有較均勻的厚度，源/汲極特徵部件152與其反側的厚度約略相等。在一個或多個的實施例中，源/汲極特徵部件152為一由基板110向上突出之一凸起結構。
在一個或多個實施例中，源/汲極特徵部件151及152可使用離子佈植製程、電漿浸入離子佈植(plasma immersion ion implantation，PIII)製程、氣相及/或固相擴散製程、其他適當製程、或前述之組合來進行摻雜。在一個或多個實施例中，源/汲極特徵部件151及152進一步接受退火製程，例如快速熱退火(rapid thermal annealing，RTA)製程。
在一個或多個實施例中，在形成源/汲極特徵部件151及152之後移除虛設間隙壁128。例如，藉由使用磷酸或氫氟酸之濕蝕刻，或使用適當蝕刻劑之乾蝕刻移除虛設間隙壁128。在一個或多個實施例中，襯墊層126並未預先在第1B圖所繪示之步驟中形成，而是在移除虛設間隙壁128後形成襯墊層126以保護閘極堆疊120側壁免於在後續步驟中受到損傷。在一個或多個實施例中，不移除虛設間隙壁128，且主要間隙壁隨後形成於虛設間隙壁128上。移除虛設間隙壁128及/或形成襯墊層126(包括在一個或多個實施例中沉積及蝕刻材料層)可能導致上部153L及154L的厚度損失。
在第1D圖的步驟中，於基板110上形成一應力記憶(stress memorization technology，SMT)層160以提供源/汲極特徵部件151及152一預定應力，亦即一拉伸應力或壓縮應力，視所製作的金屬氧化物半導體裝置類型而定。在一個或多個實施例中，應力記憶層160毯覆式沉積於基板110上，其包括閘極堆疊120、隔離特徵部件130、及源/汲極特徵部件151及152。應力記憶層160的材料可包括但不限於氮化物、氧化物、氮氧化物、四乙氧基矽烷(tetra ethyl ortho silicate，TEOS)、其他適當材料、或前述之組合。形成應力記憶層160的方法可包括但不限於電漿化學氣相沈積法(plasma-enhanced CVD，PECVD)及低壓化學氣相沈積法(low-pressure CVD，LPCVD)。
在一個或多個實施例中，對具有應力記憶層160形成於其上之基板110進行一退火製程。退火製程可包括但不限 於快速熱退火、爐管退火、閃光退火、雷射退火、或其他適當製程。在退火製程中，應力由應力記憶層160轉移至其下方包括應力源的結構，亦即源/汲極特徵部件151及152。如此一來，在隨後移除應力記憶層160之後，其應力仍被源/汲極特徵部件151及152所保有(即記憶)，因而促進所製作之裝置的載子遷移率及效能
在第1E圖的步驟中，移除應力記憶層160，例如以一濕蝕刻或乾蝕刻移除應力記憶層160。於基板110上形成一電阻保護氧化(resist protection oxide，RPO)層170，電阻保護氧化層170層的材料可包括但不限於二氧化矽、氮化矽、氮氧化矽、摻氧氮化矽、氮氧化物、其他適當材料、或前述之組合。圖案化電阻保護氧化層170以露出矽化物區域，即實施矽化製程處。在一個或多個實施例中，源/汲極特徵部件151及152經由此圖案化之電阻保護氧化層170而露出。在一個或多個實施例中，閘極堆疊120的頂部亦經由此圖案化之電阻保護氧化層170而露出。在一個或多個實施例中，電阻保護氧化層170的圖案化步驟包括濕蝕刻、乾蝕刻、電漿蝕刻、或前述之組合。移除應力記憶層160及/或圖案化電阻保護氧化層170可能導致已變薄之上部153L及154L的厚度進一步損失。
於露出的矽化物區域上實施一矽化製程以減少接觸電阻，例如藉由於基板沉積一金屬層，實施一退火製程使金屬層中的金屬原子與露出的矽化物區域之矽原子反應而形成矽化物，隨後移除未反應之金屬層，以實施一矽化製程。然而，在某些情況下，用以與其下方之金屬層反應形成金屬矽化物的 源/汲極特徵部件151及152之上部153L及154L，在形成源/汲極特徵部件151及152與矽化製程之間的多個步驟之後會部份或全部損失(移除)。特別是上部153L及154L的厚度及源/汲極特徵部件151及152的整體厚度會消失或過薄，尤其是在源/汲極特徵部件151的上部171其第二側邊159處。若直接於源/汲極特徵部件151之上部171實施一矽化製程，金屬原子可能會穿過源/汲極特徵部件151的上部171而與基板110的矽原子反應。這種「管狀」缺陷以箭頭P標示，其可能進一步導致漏電流。此外，源/汲極特徵部件151及152之上部153L及154L薄化或消失的厚度會降低源/汲極特徵部件151及152的蝕刻選擇比，因而可能導致接觸窗蝕刻穿透的缺陷(contact-etch-through defect)。
在第1F圖的步驟中，實施一矽化製程之前，於薄化的源/汲極特徵部件151及152上形成含矽層180。在源/汲極特徵部件151上，含矽層180依循源/汲極特徵部件151的形狀且由源/汲極特徵部件151的第二側邊159向第一側邊157下傾，亦即由閘極堆疊120向隔離特徵部件130下傾。在一個或多個實施例中，含矽層180包括選擇性成長於源/汲極特徵部件151及152上的一矽層，例如可使用低壓化學氣相沈積法形成。用於含矽層180的其他材料可包括但不限於碳化矽、錫化鍺、錫鍺化矽、或其他適當材料。
形成含矽層180之後，於基板110上形成一金屬層185且覆蓋含矽層180，隨後實施一退火製程，使金屬層185之金屬原子與含矽層180之矽原子反應而形成金屬矽化物層190，如第1G圖所示。金屬層185未反應的部份，即未覆蓋於源 /汲極特徵部件151及152者，可藉由濕蝕刻而被選擇性移除。在一個或多個的實施例中，此金屬層包括鉑、鎢、鎳、鈦、或鈷其中至少一者，且可藉由例如物理氣相沈積法形成。
在一些實施例中，含矽層180和金屬層185亦形成於閘極堆疊120上。如此一來，金屬矽化物層190也形成於閘極堆疊120上，因而提昇閘極電極的接觸電阻。在一個或多個實施例中，含矽層180在矽化製程中被完全耗盡。在一個或多個實施例中，含矽層180在矽化製程中被部分消耗。
在一個或多個實施例中，含矽層180係用以防止金屬層185之金屬原子穿過源/汲極特徵部件151及152而與基板110之矽原子反應。例如，含矽層180可為一選擇性成長之矽層，其厚度介於10奈米至20奈米。由於防止了金屬層185之金屬原子穿透源/汲極特徵部件151及152而與基板110之矽原子反應，即使在源/汲極特徵部件151及152整體及/或源/汲極特徵部件151及152之上部153L及154L厚度特別低的地方亦可減少或防止管狀缺陷。例如，在至少源/汲極特徵部件151之上部171可減少或防止管狀缺陷。
此外，含矽層180之矽原子可在矽化製程之前的不同步驟中，補充源/汲極特徵部件151及152之上部153L及154L損失(或被移除)的部份。因此，可形成充足的金屬矽化物層190以提昇裝置效能，並防止或至少盡量減低接觸窗蝕刻穿透缺陷，因而可提昇生產良率。
在一些實施例中，可在矽化製程之後實施其它步驟。例如，移除電阻保護氧化物層170及在閘極堆疊120側壁上 形成主要間隙壁。在一個或多個實施例中，藉由在基板110上毯覆式沈積一絕緣層，隨後非等向性蝕刻此絕緣層，以形成主要間隙壁。間隙壁252設置於閘極結構220及221的側壁上，且在此實施例中，鄰接虛設間隙壁128。主要間隙壁包括一介電材料，例如氮化矽、氧化矽、氮氧化矽、其他適當材料、或前述之組合。在一個或多個實施例中，全部或部分保留電阻保護氧化物層170。
在一些實施例中，於閘極堆疊120頂部形成一接觸窗蝕刻停止層(contact etch stop layer，CESL)，隨後在基板110上形成一內層介電(inter-level dielectric，ILD)層。實施一化學機械研磨(chemical mechanical polishing，CMP)製程以平坦化此基板。形成穿越內層介電層的接觸窗且經由金屬矽化物層190與閘極堆疊120及源/汲極特徵部件151及152連接。如上述所述之原因，不會發生接觸窗蝕刻穿透的缺陷。於基板110上形成多層內連接(multilayer interconnection，MLI)，包括金屬層及金屬間介電層(inter-metal dielectric，IMD)，以電性連接接觸窗與半導體裝置之不同特徵部件或結構。
在一個或多個實施例中，實施閘極優先製程，即閘極電極124保留於最終的裝置中。在一個或多個實施例中，實施後閘極製程，即閘極電極124之多晶矽會被移除並以金屬取代。
第2圖為一流程圖，用以說明根據本發明一些實施例之半導體裝置的製作方法200。
在一步驟210中，一閘極堆疊及/或一隔離特徵部件 設置於基板上或基板中。舉例而言，閘極堆疊120及/或隔離特徵部件130設置於基板上或基板中，如第1A圖所示。
在一步驟220中，於閘極堆疊的側壁上形成虛設間隙壁。舉例而言，於閘極堆疊120的側壁上形成虛設間隙壁128，如第1B圖所示。
在一步驟230中，於基板上形成一源/汲極特徵部件。舉例而言，於基板110上形成一源/汲極特徵部件151，如第1C圖所示。
在一步驟240中，移除虛設間隙壁並於閘極堆疊之側壁上形成一襯墊層。舉例而言，移除虛設間隙壁128並於閘極堆疊120之側壁上形成一襯墊層126，如第1C圖所示。
在一個步驟250中，於基板上形成一應力記憶層後，進行退火並將其移除。舉例而言，於基板110上形成一應力記憶層160後，進行退火並將其移除，如第1D圖所示。
在一步驟260中，於基板上形成一電阻保護氧化物層以定義矽化物區域。舉例而言，於基板110上形成一電阻保護氧化物層170以定義矽化物區域，例如源/汲極特徵部件151及152及閘極堆疊120之頂部，如第1E圖所示。
在一步驟270中，於源/汲極特徵部件及閘極堆疊上選擇性成長一矽層。舉例而言，於源/汲極特徵部件151及152及閘極堆疊120上選擇性成長一矽層，如第1F圖所示。
在一步驟280中，藉由矽層之矽原子與金屬層之金屬原子形成一金屬矽化物層。舉例而言，藉由矽層180之矽原子與金屬層185之金屬原子形成一金屬矽化物層190，如第1G 圖所示。
此處所述之根據本發明一些實施之製作方法可用於使用40奈米製程節點以下技術所製造之半導體裝置。此處所述之根據本發明一些實施之製作方法亦可用於使用40奈米製程節點以上技術所製造之半導體裝置。
上述數個方法實施例提供數個例示性的步驟，然其無需依上述說明之順序進行。此處所述之步驟可在不脫離本發明之精神和範圍內以不同於此處實施例的方式進行增加、替代、更動及/或刪除。任何所屬技術領域中具有通常知識者可輕易理解此處所述的不同特徵部件及不同實施例可在本發明的範圍內作更動。
根據本發明一些實施例之一半導體裝置的製造方法，於基板上形成一源/汲極特徵部件，於此源/汲極特徵部件上形成一含矽層，於此含矽層上形成一金屬層，且由含矽層之矽與金屬層之金屬形成一金屬矽化物層。
根據本發明一些實施例之一半導體裝置的製造方法，於基板上形成一隔離特徵部件，於基板上形成一源/汲極特徵部件，此源/汲極特徵部件包括彼此相對之第一和第二側邊。第一側邊接觸隔離特徵部件。源/汲極特徵部件在第二側邊之厚度大於第一側邊。於此源/汲極特徵部件上形成一矽層，此矽層由第二側邊向第一側邊下傾。於此矽層上形成一金屬層。由金屬層及矽層形成一金屬矽化物層。
根據本發明一些實施例之一半導體裝置的製造方法，於一含矽基板上形成一矽化鍺源極/汲極特徵部件，於基 板上形成一應力記憶層以提供此矽化鍺源極/汲極特徵部件一預定的應力。移除此應力記憶層，於基板上形成一電阻保護氧化物層以露出的矽化鍺源/汲極特徵部件。於矽層上形成一金屬層，由金屬層與矽層形成一金屬矽化物層。
任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神和保護範圍內，且可在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。因此，本發明之保護範圍也包括各個申請專利範圍及實施例的組合或其相等之技術內容。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置
110‧‧‧基板
120‧‧‧閘極堆疊
126‧‧‧襯墊層
130‧‧‧隔離特徵部件
140‧‧‧凹部
151、152‧‧‧源/汲極特徵部件
153L、154L‧‧‧源/汲極特徵部件上部
155、156‧‧‧源/汲極特徵部件下部
159‧‧‧第二側邊
170‧‧‧電阻保護氧化層
190‧‧‧金屬矽化物層

Claims (10)

  1. 一種半導體裝置的製作方法，該方法包括：於一基板中形成一源極/汲極特徵部件；於該源極/汲極特徵部件上形成一含矽層，其中該源極/汲極特徵部件包括一下部及一上部，且其中該下部具有一鍺濃度，其高於該上部的一鍺濃度，其中該源極/汲極特徵部件包括彼此相對之第一側邊及第二側邊，該含矽層由該第二側邊向該第一側邊下傾；於該含矽層上形成一金屬層；以及由該金屬層與該含矽層之矽形成一金屬矽化物。
  2. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該含矽層之厚度介於10至20奈米之間。
  3. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中形成該源極/汲極特徵部件之步驟包括：於該基板中形成一凹部；以及於該凹部內沈積該源極/汲極特徵部件；該沈積步驟包括磊晶成長該源極/汲極特徵部件以填充該凹部。
  4. 一種半導體裝置的製作方法，該方法包括：於一基板中形成一隔離特徵部件；於該基板中形成一源極/汲極特徵部件，其中該源極/汲極特徵部件包括一下部及一上部，且其中該下部具有一鍺濃度，其高於該上部的一鍺濃度，該源極/汲極特徵部件包括彼此相對之第一側邊及第二側邊，該第一側邊接觸該隔離 特徵部件，該源極/汲極特徵部件在該第二側邊之厚度大於在該第一側邊之厚度；於該源極/汲極特徵部件上形成一矽層，該矽層由該第二側邊向該第一側邊下傾；於該矽層上形成一金屬層；以及由該金屬層與該矽層形成一金屬矽化物層。
  5. 如申請專利範圍第4項所述之半導體裝置的製作方法，其中該矽層之厚度介於10至20奈米之間。
  6. 如申請專利範圍第4項所述之半導體裝置的製作方法，其中形成該矽層之步驟包括於該源極/汲極特徵部件上選擇性成長該矽層。
  7. 一種半導體裝置的製作方法，該方法包括：於一含矽基板中形成一矽化鍺源極/汲極特徵部件，其中該矽化鍺源極/汲極特徵部件包括一下部及一上部，且其中該下部之鍺濃度高於該上部；於該基板上形成一應力記憶層，以提供該矽化鍺源極/汲極特徵部件一預定應力；移除該應力記憶層；於該基板上形成一電阻保護氧化層以露出該矽化鍺源極/汲極特徵部件；於該露出之矽化鍺源極/汲極特徵部件上形成一矽層；於該矽層上形成一金屬層；以及由該金屬層及該矽層形成一金屬矽化物層。
  8. 如申請專利範圍第7項所述之半導體裝置的製作方法，其中 該上部在形成該應力記憶層、移除該應力記憶層、或形成該電阻保護氧化層中至少一步驟時至少部份被移除；以及該矽層形成於該矽化鍺源極/汲極特徵部件上，該矽化鍺源極/汲極特徵部件具有至少部份被移除之上部，以防止該金屬層之原子穿過該矽化鍺源極/汲極特徵部件而與該基板之矽原子反應。
  9. 如申請專利範圍第7項所述之半導體裝置的製作方法，其中該矽層之厚度介於10至20奈米之間。
  10. 如申請專利範圍第7項所述之半導體裝置的製作方法，更包括：於該基板上形成一閘極堆疊；以及於該基板中形成一隔離特徵部件；其中，該矽化鍺源極/汲極特徵部件位於該閘極堆疊及該隔離特徵部件之間；該矽化鍺源極/汲極特徵部件包括彼此相對之第一及第二側邊，該第一側邊接觸該隔離特徵部件，該第二側邊鄰接該閘極堆疊；該矽化鍺源極/汲極特徵部件在該第二側邊之厚度大於在該第一側邊之厚度；該矽層由該第二側邊向該第一側邊下傾；以及該矽層之厚度足以防止該金屬層之金屬原子穿過該第二側邊上的該矽化鍺源極/汲極特徵部件之上部而與鄰接該閘極堆疊的基板之矽原子反應。
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