[go: up one dir, main page]

CN106711221A - 多重栅极装置 - Google Patents

多重栅极装置 Download PDF

Info

Publication number
CN106711221A
CN106711221A CN201610979819.6A CN201610979819A CN106711221A CN 106711221 A CN106711221 A CN 106711221A CN 201610979819 A CN201610979819 A CN 201610979819A CN 106711221 A CN106711221 A CN 106711221A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
epitaxial
gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610979819.6A
Other languages
English (en)
Inventor
江国诚
吴忠政
黄靖方
谢文兴
梁英强
鍾政庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106711221A publication Critical patent/CN106711221A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0179—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一种多重栅极装置，包含第一晶体管和第二晶体管。第一晶体管包含第一和第二磊晶层，由第一半导体材料组成。第二磊晶层配置于第一磊晶层上方。第一晶体管也包含第一栅极介电层和第一金属栅极层，第一栅极介电层环绕第一和第二磊晶层且从第一磊晶层的顶面延伸至第二磊晶层的底面，第一金属栅极层环绕第一栅极介电层。第二晶体管包含由第一半导体材料组成的第三磊晶层及由第二半导体组成的第四磊晶层，第四磊晶层直接配置于第三磊晶层上。第二晶体管也包含第二栅极介电层，且配置于第三和第四磊晶层上方且第二金属栅极层配置于第二栅极介电层上方。

Description

多重栅极装置
技术领域
本揭露内容实施例是有关一种半导体装置和其制造方法，特别是关于一种具有多重栅极结构的半导体装置。
背景技术
电子产业正在面临对于更小及更快的电子装置的不断增长的需求，同时这些电子装置需要支援更多日益复杂和精密的功能。因此，半导体产业中存在制造低成本、高效能及低功率的集成电路(integrated circuits,ICs)的趋势。目前为止，很大程度上是透过缩小半导体集成电路的尺寸(例如将特征的尺寸最小化)来达成这些目标，从而提升生产效率及降低相关的成本。然而，这样的微缩半导体也为制造半导体的制程带来更多的复杂性。因此，为了使半导体集成电路和装置持续地进步，需要制造半导体的制程和技术也有类似的进步。
近来，半导体产业引进多重栅极装置，通过增加栅极-通道的连接、降低关闭状态(OFF-state)的电流且减少短通道效应(short-channel effects,SCEs)以提升对栅极的控制。
其中一种引进的多重栅极装置是环绕式栅极晶体管(gate-all aroundtransistor,GAA)。环绕式栅极装置因其栅极结构能环绕着通道区域延伸，提供两面或四面来接触通道而得名。环绕式栅极装置能和传统互补式金属氧化物半导体(complementarymetal-oxide-semiconductor,CMOS)的制程相容，而且环绕式栅极装置的结构允许其更加地缩小，同时维持栅极的控制能力及减轻短通道效应。尽管现有制造环绕式栅极装置的方法通常能够满足它们预期的目的，但在各方面都尚未完全令人满意。例如，在维持对栅极的控制能力以及减轻短通道效应上仍然存在挑战。
发明内容
根据本揭露内容的多个实施方式，是提供一种装置，包含第一晶体管及第二晶体管。第一晶体管具有第一导电类型，配置于半导体基板上。第一晶体管包含第一磊晶层、第二磊晶层、第一栅极介电层及第一金属栅极层。第一磊晶层由第一半导体材料组成。第二磊晶层由第一半导体材料组成且配置于第一磊晶层上方。第一栅极介电层环绕第一磊晶层和第二磊晶层且从第一磊晶层的顶面延伸至第二磊晶层的底面，第一磊晶层的顶面背对半导体基板且第二磊晶层的底面面对半导体基板。第一金属栅极层环绕第一栅极介电层，第一栅极介电层包含第一磊晶层和第二磊晶层。第二晶体管具有第二导电类型，配置于半导体基板上，第二导电类型和第一导电类型相反。第二晶体管包含第三磊晶层、第四磊晶层、第二栅极介电层及第二金属栅极层。第三磊晶层由第一半导体材料组成。第四磊晶层由第二半导体材料组成且直接配置于第三磊晶层上方，第二半导体材料不同于第一半导体材料。第二栅极介电层配置于第三磊晶层和第四磊晶层上方。第二金属栅极层配置于第二栅极介电层上方。
附图说明
由下文的详细说明并同时参照附图能够最适当地理解本揭示内容的态样。应注意，依据工业中的标准实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1是根据本揭露内容一或多个态样的制造多重栅极装置或提供部分装置的方法的流程图，此装置包含在栅极下方的隔离区域；
图2、3、4、5、6、7、8、9A、9B、9C、9D、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A及17B是根据图1的方法的各种态样的一种装置200的实施方式的等角视图；
图18A是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17A线段A-A等角视图的剖面示意图；
图18B是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17A线段B-B等角视图的剖面示意图；
图18C是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17A线段C-C等角视图的剖面示意图；
图19A是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17B线段A-A等角视图的剖面示意图；
图19B是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17B线段B-B等角视图的剖面示意图；
图19C是根据图1的方法的各种态样的一种装置200的实施方式，对应于图17B线段C-C等角视图的剖面示意图。
具体实施方式
以下揭示内容提供众多不同的实施例或实例以用于实施本揭露内容的不同特征。下文中描述组件及排列的特定实例以简化本揭示内容。这些组件及排列当然仅为例示实施例，且不意欲进行限制。例如，在下文的描述中，第一特征形成在第二特征上方或之上可包含其中第一特征与第二特征以直接接触方式形成的实施例，且亦可包含其中在第一特征与第二特征之间形成额外特征而使得第一特征与第二特征必非直接接触的实施例。此外，本揭示内容在多个实例中使用重复的元件符号及/或字母。此重复是为了简化及清楚的目的，而非意指所论述的各个实施例及/或构造之间的关系。
此外，在此使用诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空间相对用语用于简化描述，以描述如附图中所图示的一个元件或特征结构与其他元件或特征结构的关系。该空间相对用语意欲涵盖使用或操作中的元件在除了附图描述的方向以外的不同方向。此装置亦可被转向(90°旋转或其他方位)，且本文使用的空间相对用语可据此作类似的解释。
需要注意的是，本揭露内容提供多重栅极晶体管的各种实施方式。多重栅极晶体管包含栅极结构形成于通道区域的至少两面上的晶体管。这些多重栅极装置可包含P型金属氧化物半导体的多重栅极装置或N型金属氧化物半导体的多重栅极装置。此处可提供并参照的特定实施例为鳍式场效晶体管(FINFET)，因为它具有鳍状结构。此处也提供一种多重栅极晶体管的参考实施方式，即环绕式栅极(gate-all-around,GAA)装置。环绕式栅极装置包含任何栅极结构或其部分形成于通道区域的四面上(例如环绕通道区域的一部分)的装置。此处呈现的装置也包含将通道区域配置于纳米线通道、条状通道或/及其他适当的通道形态中的多个实施方式。此处提供的装置的实施方式可具有一或多个通道区域(例如纳米线)，通道区域和单一且连续的栅极结构连接。然而，具有通常知识者将会理解这里的教示适用于单一通道(例如单一纳米线)或/及任何数量的通道。
图1为制造半导体的方法100，方法100包含制造多重栅极装置。多重栅极装置是指具有至少一些栅极材料配置于此装置的至少一通道的多个面上的装置(例如半导体晶体管)。在某些实施例中，多重栅极装置可为环绕式栅极装置，此环绕式栅极装置具有栅极材料配置于此装置的至少一通道的至少四个面上。环绕式栅极装置中的通道区域可为“纳米线”，纳米线包含各种几何形状(例如圆柱、条状)和各种尺寸的通道区域。
图2至图17B为根据图1的方法100的各种阶段的半导体装置200的实施方式的等角视图。图18A至图19C为根据图1的方法100的各种阶段的半导体装置200的实施方式剖面示意图，分别对应至上述的等角视图。如同此处讨论的其他方法的实施方式和例示性的装置，可使用CMOS技术流程制造部分的半导体装置200，因此某些制程仅在此简述。此外，例示性的半导体装置可包含各种其他装置及特征，例如其他类型的装置，如附加晶体管(additional transistors)、双载子接面晶体管(bipolar junction transistors)、电阻、电容、电感元件、二极管、保险丝、静态随机存取记忆体(static random access memory,SRAM)或/及其他逻辑电路等，但为了对本揭露内容的发明性概念有更佳的了解，这些都被简化。在某些实施方式中，例示性的装置包含多个半导体装置(例如晶体管)，半导体装置包含可相互连接的P型场效晶体管(P-type field-effect transistor,PFETs)、N型场效晶体管(N-type field-effect transistors,NFETs)等。此外，需要注意的是方法100的制程步骤包含任何参照附图的叙述，连同本揭露内容提供的其他方法和例示性的图式，都仅为例示性且不意欲超出所附专利范围具体的内容。
请参照图1及图2，方法100起始于步骤102，使用抗击穿(anti-punchthrough,APT)布植222至基板210。在目前的实施方式中，基于装置效能的考量，基板210包含第一区域212及分离的第二区域214。在某些实施方式中，第一区域212可包含N型场效晶体管区域而且第二区域214可包含P型场效晶体管区域。为了简化，如图所示，在揭露方法内容的图2-8中，绘示的方法100都执行于第一区域212和第二区域214。
在某些实施方式中，基板210可为半导体基板，例如硅基板。基板210可包含各种层，包含形成于半导体基板的导电层或绝缘层。基板210可包含各种掺杂型态，取决于设计上的需求。举例来说，不同的掺杂分布(例如n型井、p型井)可形成于基板210上及依不同装置类型设计的区域(例如N型场效晶体管(NFET)、P型场效晶体管(PFET))中。适当的掺杂可包含掺质的离子布植或/及扩散制程。基板210基本上具有隔离特征(例如浅沟槽隔离(shallow trench isolation,STI)特征)插入于提供不同装置类型的区域之间。基板210也可包含其他半导体，例如锗、碳化硅、锗化硅或钻石。可替代地，基板210可包含化合物半导体或/及合金半导体。此外，基板210可选择性地包含磊晶层(epitaxial layer,epi-layer)，可为了增强效能而施加应变于磊晶层；基板210也可包含绝缘层上覆硅(silicon-on-insulator,SOI)结构、或/及其他适当的强化特征。
举例来说，可执行抗击穿布植222于装置的通道区的底下区域，避免击穿或非期望的扩散。在某些实施方式中，执行第一微影制程(photolithography)步骤以图案化P型的抗击穿区域(P-type APT region)及执行第二微影制程步骤以图案化N型的抗击穿区域(N-type APT region)。举例来说，在某些实施方式中，执行第一微影制程步骤包含形成光阻层(光阻)于基板210上方，曝光光阻形成图案(例如P型抗击穿布植遮罩)，执行后曝光(post-exposure)烘烤制程，并且将光阻显影以形成图案化的光阻层。举例而言，经由离子布植制程布植P型掺质形成P型的抗击穿区域，P型掺质可包含硼、铝、镓、铟、或/及其他P型受体(acceptor)材料。之后，在某些实施方式中，可执行第二微影制程步骤，其中第二微影制程步骤可包含形成光阻层(光阻)于基板210上方，曝光光阻形成图案(例如N型抗击穿布植遮罩)，执行后曝光烘烤制程，并且将光阻显影以形成图案化的光阻层。举例而言，经由离子布植制程布植N型掺质形成N型的抗击穿区域，N型掺质可包含砷、磷、锑、或/及其他N型施体(donor)材料。此外，在各种实施方式中，抗击穿布植制程可具有高掺质浓度，举例来说，掺质浓度介于1x1018cm-3至1x1019cm-3之间。在某些实施方式中，如下文所述，可有利地使用这样的高抗击穿掺质浓度，因为隔离层后续形成于抗击穿布植基板的上方，可作为掺质扩散阻障层。
请参照图1和图3，方法100进行至步骤104，形成磊晶堆叠(epitaxial stack)310于抗击穿布植后的基板210的上方，包含在N型场效晶体管区域212及P型场效晶体管区域214中。磊晶堆叠310包含第一磊晶层314和第二磊晶层316，具有第一组成的第一磊晶层314被多个具有第二组成的第二磊晶层316插入。第一和第二组成可为不同或相同。在一实施方式中，第一磊晶层314由锗化硅组成，且第二磊晶层316由硅组成。然而，其他实施方式都是可能的，包含第一组成和第二组成具有不同的氧化率。在某些实施方式中，第一磊晶层314包含锗化硅且第二磊晶层316包含硅。
第二磊晶层316或其部分可形成多重栅极装置200的通道区域。举例而言，第二磊晶层316可称为“纳米线”，纳米线用于形成多重栅极装置200(例如环绕式栅极装置)的通道区域。这些“纳米线”也可用于形成多重栅极装置200的部分源极/漏极特征，如下文所述。下面会再讨论使用第二磊晶层316定义装置的一或多个通道。需要注意的是第二磊晶层316(纳米线)形成于N型场效晶体管212及P型场效晶体管214两者的上方，第二磊晶层提供了制造装置200的制程的简易性。
需要注意的是，图3绘示第一磊晶层314的六个层和第二磊晶层316的五个层。这仅为了说明且并非为了限制。可以理解的是可形成任何数量的磊晶层于磊晶堆叠310中，层的数量取决于所欲的用于装置200的通道区域的数量。在某些实施方式中，第二磊晶层316的数量介于2-10。在某些实施方式中，磊晶堆叠310最上面的磊晶层是第一磊晶层314。因此，第一磊晶层314的总数比第二磊晶层316的总数多一层。
以下将描述更细部的细节，在N型场效晶体管区域212中，各第二磊晶层316可作为后续的环绕式栅极装置的第一通道区域，且可基于装置效能的考量来选择第二磊晶层316的厚度。第一磊晶层314可用于定义后续的环绕式栅极装置的相邻第一通道区域的间隙距离，且可基于装置效能的考量来选择第一磊晶层314的厚度。此外，在P型场效晶体管区域214中，各第一磊晶层314可作为后续的栅极堆叠装置的第一通道区域，且可基于装置效能的考量来选择第一磊晶层314的厚度。第二磊晶层316可用于定义后续的栅极堆叠装置的相邻第二通道区域的距离，且可基于装置效能的考量来选择第二磊晶层316的厚度。在某些实施方式中，第二磊晶层316的厚度大于第一磊晶层314的厚度。举例来说，第二磊晶层316厚度和第一磊晶层314厚度的比值(第二磊晶层316厚度/第一磊晶层314厚度)介于1.1至2。在一实施方式中，第一磊晶层314的厚度介于约2-6nm而且第一磊晶层316的厚度介于3-11nm。第一磊晶层314和第二磊晶层316的厚度基本上是均匀的。
举例而言，可使用分子束磊晶制程(molecular beam epitaxial,MBE)、金属有机化学气相沉积(metalorganic chemical vapor deposition,MOCVD)制程、或/及其他适当的磊晶生长制程磊晶生长出磊晶堆叠310的层。在某些实施方式中，磊晶生长层可例如为第二磊晶层316，第二磊晶层316包含和基板210相同的材料。在某些实施方式中，第一磊晶生长层314和第二磊晶生长层316包含不同于基板210的材料。如同前文所述，至少在某些实施例中，第一磊晶层314包含磊晶生长锗化硅(SiGe)层而且第二磊晶层316包含磊晶生长硅(Si)层。可替代地，在某些实施方式中，第一磊晶生长层314和第二磊晶生长层316中任何一个可包含其他材料，例如锗、化合物半导体、合金半导体、或其组合；化合物半导体可例如为碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或/及锑化铟；合金半导体可例如为SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、或/及GaInAsP、或其组合。如前文所述，可基于不同的氧化程度、蚀刻选择比性质来选择第一磊晶生长层314和第二磊晶生长层316。在各种实施方式中，第一磊晶生长层314和第二磊晶生长层316中基本上是没有掺质(例如外质掺质浓度(extrinsic dopant concentration)介于约0cm-3至1x1017cm-3)，举例来说，在磊晶生长制程中不刻意执行掺杂。
如图3的实施例所示，硬遮罩(hard mask,HM)层320可形成于磊晶堆叠310上方。在某些实施方式中，硬遮罩层320包含氧化层325(例如衬垫氧化层，衬垫氧化层可包含硅)及氮化层326(例如衬垫氮化层，衬垫氧化层可包含Si3N4)形成于氧化层325上方。在某些实施例中，硬遮罩层320包含热生长氧化层、化学气相沉积(chemical vapor deposition,CVD)所沉积的氧化物、或/及原子层沉积(atomic layer deposition,ALD)所沉积的氧化物。在某些实施方式中，硬遮罩层320包含使用化学气相沉积或其他适当的技术沉积的氮化层。硬遮罩层320可使用于保护部分的基板210或/及磊晶堆叠310或/及用于定义如下文所述的图案(例如鳍板元件)。
请参照图1及图4，方法100进行至步骤106，在N型场效晶体管区域212和P型场效晶体管区域214中，形成从基板210延伸出的鳍板元件410(也称为鳍板)。在各种实施方式中，各鳍板410包含从基板210形成的一部分基板、磊晶堆叠的部分各磊晶层，包含磊晶层314和磊晶层316、及硬遮罩层320的一部分。
可使用适当的制程制造鳍板410，包含微影及蚀刻制程。微影制程可包含形成光阻层于基板210上方(例如图3的硬遮罩层320上方)，将光阻曝光形成图案，执行后曝光烘烤制程，以及将光阻显影以形成遮罩元件，遮罩元件包含光阻。在某些实施方式中，可使用电子束(electron beam,e-beam)微影制程执行图案化光阻以形成遮罩元件。之后遮罩元件可用于保护基板210的区域及形成于基板210上的层，同时蚀刻制程穿过硬遮罩层320及磊晶堆叠310至基板210中，形成沟槽414于未被保护的区域，进而留下多个延伸的鳍板410。可使用干式蚀刻(例如反应式离子蚀刻)、湿式蚀刻、或/及其组合蚀刻沟槽414。
可使用许多其他制造方法的实施方式在基板210上形成鳍板，包含，举例来说，定义鳍板区域(例如使用遮罩或隔离区域)并将磊晶堆叠310磊晶生长成鳍板410的形式。在某些实施方式中，形成鳍板410可包含减少鳍板410宽度的修整(trim process)制程。修整制程可包含湿式或/及干式蚀刻制程。
请参照图1和图5，方法100进行至步骤108，在N型场效晶体管区域212和P型场效晶体管区域214中形成浅沟槽隔离(shallow trench isolation,STI)特征510于鳍板410之间。举例来说，在某些实施方式中，先沉积介电层于基板210上方，使用介电材料填充沟槽414。在某些实施方式中，介电层可包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluorine-doped silicate glass,FSG)、低介电常数介电质、其组合、或/及其他适当的材料。在各种实施例中，可使用化学气相沉积(CVD)制程、次大气压化学气相沉积(subatmospheric CVD,SACVD)制程、可流动式化学气相沉积(flowable CVD)、原子层沉积(ALD)制程、物理气相沉积制程(physical vapor deposition,PVD)、或/及其他适当的制程沉积介电层。在某些实施方式中，举例来说，在沉积介电层之后，可将装置200退火以提升介电层的品质。在某些实施方式中，介电层(及后续形成的浅沟槽隔离特征510)可包含多层结构，举例来说，具有一或多个衬里层。
在形成浅沟槽隔离特征510中，在沉积介电层后，使用例如化学机械研磨(chemical mechanical polishing,CMP)制程将沉积的介电材料薄化及平坦化。化学机械研磨制程可平坦化介电层的顶面。在某些实施方式中，用于平坦化装置200的顶面的化学机械研磨制程也可用于从各鳍板410移除硬遮罩层320。在某些实施方式中，可替代地使用适当的蚀刻制程(例如干式或湿式蚀刻)执行移除硬遮罩层320。
请参照图1及图6，方法100进行至步骤110，在N型场效晶体管区域212和P型场效晶体管区域214中使浅沟槽隔离特征510凹陷成510’。浅沟槽隔离特征510’插入于鳍板410之间，使鳍板410延伸高于凹陷的浅沟槽隔离特征510’。在某些实施方式中，凹陷制程可包含干式蚀刻制程、湿式蚀刻制程、或/及其组合。在某些实施方式中，控制凹陷的深度(例如控制蚀刻时间)以曝露出鳍板410上部的所欲高度，称为410’。在某些实施方式中，鳍板410’包含磊晶堆叠310的各层。
请参照图1和图7，方法100进行至步骤112，在N型场效晶体管区域212和P型场效晶体管区域214中，形成虚设(dummy)介电层520于鳍板410’上方。在某些实施方式中，虚设介电层520可包含氧化硅、氮化硅、高介电常数介电材料、或/及其他适当的材料。在各种实施例中，可使用化学气相沉积(CVD)制程、次大气压化学气相沉积(subatmospheric CVD,SACVD)制程、可流动式化学气相沉积(flowable CVD)、原子层沉积(ALD)制程、物理气相沉积制程(physical vapor deposition,PVD)、或/及其他适当的制程沉积虚设介电层520。举例而言，虚设介电层520可用于避免后续的制程伤害鳍板410’(例如后续形成虚设栅极堆叠的过程)。
请参照图1和图8，方法100进行至步骤114，在N型场效晶体管区域212和P型场效晶体管区域214中形成栅极堆叠610。在一实施方式中，栅极堆叠610是虚设(牺牲)栅极堆叠而且将会被装置200后续制程阶段中的最终栅极堆叠取代。尤其是，如下文所述，虚设栅极堆叠610在之后的制程阶段中可被高介电常数(high K)介电层及金属栅极(metal gate)堆叠取代。在某些实施方式中，虚设栅极堆叠610形成于基板210上方而且至少部分配置于鳍板410’上方。虚设栅极堆叠610下方的鳍板410’的部分可称为通道区域620。虚拟栅极堆叠610也可定义鳍板410’的源极/漏极(S/D)区域630，例如，鳍板410’邻近通道区域620和鳍板410’相对侧的区域。
在某些实施方式中，虚设栅极堆叠610包含虚设介电层520、电极层614及栅极硬遮罩616，栅极硬遮罩616可包含多层618及619(例如氧化层618及氮化层619)。在某些实施方式中，虚设栅极堆叠610不包含虚设介电层520，例如，在沉积虚设栅极堆叠610前移除虚设介电层520。在某些实施方式中，栅极堆叠包含额外的虚设栅极介电层增加或取代虚设介电层520。在某些实施方式中，使用各种制程步骤形成虚设栅极堆叠610，例如层沉积、图案化、蚀刻及其他适当的制程步骤。例示性的层沉积制程包含化学气相沉积(包含低压化学气相沉积及等离子增强化学气相沉积)、物理气相沉积、原子层气相沉积、热氧化、电子束蒸镀(e-beam evaporation)、或其他适当的沉积技术、或其组合。举例说明形成栅极堆叠，图案化制程包含微影制程(例如光学微影或电子束微影)，微影制程可还包含涂覆光阻(例如旋转涂覆)、软烤、光罩对准、曝光、后曝光烘烤、光阻显影、清洗、干燥(例如旋转干燥或/及硬烤)、其他适当的微影技术、或/及其组合。在某些实施方式中，蚀刻制程可包含干式蚀刻(例如反应式离子蚀刻)、湿式蚀刻、或/及其他蚀刻方式。
如前文所述，虚设栅极堆叠610可包含额外的栅极介电层。例如，虚设栅极堆叠610可包含氧化硅。可替代地或额外地，虚设栅极堆叠610的栅极介电层可包含氮化硅、高介电常数介电材料或其他适当的材料。在某些实施方式中，电极层614可包含多晶硅(polysilicon)。在某些实施方式中，栅极硬遮罩616包含氧化层618，例如衬垫氧化层，衬垫氧化层包含氧化硅。在某些实施方式中，栅极硬遮罩616包含氮化层619，例如衬垫氮化层，衬垫氮化层可包含Si3N4、氮氧化硅、或/及碳化硅。
再次参照图8，在某些实施方式中，在形成虚设栅极610之后，从基板210曝露的区域，包含未被虚设栅极610覆盖的鳍板410’，移除虚设介电层520。蚀刻制程可包含湿式蚀刻、干式蚀刻、或/及其组合。
如前文所述，揭露制造方式的第2-8图绘示在N型场效晶体管区域212和P型场效晶体管区域214上执行方法100。从图9A及以下图式开始，本揭露内容绘示分别在于N型场效晶体管区域212中形成装置200N及在P型场效晶体管区域214中形成装置214P的不同制程步骤。
参照第1、9A及9B图，方法100进行至步骤116，在N型场效晶体管区域212中的源极/漏极区域630中移除第一磊晶层314，同时用第一图案化硬遮罩730覆盖P型场效晶体管区域214。在某些实施方式中，在移除N型场效晶体管区域212中的第一磊晶层314之前，形成第一图案化硬遮罩730覆盖P型场效晶体管区域214。第一图案化硬遮罩730可包含使用微影制程形成的图案化光阻层。可替代地，可使用沉积硬遮罩层，再使用微影制程形成图案化光阻层于硬遮罩层上方，并透过图案化光阻层蚀刻硬遮罩材料层形成第一图案化硬遮罩730。
在目前的实施方式中，在形成图案化硬遮罩730后，从N型场效晶体管区域212中的源极/漏极区域630移除磊晶堆叠310的第一磊晶层314。为了清楚起见，在移除第一磊晶层314后，磊晶堆叠310称为310R。图9A绘示间隙810取代磊晶层314(绘示于图8)。可使用周遭环境(例如空气、氮气)填充间隙810。在一实施方式中，使用选择性湿式蚀刻制程移除第一磊晶层314。在某些实施方式中，选择性湿式蚀刻制程包含APM蚀刻(例如氢氧化氨-过氧化氢-水的混和物)。在某些实施方式中，选择性移除包含先氧化锗化硅，再移除锗化硅的氧化物(SiGeOx)。举例来说，可使用O3清洗来氧化，然后使用蚀刻液例如NH4OH移除锗化硅的氧化物(SiGeOx)。在一实施方式中，第一磊晶层314是锗化硅而且第二磊晶层316是硅，能够选择性移除第一磊晶层314。
如图9C及图9D所示，在移除N型场效晶体管区域212中的第一磊晶层314之后，使用蚀刻制程移除第一图案化硬遮罩730。在一实施例中，第一图案化硬遮罩730是光阻图案，使用湿式去除光阻(wet stripping)或/及等离子灰化(plasma ashing)移除第一图案化硬遮罩730。
参照图1及图10A-10B，方法100进行至步骤118，形成间隔层820于N型场效晶体管区域212和P型场效晶体管区域214的上方。间隔层820可为形成于N型场效晶体管区域212和P型场效晶体管区域214上方的保形(conformal)介电层。间隔层820可形成间隔元件于虚设栅极堆叠610的侧壁上。间隔层820也可填充上述步骤116移除磊晶层后提供的间隙810。为了清楚起见，在使用间隔层820填充间隙810后，磊晶堆叠310R称为310RS。
间隔层820可包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅(SiCN)薄膜、碳氧化硅、SiOCN薄膜、或/及其组合。在某些实施方式中，间隔层820包含多层，例如主要间隔壁、衬里层、及其类似物。举例来说，可沉积介电材料于虚设栅极堆叠610上方形成间隔层820，使用的沉积制程例如化学气相沉积制程、次大气压化学气相沉积(subatmospheric CVD,SACVD)制程、可流动式化学气相沉积(flowable CVD)、原子层沉积(ALD)制程、物理气相沉积制程(physical vapor deposition,PVD)、或/及其他适当的制程沉积。在特定实施方式中，沉积之后可以回蚀(例如非等向性蚀刻)介电材料。
再次参照图1、图10A及图10B，方法100进行至步骤120，回蚀N型场效晶体管区域212和P型场效晶体管区域214中的间隔层820。在目前的实施方式中，回蚀间隔层820以曝露源极/漏极区域630中部分的鳍板410’。间隔层820可留在虚设栅极结构610的侧壁上形成间隔元件，而从虚设栅极堆叠610的顶面移除间隔层820。在某些实施方式中，回蚀间隔层820可包含湿式蚀刻制程、干式蚀刻制程、多重步骤蚀刻制程、或/及其组合。在N型场效晶体管区域212，当从曝露的磊晶堆叠310RS的顶面及水平面移除间隔层820，如图10A所示，间隔层820维持插入并配置于源极/漏极区域630中磊晶推叠310RS的第二磊晶层316的下方。间隔层配置于第二磊晶层316(例如纳米线)的下方。如图10B所示，在P型场效晶体管区域214中，从源极/漏极区域630中曝露的磊晶堆叠310移除间隔层820。
参照图1、图11A及图11B，方法100进行至步骤122，形成第一源极/漏极(S/D)区域特征830于N型场效晶体管区域212中，同时使用第二图案化硬遮罩840覆盖P型场效晶体管区域214。第二图案化硬遮罩840形成的方式在很多方面和上述图9B讨论的第一图案化硬遮罩730类似，包含前述讨论的材料。
在N型场效晶体管区域212中，可执行磊晶生长制程形成第一源极/漏极(S/D)区域特征830，磊晶生长制程提供磊晶材料包覆源极/漏极区域630中的磊晶堆叠310RS。在某些实施方式中，使用磊晶生长半导体材料835于第二磊晶层316上，形成第一源极/漏极(S/D)区域特征830。换句话说，磊晶生长的半导体材料835形成于纳米线316周围，这可被称为形成“包覆物(cladding)”环绕纳米线316。
在各种实施方式中，磊晶生长半导体材料835可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或/及其他适当的材料。在某些实施方式中，磊晶生长半导体材料835可为在磊晶制程期间原处(in-situ)掺杂。在某些实施方式中，磊晶生长半导体材料835可不为原处(in-situ)掺杂，举例来说，而是执行布植制程掺杂磊晶生长半导体材料835。
因此，和虚设栅极堆叠610相关的第一源极/漏极特征830包含第二磊晶层316及磊晶生长材料835。间隔层820的介电材料插入第二磊晶层316中。各磊晶层316(例如纳米线)延伸至通道区域620内，从而形成多重通道、多重源极/漏极区域的装置。在一实施方式中，在N型场效晶体管区域212中，第一源极/漏极特征830从上方包覆五个纳米线316并延伸至通道区域620内。在形成第一源极/漏极特征830于N型场效晶体管区域212中之后，使用蚀刻制程移除第二图案化硬遮罩840。
参照图1、图12A及图12B，方法100进行至步骤124，在P型场效晶体管区域214的源极/漏极区域630中形成第二源极/漏极特征850，同时使用第三图案化硬遮罩860覆盖N型场效晶体管区域212。形成第三图案化硬遮罩860的方式在很多方面和上述图9B讨论的第一图案化硬遮罩730类似，包含前述讨论的材料。
可执行磊晶生长制程形成第二源极/漏极特征850，磊晶生长制程提供磊晶生长材料包覆磊晶堆叠310。在某些实施方式中，磊晶生长半导体材料855于磊晶堆叠310上方以形成第二源极/漏极特征850，在磊晶堆叠310中，第一磊晶层314插入第二磊晶层316。因此，和第二源极/漏极特征850相关的虚设栅极堆叠610，第二源极/漏极特征850包含磊晶堆叠310及磊晶生长材料835并延伸至通道区域620中，进而形成单一磊晶堆叠源极/漏极区域的装置。在某些实施方式中，形成第二源极/漏极特征850的方式在很多方面和上述图11A讨论的第一源极/漏极特征830类似，包含前述讨论的材料。在某些实施方式中，半导体材料855不同于半导体材料835。在P型场效晶体管区域214中形成第二源极/漏极特征850，使用蚀刻制程移除第三图案化硬遮罩860。
参照图1、图13A及图13B，方法100进行至步骤126，在N型场效晶体管区域212和P型场效晶体管区域214中形成层间介电层(inter-layer dielectric,ILD)910。在某些实施方式中，层间介电层910包含例如四乙氧基硅烷(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅玻璃、或掺杂氧化硅，掺杂氧化硅例如为硼磷硅酸盐玻璃(borophosphosilicateglass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphosilicateglass,PSG)、硼掺杂硅玻璃(boron doped silicon glass,BSG)、或/及其他适当的介电材料。可使用等离子增强化学气相沉积(PECVD)制程或其他适当的沉积技术沉积层间介电层910。
在某些实施例中，在沉积层间介电层910后，可执行平坦化制程以曝露出虚设栅极堆叠610的顶面。例如，平坦化制程包含化学机械研磨制程(CMP)，化学机械研磨制程移除虚设栅极堆叠610上方的部分层间介电层910并平坦化半导体装置200的顶面。此外，化学机械研磨制程可移除虚设栅极堆叠610上方的栅极硬遮罩616以曝露出电极层614，电极层614可例如为多晶硅电极层。之后，在某些实施方式中，从基板210移除剩余的先前形成的虚设栅极堆叠610。在某些实施方式中，可移除电极层614而虚设介电层520未被移除。
参照图1、图14A及图14B，方法100进行至步骤128，移除虚设电极层614、虚设介电层520及第一磊晶层314以在N型场效晶体管区域212的通道区域620中形成第一栅极沟槽920，同时使用第四图案化硬遮罩930覆盖P型场效晶体管区域214。形成第四图案化硬遮罩930的方式在很多方面和上述图9B讨论的第一图案化硬遮罩730类似，包含前述讨论的材料。
可使用选择性蚀刻制程，例如选择性湿式蚀刻、选择性干式蚀刻、或其组合，移除虚设电极层614。移除虚设介电层520的方式在很多方面和上述图8讨论的蚀刻制程类似。移除第一磊晶层314的方式在很多方面和上述图9A讨论的蚀刻制程类似。图14A绘示间隙940取代通道区域620中的第一磊晶层314。可使用周围环境(例如空气、氮气)填充间隙940。通过移除第一磊晶层314，通道区域620中的磊晶堆叠310转变成到磊晶堆叠310R且曝露于第一栅极沟槽910内。然后使用蚀刻制程移除第四图案化硬遮罩930。在一实施例中，第四图案化硬遮罩930是光阻图案，使用湿式去除光阻(wet stripping)或/及等离子灰化(plasmaashing)移除第四图案化硬遮罩930。
参照图1、图15A及图15B，方法100进行至步骤130，形成第一最终栅极堆叠1010于第一栅极沟槽920内。第一最终栅极堆叠1010可为高介电常数介电质(high-K)/金属(metal)栅极堆叠，然而其他组成都有可能。在目前的实施方式中，第一最终栅极堆叠1010形成栅极，和栅极相关的通道区域620中的第二磊晶层316(纳米线)提供的多重通道，通道区域620被称为环绕式栅极(gate-all-around,GAA)装置。在目前的实施方式中，第一高介电常数介电质/金属栅极(HK/MG)结构1010形成于第一栅极沟槽920内。在各种实施方式中，第一高介电常数介电质/金属栅极结构1010包含介面层(interfacial layer)、形成于介面层上方的高介电常数栅极介电层1014、或/及形成于高介电常数栅极介电层1014上方的第一栅极金属层1016。此处使用和所述的高介电常数栅极介电质，包含具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(约3.9)。
在某些实施方式中，高介电常数介电质/金属栅极堆叠1010的介面层可包含介电材料，例如氧化硅、硅氧化铪(HfSiO)或氮氧化硅(SiON)。可使用化学氧化、热氧化、原子层沉积、化学气相沉积、或/及其他适当的方法形成介面层。高介电常数介电质/金属栅极堆叠1010的栅极介电层1014可包含高介电常数介电层，例如氧化铪。可替代地，高介电常数介电质/金属栅极堆叠1010的栅极介电层1014可包含其他高介电常数介电质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、SiON、氮氧化物、或其组合、或其他适当的材料。可使用原子层沉积、物理气相沉积、化学气相沉积、氧化、或/及其他适当的方法形成高介电常数栅极介电层1014。高介电常数栅极介电层1014也形成于P型场效晶体管区域214上方，之后高介电常数栅极介电层1014会被移除。
第一栅极金属层1016可包含单一层或替代性的多层结构、衬里层、浸润层(wetting layer)、黏着层(adhesion layer)、金属合金或金属硅化物；多层结构例如金属层的各种组合，金属层具有挑选过的功函数以增强装置的效能(功函数金属层)。举例来说，第一栅极金属层1016可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适当的金属材料或其组合。在各种实施方式中，可使用原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他适当的制程形成第一栅极金属层1016。在某些实施方式中，栅极介电层1014及第一栅极金属层1016也形成于P型场效晶体管区域214上方，之后会被移除。
在各种实施方式中，可执行化学机械研磨制程移除在P型场效晶体管区域214的高介电常数栅极介电层1014及第一栅极金属层1016，并移除N型场效晶体管区域212中过多的高介电常数栅极介电层1014及第一栅极金属层1016，进而提供基本上平坦的装置200的顶面。
参照图1、图16A及图16B，方法100进行至步骤132，移除虚设电极层614及虚设介电层520以形成P型场效晶体管区域214中的通道区域620中的第二栅极沟槽1020。因此，磊晶堆叠310曝露于第二栅极沟槽1020内。蚀刻制程可包含湿式蚀刻、干式蚀刻、或/及其组合。在某些实施方式中，蚀刻制程用以选择性蚀刻虚设电极层614及虚设介电层520而基本上不蚀刻间隔层820、层间介电层910及第一最终栅极堆叠。因此，利用自我对准(self-alignment)的本质形成第二栅极沟槽1020，放宽制程上的限制。
参照图1、图17A和图17B，方法100进行至步骤134，在第二栅极沟槽1020内及磊晶堆叠310上方形成第二最终栅极堆叠1030以形成单一磊晶堆叠栅极。第二最终栅极堆叠1030可为高介电常数介电质/金属栅极的栅极堆叠，然而，其他组合也有可能。在某些实施方式中，第二最终栅极堆叠1030形成栅极associated with磊晶堆叠310，磊晶堆叠310具有多个第一磊晶层314作为多重栅极通道，多重栅极通道通过多个第二磊晶层316分隔以引入高效率的应变至栅极通道中，提升装置效能。
在各种实施方式中，第二高介电常数介电质/金属栅极堆叠1030包含介面层、形成于介面层上方的高介电常数栅极介电层1014、或/及形成于高介电常数栅极介电层1014上方的第二栅极金属层1036。形成第二高介电常数介电质/金属栅极堆叠1030的方式可在很多方面和上述图15A讨论的第一高介电常数介电质/金属栅极堆叠1010类似，包含前文讨论的材料。第二栅极金属层1036可包含单一层或替代性的多层结构、衬里层、浸润层(wettinglayer)、黏着层(adhesion layer)、金属合金或金属硅化物；多层结构例如金属层的各种组合，金属层具有挑选过的功函数以增强装置的效能(功函数金属层)。举例来说，第二栅极金属层1036可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适当的金属材料或其组合。在各种实施方式中，可使用原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他适当的制程形成第二栅极金属层1036。
在各种实施方式中，可执行化学机械研磨制程移除在N型场效晶体管区域212的高介电常数栅极介电层1014及第二栅极金属层1036，并移除P型场效晶体管区域214中过多的高介电常数栅极介电层1014及第二栅极金属层1036，提供基本上平坦的装置200的顶面。
如方法100所示，N型场效晶体管区域的装置200N使用环绕式栅极结构且P型场效晶体管区域的装置200P是单一磊晶堆叠栅极。装置200N绘示于图17A中的等角视图且对应图18A(沿线段A-A穿过第一最终栅极堆叠1010的剖面)的剖面示意图、图18B(沿线段B-B穿过第一源极/漏极特征830的剖面)的剖面示意图、图18C(沿线段C-C穿过通道区域620及源极/漏极区域630的剖面)的剖面示意图。多重栅极装置200P绘示于图17B中的等角视图且对应图19A(沿线段A-A穿过第二最终栅极堆叠1030的剖面)的剖面示意图、图19B(沿线段B-B穿过第二源极/漏极特征850的剖面)的剖面示意图、图19C(沿线段C-C穿过通道区域620及源极/漏极区域630的剖面)的剖面示意图。
在N型场效晶体管区域212中，如图18A及图18C所示，栅极介电层1014配置于第二磊晶层316(例如纳米线)的下方。然而，在其他的实施方式中，第一高介电常数介电层/金属栅极堆叠1010的其他部分(例如第一栅极金属层1016)也可配置于第二磊晶层316下。在某些实施方式中，装置200可为鳍式场效晶体管装置，鳍式场效晶体管装置的栅极形成于通道区域620的至少两面上(例如顶面和两侧壁)。在目前的实施方式中，装置200在N型场效晶体管区域212中具有环绕式栅极。如前文所述，在目前的实施方式中，第二磊晶层316的厚度(纳米线的直径)被选为大于第一磊晶层314以增强N型场效晶体管的栅极电流。图18B及图18C的装置200绘示第一源极/漏极特征830，第一源极/漏极特征830具有磊晶生长包覆层835配置于第二磊晶层316(例如纳米线)的多个面上，而间隔层820配置于第二磊晶层316之间。间隔层820接触通道区域620中的栅极介电层1014。第一极/漏极特征830形成于磊晶堆叠310RS的上方，磊晶堆叠310RS具有多重纳米线且各纳米线(第二磊晶材料316)延伸至通道区域620中，进而形成环绕式栅极、多重源极/漏极的结构。在某些实施方式中，源极/漏极区域630的纳米线总数和通道区域中纳米线的总数相同。
在P型场效晶体管区域214中，如图19A及图19C绘示，栅极介电层1014包覆磊晶堆叠310周围，磊晶堆叠310具有被第二磊晶层316插入的第一磊晶层314。在某些实施方式中，装置200可为鳍式场效晶体管装置，鳍式场效晶体管装置的栅极形成于通道区域620的至少两面上(例如顶面和两侧壁)或/及具有其他的构造。在目前的实施方式中，装置200P在P型场效晶体管区域214中具有单一磊晶堆叠栅极。需要注意的是P型场效晶体管区域214的通道区域620中，第一磊晶层314的总数比N型场效晶体管区域212的通道区域620中的纳米线(第二磊晶层316)的总数多1，这是基于P型场效晶体管的效能考量，例如增强P型场效晶体管的栅极电流。
图19B及图19C中的装置200N绘示的第二源极/漏极特征850具有磊晶生长包覆层855配置于磊晶堆叠310上方。第二源极/漏极特征850延伸至通道区域620中，进而形成单一磊晶堆叠栅极、单一源极/漏极区域的结构。
额外的制程步骤可在方法100之前、期间及之后补充，而且根据方法100的各种实施方式，上述某些制程步骤可被取代或删除。
作为一实施例，形成装置200，使P型场效晶体管区域214的通道区域620中的第一磊晶层314总数相同于N型场效晶体管区域214的通道区域620中的纳米线(第二磊晶层316)总数。因为此缘故，在步骤104中，磊晶堆叠310的最上方的磊晶层式第二磊晶层316，而非第一磊晶层314。而且，在步骤124中，在形成在P型场效晶体管区域214的源极/漏极区域630中的第二源极/漏极特征850之前，使用选择性蚀刻制程移除最上方的第二磊晶层316。类似地，在步骤132中，在移除虚设电极层614及虚设介电层520以形成P型场效晶体管区域214中的通道区域620中的第二栅极沟槽1020之后，使用另一选择性蚀刻制程移除磊晶堆叠310最上方的第二磊晶层316。
基于前文所述，可以知道本揭露内容提供装置和形成装置的方法，此装置中N型场效晶体管中包含环绕式栅极、多重源极/漏极区域结构而且P型场效晶体管中包含单一磊晶堆叠栅极、单一磊晶堆叠源极/漏极结构。通过如此简单而且可实行的制程整合，此装置的P型场效晶体管区域中配备更多的通道层以增强P型场效晶体管的通道电流而且N型场效晶体管区域中具有更大的纳米线直径以增强N型场效晶体管的通道电流。
本揭露内容提供一种半导体装置的许多不同实施方式，半导体装置包含第一晶体管配置于半导体基板的上方，第一晶体管具有第一导电类型。第一晶体管包含第一磊晶层和第二磊晶层，第一磊晶层由第一半导体材料组成，第二磊晶层由第一半导体材料组成且配置于第一磊晶层上方。第一晶体管也包含第一栅极介电层，第一栅极介电层环绕第一和第二磊晶层且从第一磊晶层的顶面延伸至第二磊晶层的底面。第一磊晶层的顶面背对半导体基板而且第二磊晶层的底面面向半导体基板。第一晶体管也包含第一金属栅极层，第一金属栅极层环绕第一栅极介电层，第一栅极介电层包含第一和第二磊晶层。此装置也包含第二晶体管，第二晶体管具有第二导电类型且配置于半导体基板上方，第二导电类型和第一导电类型相反。第二晶体管包含第三磊晶层和第四磊晶层，第三磊晶层由第一半导体材料组成，第四磊晶层直接配置于第三磊晶层上且由第二半导体材料组成，第二半导体材料不同于第一半导体材料。第二晶体管也包含第二栅极介电层，第二栅极介电层配置于第三和第四磊晶层上方而且第二金属栅极层配置于第二栅极介电层上方。
在某些实施例中，第二栅极介电层直接配置于第三磊晶层和第四磊晶层的侧壁上。
在某些实施例中，第一晶体管还包含第一侧壁间隔件，第一侧壁间隔件沿第一金属栅极层的侧壁配置。
在某些实施方式中，第一晶体管还包含第一源极/漏极特征，第一源极/漏极特征包含第一磊晶层、第二磊晶层和第一侧壁间隔件。第二磊晶层配置于第一磊晶层上方。第一侧壁间隔件从第一磊晶层延伸至第二磊晶层。
在某些实施例中，第一源极/漏极特征还包含第一包覆层，第一包覆层配置于第一磊晶层和第二磊晶层的上方。
在某些实施例中，第二晶体管还包含第二侧壁间隔件，第二侧壁间隔件沿第二金属栅极层的侧壁配置。
在某些实施例中，第二晶体管还包含第二源极/漏极特征，第二源极/漏极特征包含第三磊晶层、第四磊晶层和第二包覆层。第四磊晶层直接配置于第三磊晶层上，第二包覆层配置于第三和第四磊晶层上方。
在某些实施例中，第二源极/漏极特征不包含第二侧壁间隔件。
在某些实施例中，第一晶体管还包含第一鳍板结构，第一磊晶层和第二磊晶层形成于第一鳍板结构上方，其中第二晶体管还包含第二鳍板结构，第三磊晶层和第四磊晶层形成于第二鳍板结构上方。
在某些实施例中，第一导电类型是n型且第二导电类型是p型。
在某些实施例中，第一磊晶层的厚度和第二磊晶层的厚度相同。第三磊晶层的厚度和第一磊晶层的厚度相同。第一磊晶层和第四磊晶层(第一磊晶层/第四磊晶层)厚度的比值介于约1.1-2.0。
在另一实施例中，一种装置包含N型场效晶体管(NFET)，N型场效晶体管配置于半导体基板上方。N型场效晶体管包含多个第一磊晶层，第一磊晶层由第一半导体材料组成。N型场效晶体管也包含第一栅极介电层，第一栅极介电层环绕各第一磊晶层且从一第一磊晶层的顶面延伸至下一第一磊晶层的底面。第一磊晶层的顶面背向半导体基板且第二磊晶层的底面面向半导体基板。N型场效晶体管也包含第一金属栅极层，第一金属栅极层环绕第一栅极介电层，第一栅极介电层包含磊晶层及第一侧壁间隔件，第一侧壁间隔件沿第一金属栅极层的侧壁配置。此装置也包含P型场效晶体管，P型场效晶体管配置于半导体基板上方。P型场效晶体管包含磊晶层的堆叠，磊晶层的堆叠具有第二磊晶层和第一磊晶层，第二磊晶层由第二半导体材料组成，第二半导体材料不同于第一半导体材料。一第一磊晶层插入各两相邻的第二磊晶层之间。第一磊晶层直接配置于第二磊晶层上。P型场效晶体管也包含第二栅极介电层，第二栅极介电层直接配置于磊晶层的堆叠的侧壁上，而且第二金属栅极层配置于第二栅极介电层上方。
在某些实施例中，N型场效晶体管还包含第一源极/漏极特征，第一源极/漏极特征包含多个第一磊晶层、第一侧壁间隔件和第一包覆层。第一侧壁间隔件从一第一磊晶层延伸至下一第一磊晶层。第一包覆层配置于各第一磊晶层的上方。
在某些实施例中，P型场效晶体管还包含第二源极/漏极特征，第二源极/漏极特征包含磊晶层的堆叠以及第二包覆层，第二包覆层配置于磊晶层的堆叠的上方。
在某些实施例中，第一磊晶层对第二磊晶层(第一磊晶层/第二磊晶层)的厚度比值介于约1.1-2.0。
在某些实施例中，N型场效晶体管中第一磊晶层的总数比P型场效晶体管中第二磊晶层的总数少一层。
在某些实施例中，N型场效晶体管中的第一磊晶层的总数和P型场效晶体管中第二磊晶层的总数相同。
在某些实施例中，在从部分的第一鳍板移除第二磊晶层以形成第一源极/漏极区域中的第一间隙之前，分别形成虚设栅极堆叠于第一通道区域和第二通道区域上方。
在又一实施方式中，一种方法包含在第一区域和第二区域中分别形成第一鳍板及第二鳍板于基板上方。第一鳍板具有第一源极/漏极区域及第一通道区域而且第二鳍板具有第二源极/漏极区域及第二通道区域。第一鳍板和第二鳍板都由磊晶层的堆叠组成，磊晶层的堆叠包含第一磊晶层和第二磊晶层，具有第一组成的第一磊晶层被具有第二组成的第二磊晶层插入。此方法也包含从部分的第一鳍板移除第二磊晶层以在第一源极/漏极区域中形成第一间距；使用介电材料填充第一间距；生长第三磊晶材料于第一源极/漏极区域中的各第一磊晶层的至少两表面上以形成第一源极/漏极特征，同时介电材料填充第一间距。此方法也包含生长第四磊晶材料于第二源极/漏极区域中的第二鳍板以形成第二源极/漏极特征；形成介电层于第一源极/漏极特征和第二源极/漏极特征上方；以及从第一通道区域中的部分第一鳍板移除第二磊晶层。方法包含，在移除第二磊晶层之后，形成第一栅极堆叠于第一通道区域的第一鳍板上方。第一栅极堆叠配置于第一通道区域的各第一磊晶层的下方。此方法也包含形成第二栅极堆叠于第二通道区域的第二鳍板的上方。第二栅极堆叠包覆环绕第二通道区域的第二鳍板。
在某些实施例中，从部分的第一鳍板移除第二磊晶层以形成第一源极/漏极区域中的第一间隙的步骤包含在移除第二磊晶层之前移除虚设栅极堆叠，其中形成第二栅极堆叠于第二通道区域的第二鳍板包含移除虚设栅极堆叠，其中形成第二栅极堆叠于第二通道区域的第二鳍板上方包含在形成第二栅极堆叠之前移除最上层的第二磊晶层。
前文概括数个实施例的特征，以便彼等熟习此项技术者可更佳地理解本揭示内容的态样。彼等熟悉此项技术者应了解，本揭示内容可易于作为设计或修正其他制程及结构的基础，而实现与本案介绍的实施例相同的目的及/或达到与其相同的优势。彼等熟悉此项技术者亦应了解，此种同等构造不脱离本揭示内容的精神及范畴，而且可在不脱离本揭示内容精神及范畴的情况下进行多种变更、取代及更动。

Claims (1)

1.一种多重栅极装置，其特征在于，包含：
一第一晶体管，该第一晶体管具有一第一导电类型，配置于一半导体基板上，该第一晶体管包含：
一第一磊晶层，该第一磊晶层由一第一半导体材料组成；
一第二磊晶层，该第二磊晶层由一第一半导体材料组成且配置于该第一磊晶层上方；
一第一栅极介电层，环绕该第一磊晶层和该第二磊晶层且从该第一磊晶层的一顶面延伸至该第二磊晶层的一底面，该第一磊晶层的该顶面背对该半导体基板且该第二磊晶层的该底面面对该半导体基板；以及
一第一金属栅极层，环绕该第一栅极介电层，该第一栅极介电层包含该第一磊晶层和该第二磊晶层；以及
一第二晶体管，该第二晶体管具有一第二导电类型，配置于一半导体基板上，该第二导电类型和该第一导电类型相反，该第二晶体管包含：
一第三磊晶层，该第三磊晶层由该第一半导体材料组成；
一第四磊晶层，该第四磊晶层直接配置于该第三磊晶层上方且由一第二半导体材料组成，该第二半导体材料不同于该第一半导体材料；
一第二栅极介电层，配置于该第三磊晶层和该第四磊晶层上方；以及
一第二金属栅极层，配置于该第二栅极介电层上方。
CN201610979819.6A 2015-11-16 2016-11-08 多重栅极装置 Pending CN106711221A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/941,745 US9899387B2 (en) 2015-11-16 2015-11-16 Multi-gate device and method of fabrication thereof
US14/941,745 2015-11-16

Publications (1)

Publication Number Publication Date
CN106711221A true CN106711221A (zh) 2017-05-24

Family

ID=58692146

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610979819.6A Pending CN106711221A (zh) 2015-11-16 2016-11-08 多重栅极装置

Country Status (3)

Country Link
US (2) US9899387B2 (zh)
CN (1) CN106711221A (zh)
TW (1) TW201729340A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427905A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件
CN109841506A (zh) * 2017-11-27 2019-06-04 台湾积体电路制造股份有限公司 半导体装置
CN111261521A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111312819A (zh) * 2019-11-14 2020-06-19 中国科学院微电子研究所 一种堆叠纳米线或片环栅器件及其制备方法
CN112599588A (zh) * 2020-12-15 2021-04-02 陈小建 SiC半导体器件及其制备方法
CN113314521A (zh) * 2020-02-26 2021-08-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11177179B2 (en) 2017-08-30 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490459B2 (en) * 2017-08-25 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for source/drain contact formation in semiconductor devices
WO2015047354A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Improved cladding layer epitaxy via template engineering for heterogeneous integration on silicon
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10115807B2 (en) * 2015-11-18 2018-10-30 Globalfoundries Inc. Method, apparatus and system for improved performance using tall fins in finFET devices
WO2017155540A1 (en) * 2016-03-11 2017-09-14 Intel Corporation Techniques for forming transistors including group iii-v material nanowires using sacrificial group iv material layers
US9620590B1 (en) 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US11121131B2 (en) 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10211307B2 (en) * 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
US10651291B2 (en) 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
US10236220B1 (en) * 2017-08-31 2019-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US10714394B2 (en) 2017-09-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fin isolation structures of semiconductor devices
US10269965B1 (en) * 2017-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multi-gate semiconductor device and method for forming the same
US10243061B1 (en) 2017-11-15 2019-03-26 International Business Machines Corporation Nanosheet transistor
US10256158B1 (en) * 2017-11-22 2019-04-09 Globalfoundries Inc. Insulated epitaxial structures in nanosheet complementary field effect transistors
US10727320B2 (en) 2017-12-29 2020-07-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of manufacturing at least one field effect transistor having epitaxially grown electrodes
US11398476B2 (en) * 2018-05-16 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with hybrid fins
US10516064B1 (en) 2018-08-14 2019-12-24 International Business Machines Corporation Multiple width nanosheet devices
US11398474B2 (en) * 2018-09-18 2022-07-26 Intel Corporation Neighboring gate-all-around integrated circuit structures having disjoined epitaxial source or drain regions
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
DE102019117786B4 (de) 2018-09-28 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reduzierung der parasitären kapazität für gate-all-around-vorrichtung durch bildung zusätzlicher innerer abstandshalter
CN110970369B (zh) * 2018-09-30 2022-08-02 中芯国际集成电路制造(上海)有限公司 Cmos反相器结构及其形成方法
KR102524803B1 (ko) 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11742410B2 (en) * 2019-01-03 2023-08-29 Intel Corporation Gate-all-around integrated circuit structures having oxide sub-fins
US11830933B2 (en) 2019-01-04 2023-11-28 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using bottom-up oxidation approach
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
CN112018113A (zh) 2019-05-29 2020-12-01 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11430892B2 (en) 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11456368B2 (en) 2019-08-22 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with hard mask layer over fin structure and method for forming the same
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11201243B2 (en) * 2019-09-03 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device and methods for producing the same
US10978567B2 (en) 2019-09-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment for ferroelectric transistors
US11205650B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output semiconductor devices
US11205711B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Selective inner spacer implementations
KR102284479B1 (ko) * 2019-10-31 2021-08-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레서를 갖는 반도체 디바이스의 구조체 및 형성 방법
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11264508B2 (en) 2020-01-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage prevention structure and method
US11430867B2 (en) 2020-01-24 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Channel mobility improvement
CN113178487A (zh) 2020-01-24 2021-07-27 台湾积体电路制造股份有限公司 半导体器件
US11862712B2 (en) 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11855225B2 (en) 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial bridge feature and methods of forming the same
CN113130484A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体装置
US11164952B2 (en) * 2020-03-07 2021-11-02 Qualcomm Incorporated Transistor with insulator
US11195937B2 (en) 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11532711B2 (en) 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11417766B2 (en) 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
DE102020131030A1 (de) 2020-05-12 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Siliziumkanal-anlassen
US11670723B2 (en) 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11532627B2 (en) 2020-05-22 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11532626B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US11232988B2 (en) 2020-05-29 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Wavy profile mitigation
US11508736B2 (en) 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11158634B1 (en) 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US12015066B2 (en) * 2020-06-17 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Triple layer high-k gate dielectric stack for workfunction engineering
US11348919B2 (en) 2020-06-25 2022-05-31 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using selective bottom-up approach
US11637109B2 (en) 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11264513B2 (en) 2020-06-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for transistors
US11233005B1 (en) 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11245036B1 (en) 2020-07-21 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention
US11735669B2 (en) 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11450673B2 (en) 2020-07-31 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Connection between source/drain and gate
US11984488B2 (en) 2020-07-31 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate device with air gap spacer and backside rail contact and method of fabricating thereof
US11329168B2 (en) 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11450662B2 (en) 2020-08-10 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation structure
US11437373B2 (en) 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US12279451B2 (en) 2020-08-31 2025-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain feature with multiple epitaxial layers
US11355502B2 (en) 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate recess and methods of forming the same
US11990472B2 (en) * 2020-09-23 2024-05-21 Intel Corporation Fabrication of gate-all-around integrated circuit structures having pre-spacer deposition cut gates
US11437245B2 (en) 2020-09-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium hump reduction
US12078551B2 (en) 2020-10-13 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Complementary bipolar junction transistor
US11404576B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
US11600625B2 (en) 2020-10-14 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an offset source/drain feature and method of fabricating thereof
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US11489078B2 (en) 2020-10-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Lightly-doped channel extensions
US11658119B2 (en) 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11444178B2 (en) 2020-11-13 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Inner spacer liner
US11362217B1 (en) 2020-11-23 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming transistors of different configurations
US11699760B2 (en) 2021-01-04 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for stacked multi-gate device
US11527534B2 (en) 2021-01-06 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-insulated semiconductor device
US11749566B2 (en) * 2021-01-15 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Inner filler layer for multi-patterned metal gate for nanostructure transistor
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11728394B2 (en) 2021-01-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US11710737B2 (en) 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US11605720B2 (en) 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate cap
US11444170B1 (en) 2021-03-12 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside self-aligned power rail and methods of forming the same
US11916105B2 (en) 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with corner isolation protection and methods of forming the same
US11854896B2 (en) 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with S/D bottom isolation and methods of forming the same
US11615987B2 (en) 2021-03-26 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside via with a low-k spacer
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11605638B2 (en) 2021-04-21 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with multiple threshold voltages
US11848372B2 (en) 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for reducing source/drain contact resistance at wafer backside
US11791402B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strained channels
US11973128B2 (en) 2021-05-27 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming multi-gate transistors
CN113611743B (zh) 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法
US11532733B1 (en) 2021-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric isolation structure for multi-gate transistors
US11855081B2 (en) 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epitaxial features
US12074206B2 (en) 2021-08-30 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with improved reliability
US12080603B2 (en) 2021-08-30 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Active region cut process
KR102891498B1 (ko) 2021-12-09 2025-11-26 삼성전자주식회사 반도체 소자
US20240170563A1 (en) * 2022-11-22 2024-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric Layer for Nanosheet Protection and Method of Forming the Same

Family Cites Families (167)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002088683A1 (en) * 2001-04-30 2002-11-07 The Board Of Trustees Of The University Of Illinois Method and apparatus for characterization of ultrathin silicon oxide films using mirror-enhanced polarized reflectance fourier transform infrared spectroscopy
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US7074657B2 (en) * 2003-11-14 2006-07-11 Advanced Micro Devices, Inc. Low-power multiple-channel fully depleted quantum well CMOSFETs
FR2864457B1 (fr) * 2003-12-31 2006-12-08 Commissariat Energie Atomique Procede de nettoyage par voie humide d'une surface notamment en un materiau de type silicium germanium.
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
FR2893446B1 (fr) * 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
JP4310399B2 (ja) * 2006-12-08 2009-08-05 株式会社東芝 半導体装置及びその製造方法
US7821061B2 (en) * 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8461055B2 (en) * 2007-05-03 2013-06-11 Soitec Process for preparing cleaned surfaces of strained silicon
FR2921757B1 (fr) * 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
WO2011004474A1 (ja) * 2009-07-08 2011-01-13 株式会社 東芝 半導体装置及びその製造方法
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8183104B2 (en) * 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US9099388B2 (en) * 2011-10-21 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. III-V multi-channel FinFETs
US8580624B2 (en) * 2011-11-01 2013-11-12 International Business Machines Corporation Nanowire FET and finFET hybrid technology
US8709888B2 (en) * 2011-12-16 2014-04-29 International Business Machines Corporation Hybrid CMOS nanowire mesh device and PDSOI device
US8563376B2 (en) * 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
US8722472B2 (en) * 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
WO2013095343A1 (en) * 2011-12-19 2013-06-27 Intel Corporation Group iii-n nanowire transistors
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
US9059024B2 (en) * 2011-12-20 2015-06-16 Intel Corporation Self-aligned contact metallization for reduced contact resistance
CN107195671B (zh) * 2011-12-23 2021-03-16 索尼公司 单轴应变纳米线结构
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
DE112011106006B4 (de) * 2011-12-23 2021-01-14 Intel Corp. Nanodrahtstrukturen mit Rundumkontakten und zugehöriges Herstellungsverfahren
WO2013095646A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure
KR101767352B1 (ko) * 2011-12-23 2017-08-10 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
CN104137237B (zh) * 2011-12-23 2018-10-09 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
WO2013095656A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
WO2013101230A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Variable gate width for gate all-around transistors
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR101352433B1 (ko) * 2012-04-04 2014-01-24 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8536029B1 (en) * 2012-06-21 2013-09-17 International Business Machines Corporation Nanowire FET and finFET
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
US8809131B2 (en) * 2012-07-17 2014-08-19 International Business Machines Corporation Replacement gate fin first wire last gate all around devices
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9006829B2 (en) * 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8679902B1 (en) * 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8716751B2 (en) * 2012-09-28 2014-05-06 Intel Corporation Methods of containing defects for non-silicon device engineering
CN103730366B (zh) * 2012-10-16 2018-07-31 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8748940B1 (en) * 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
KR102033579B1 (ko) * 2013-01-25 2019-10-17 삼성전자주식회사 나노 와이어 채널 구조의 반도체 소자 및 그 제조 방법
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9209302B2 (en) * 2013-03-13 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing the heights of source-drain sidewall spacers of FinFETs through etching
US9048087B2 (en) * 2013-03-14 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for wet clean of oxide layers over epitaxial layers
DE112013006527B4 (de) * 2013-03-15 2024-08-29 Sony Corporation Nanodrahttransistor mit Unterschicht-Ätzstopps
US8969149B2 (en) * 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
JP6106024B2 (ja) * 2013-05-21 2017-03-29 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法及び薄膜トランジスタ
KR102021765B1 (ko) * 2013-06-17 2019-09-17 삼성전자 주식회사 반도체 장치
KR102077447B1 (ko) * 2013-06-24 2020-02-14 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
CN104282560B (zh) * 2013-07-02 2018-07-27 中国科学院微电子研究所 级联堆叠纳米线mos晶体管制作方法
US9293333B2 (en) * 2013-07-17 2016-03-22 Globalfoundries Inc. FinFET work function metal formation
US9716174B2 (en) * 2013-07-18 2017-07-25 Globalfoundries Inc. Electrical isolation of FinFET active region by selective oxidation of sacrificial layer
US9209086B2 (en) * 2013-07-22 2015-12-08 Globalfoundries Inc. Low temperature salicide for replacement gate nanowires
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
KR102069609B1 (ko) * 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US8872161B1 (en) * 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
US9257545B2 (en) * 2013-09-12 2016-02-09 Globalfoundries Inc. Stacked nanowire device with variable number of nanowire channels
WO2015047354A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Improved cladding layer epitaxy via template engineering for heterogeneous integration on silicon
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US9263520B2 (en) * 2013-10-10 2016-02-16 Globalfoundries Inc. Facilitating fabricating gate-all-around nanowire field-effect transistors
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
CN105874572B (zh) * 2013-12-19 2019-08-27 英特尔公司 具有基于混合几何形状的有源区的非平面半导体器件
US9653584B2 (en) * 2013-12-23 2017-05-16 Intel Corporation Pre-sculpting of Si fin elements prior to cladding for transistor channel applications
US9508712B2 (en) * 2014-01-02 2016-11-29 Globalfoundries Inc. Semiconductor device with a multiple nanowire channel structure and methods of variably connecting such nanowires for current density modulation
FR3016237B1 (fr) * 2014-01-07 2017-06-09 Commissariat Energie Atomique Dispositif a nanofils de semi-conducteur partiellement entoures par une grille
US9111986B2 (en) * 2014-01-09 2015-08-18 International Business Machines Corporation Self-aligned emitter-base-collector bipolar junction transistors with a single crystal raised extrinsic base
US9391171B2 (en) * 2014-01-24 2016-07-12 International Business Machines Corporation Fin field effect transistor including a strained epitaxial semiconductor shell
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9257450B2 (en) * 2014-02-18 2016-02-09 Stmicroelectronics, Inc. Semiconductor device including groups of stacked nanowires and related methods
CN104867873B (zh) * 2014-02-21 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106030815B (zh) * 2014-03-24 2020-01-21 英特尔公司 制造纳米线器件的内部间隔体的集成方法
US9318552B2 (en) * 2014-05-21 2016-04-19 Globalfoundries Inc. Methods of forming conductive contact structures for a semiconductor device with a larger metal silicide contact area and the resulting devices
KR102158963B1 (ko) * 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150357433A1 (en) * 2014-06-09 2015-12-10 GlobalFoundries, Inc. INTEGRATED CIRCUITS WITH VERTICAL JUNCTIONS BETWEEN nFETS AND pFETS, AND METHODS OF MANUFACTURING THE SAME
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
JP6428789B2 (ja) * 2014-06-24 2018-11-28 インテル・コーポレーション 集積回路、相補型金属酸化膜半導体（ｃｍｏｓ）デバイス、コンピューティングシステム、および方法
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9443978B2 (en) * 2014-07-14 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device having gate-all-around transistor and method of manufacturing the same
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9576856B2 (en) * 2014-10-27 2017-02-21 Globalfoundries Inc. Fabrication of nanowire field effect transistor structures
US9614056B2 (en) * 2014-10-28 2017-04-04 Globalfoundries Inc. Methods of forming a tri-gate FinFET device
US9276064B1 (en) * 2014-11-07 2016-03-01 Globalfoundries Inc. Fabricating stacked nanowire, field-effect transistors
US10170537B2 (en) * 2014-12-23 2019-01-01 International Business Machines Corporation Capacitor structure compatible with nanowire CMOS
US20160190239A1 (en) * 2014-12-26 2016-06-30 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9543323B2 (en) * 2015-01-13 2017-01-10 International Business Machines Corporation Strain release in PFET regions
KR20160112778A (ko) * 2015-03-20 2016-09-28 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체
US9780166B2 (en) * 2015-03-30 2017-10-03 International Business Machines Corporation Forming multi-stack nanowires using a common release material
US9385218B1 (en) * 2015-04-23 2016-07-05 International Business Machines Corporation Method and structure for forming dielectric isolated FinFET with improved source/drain epitaxy
US9437502B1 (en) * 2015-06-12 2016-09-06 International Business Machines Corporation Method to form stacked germanium nanowires and stacked III-V nanowires
US10249740B2 (en) * 2015-06-27 2019-04-02 Intel Corporation Ge nano wire transistor with GaAs as the sacrificial layer
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9859430B2 (en) * 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
EP3112316B1 (en) * 2015-07-02 2018-05-02 IMEC vzw Method for manufacturing transistor devices comprising multiple nanowire channels
US9613871B2 (en) * 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9425259B1 (en) * 2015-07-17 2016-08-23 Samsung Electronics Co., Ltd. Semiconductor device having a fin
US9837416B2 (en) * 2015-07-31 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Multi-threshold voltage field effect transistor and manufacturing method thereof
US9607990B2 (en) * 2015-08-28 2017-03-28 International Business Machines Corporation Method to form strained nFET and strained pFET nanowires on a same substrate
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
WO2017052644A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Fabrication of multi-channel nanowire devices with self-aligned internal spacers and soi finfets using selective silicon nitride capping
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9716142B2 (en) * 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
KR102379701B1 (ko) * 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US10276572B2 (en) * 2015-11-05 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) * 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
FR3043837B1 (fr) * 2015-11-17 2017-12-15 Commissariat Energie Atomique Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9627540B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9601569B1 (en) * 2015-12-07 2017-03-21 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure
US9899269B2 (en) * 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
KR102366953B1 (ko) * 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9929266B2 (en) * 2016-01-25 2018-03-27 International Business Machines Corporation Method and structure for incorporating strain in nanosheet devices
KR102343470B1 (ko) * 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9842835B1 (en) * 2016-10-10 2017-12-12 International Business Machines Corporation High density nanosheet diodes
FR3057702B1 (fr) * 2016-10-13 2018-12-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a grille enrobante
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US9923055B1 (en) * 2016-10-31 2018-03-20 International Business Machines Corporation Inner spacer for nanosheet transistors
CN108231590B (zh) * 2016-12-09 2023-03-14 Imec 非营利协会 水平纳米线半导体器件
US10002939B1 (en) * 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
EP3369702A1 (en) * 2017-03-03 2018-09-05 IMEC vzw Internal spacers for nanowire semiconductor devices
US9991254B1 (en) * 2017-03-09 2018-06-05 International Business Machines Corporation Forming horizontal bipolar junction transistor compatible with nanosheets
KR102285641B1 (ko) * 2017-03-10 2021-08-03 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10103065B1 (en) * 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
KR102465537B1 (ko) * 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
US10672742B2 (en) * 2017-10-26 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10141403B1 (en) * 2017-11-16 2018-11-27 International Business Machines Corporation Integrating thin and thick gate dielectric nanosheet transistors on same chip
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
US10600889B2 (en) * 2017-12-22 2020-03-24 International Business Machines Corporation Nanosheet transistors with thin inner spacers and tight pitch gate

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427905B (zh) * 2017-08-30 2023-06-23 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件
CN109427905A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件
US11177179B2 (en) 2017-08-30 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11195763B2 (en) 2017-08-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN109841506A (zh) * 2017-11-27 2019-06-04 台湾积体电路制造股份有限公司 半导体装置
US11984450B2 (en) 2017-11-27 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having spacer residue
CN111261521A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111261521B (zh) * 2018-11-30 2023-09-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111312819A (zh) * 2019-11-14 2020-06-19 中国科学院微电子研究所 一种堆叠纳米线或片环栅器件及其制备方法
CN111312819B (zh) * 2019-11-14 2024-04-09 中国科学院微电子研究所 一种堆叠纳米线或片环栅器件及其制备方法
CN113314521A (zh) * 2020-02-26 2021-08-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113314521B (zh) * 2020-02-26 2025-01-17 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN112599588B (zh) * 2020-12-15 2023-08-25 陈小建 SiC半导体器件及其制备方法
CN112599588A (zh) * 2020-12-15 2021-04-02 陈小建 SiC半导体器件及其制备方法

Also Published As

Publication number Publication date
TW201729340A (zh) 2017-08-16
US20180175036A1 (en) 2018-06-21
US20170141112A1 (en) 2017-05-18
US9899387B2 (en) 2018-02-20
US10790280B2 (en) 2020-09-29

Similar Documents

Publication Publication Date Title
US11942548B2 (en) Multi-gate device and method of fabrication thereof
US11355611B2 (en) Multi-gate device and method of fabrication thereof
US10790280B2 (en) Multi-gate device and method of fabrication thereof
US10157799B2 (en) Multi-gate device and method of fabrication thereof
TWI737296B (zh) 半導體裝置及其製造方法
US10361220B2 (en) Method of forming FinFET channel and structures thereof
CN106469654B (zh) 半导体装置及其制造方法
US12191307B2 (en) Multi-gate device and related methods
US10522424B2 (en) FinFET doping methods and structures thereof
TWI863785B (zh) 製造半導體裝置的方法、多閘極半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170524