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TWI576965B - 可高度微縮的單層多晶矽非揮發性記憶胞 - Google Patents

可高度微縮的單層多晶矽非揮發性記憶胞 Download PDF

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TWI576965B
TWI576965B TW104119498A TW104119498A TWI576965B TW I576965 B TWI576965 B TW I576965B TW 104119498 A TW104119498 A TW 104119498A TW 104119498 A TW104119498 A TW 104119498A TW I576965 B TWI576965 B TW I576965B
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徐德訓
黎俊霄
陳學威
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力旺電子股份有限公司
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Description

可高度微縮的單層多晶矽非揮發性記憶胞
本發明概括而言係關於半導體記憶體技術領域，特別是一種可高度微縮的單層多晶矽非揮發性記憶胞，其具有更小的(＜ 1μm2 )記憶胞尺寸，同時能夠維持原本的記憶體特性。
隨著科技技發展，半導體記憶體元件已應用於各種電子裝置。例如，非揮發性記憶體(NVM)已被廣泛使用在手機、數位相機、個人數位助理、行動運算裝置，以及其他電子產品中。
非揮發性記憶體元件大致上分成多次程式化記憶體(MTP)和單次程式化記憶體(OTP)。多次程式化記憶體(MTP)可多次讀取和程式化，例如電子抹除式可程式化唯讀記憶體(EEPROM)和快閃記憶體被設計具有相關的電子電路，可支援不同的操作，例如程式化，抹除和讀取。單次程式化記憶體(OTP)具有程式化和讀取功能的電子電路，但並不具備抹除功能的電子電路。
單層多晶矽非揮發性記憶體結構因為可減少額外製程步驟而被提出來。單層多晶矽非揮發性記憶體用單層多晶矽形成儲存電荷的浮動閘極，可和一般互補式金氧半導體場效電晶體(CMOS)製程相容，因此可應用在嵌入式記憶體、混合模式電路的嵌入式非揮發性記憶體，以及微控制器(例如系統單晶片，SOC)等領域。
非揮發性記憶體的單位位元平均成本隨著單位位元的尺寸縮小而降低，因此該領域中，追求尺寸越來越小的非揮發性記憶體元件是目前的技術趨勢。然而，非揮發性記憶體元件可微縮程度受到輸入/輸出(I/O)離子井佈植設計規範的限制。通常該離子井佈植需將摻雜植入到基底中，到達比記憶體陣列區域的淺溝渠絕緣深度更深的接合深度。
本發明的主要目的為提供一改良的單層多晶矽多次程式化非揮發性記憶胞，其記憶胞尺寸能夠小於1μm2 。
本發明另一個目的為提供一改良的單層多晶矽多次程式化非揮發性記憶胞，具有縮小的記憶胞尺寸，不受限於輸入/輸出(I/O)離子井佈植設計規範。
根據本發明提供的非揮發性記憶胞，包含一半導體基底；一第一氧化物定義區及一第二氧化物定義區；一絕緣區域，分隔第一氧化物定義區及第二氧化物定義區；一PMOS選擇電晶體設於第一氧化物定義區上；一PMOS浮動閘極電晶體，設於第一氧化物定義區上並與PMOS選擇電晶體串聯；PMOS浮動閘極電晶體包含一覆蓋在該第一氧化物定義區上的一浮動閘極；一記憶體P型井區位於半導體基底中；一記憶體N型井區位於記憶體P型井區中；記憶體P型井區與第一氧化物定義區及第二氧化物定義區重疊；記憶體P型井區的接合深度比絕緣區域的溝渠深度深；記憶體N型井區僅與第一氧化物定義區重疊；記憶體N型井區的接合深度比絕緣區域的溝渠深度淺。
無庸置疑的，該領域的技術人士讀完接下來本發明較佳實施例的詳細描述與圖式後，均可了解本發明的目的。
在下面的描述中，已提供許多具體細節以便徹底理解本發明。然而，很明顯，對本領域技術人員而言，本發明還是可以在沒有這些具體細節的情況下實施。此外，一些公知的系統配置和製程步驟沒有被鉅細靡遺的披露出來，因為這些應是本領域技術人員所熟知的。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
同樣地，例示的裝置的實施例的附圖是半示意且未按比例繪製，並且，附圖中為了清楚呈現，某些尺寸可能被放大。此外，公開和描述多個實施例中具有通用的某些特徵時，相同或類似的特徵通常以相同的附圖標記描述，以方便於說明和描述。
專有名詞”氧化物定義(oxide define, OD)區”在該技術領域中普遍認為是一基底上矽質主表面的某一區域，通常為局部矽氧化(LOCOS)或淺溝渠絕緣(STI)區域以外的區域。專有名詞”氧化物定義(OD)區”也普遍可被理解為形成及操作主動電路元件例如電晶體的”主動區域”。
第1圖為本發明一實施例的示意性平面圖，為一單層多晶矽非揮發性記憶胞。第2圖為沿著第1圖切線I-I’截取的示意性剖面圖。例示的非揮發性記憶胞可為多次程式化記憶體(MTP)單元，但不限於此。須了解的是本發明也可應用於其他類型的記憶元件。
如第1圖所示，非揮發性記憶胞1包含至少兩個被隔開但緊密靠近的氧化物定義區，分別為第一氧化物定義區210與第二氧化物定義區220。埋設於半導體基底100中的絕緣區域200將第一氧化物定義區210與第二氧化物定義區220分隔開。半導體基底基底100可為P型摻雜矽基底(P-Sub)。根據本發明實施例，絕緣區域200可為淺溝渠絕緣(STI)區域，但不限於此。須了解第1圖所示佈局僅為例示說明，當然，其它依照第1圖修改或變化的佈局圖案亦可以使用。
根據本發明實施例，位於第一氧化物定義區210與第二氧化物定義區220間的絕緣區域200具有一寬度w，可小於或等於0.25微米，但不限於此。根據本發明實施例，位於第一氧化物定義區210與第二氧化物定義區220間的絕緣區域200的寬度w並不受限於輸入/輸出(I/O)離子井佈植的設計規範。根據本發明實施例，所述記憶體陣列並不會使用到或植入上述輸入/輸出(I/O)離子井。
如第1圖和第2圖所示，非揮發性記憶胞1包含一選擇電晶體10及一與選擇電晶體10串聯的浮動閘極電晶體20。串聯的選擇電晶體10與浮動閘極電晶體20直接位於第一氧化物定義區210上。根據本發明實施例，選擇電晶體10可為PMOS電晶體，包含P+ 源極摻雜區12，與一源極線SL耦合；一共用P+ 摻雜區14，與P+ 源極摻雜區12分隔開；一選擇閘極通道區32，位於P+ 源極摻雜區12與共用P+ 摻雜區14之間且接近半導體基底100的主表面100a；一選擇閘極(SG)110，覆蓋在選擇閘極通道區32上方且與一字元線(WL)耦合；以及一閘極介電層100a，位於選擇閘極110與選擇閘極通道區32之間。選擇閘極110的相對側壁上可設有側壁子(圖未示)。
根據本發明實施例，一N+ 摻雜區11設置在P+ 源極摻雜區12旁邊。N+ 摻雜區與P+ 源極摻雜區12相連。另提供一毗連接觸點(圖未示)使N+ 摻雜區11與P+ 源極摻雜區12之間形成短路。
浮動閘極電晶體20直接位於第一氧化物定義區210上，與選擇電晶體10共用第一氧化物定義區210。浮動閘極電晶體20藉由共用P+ 摻雜區14與選擇電晶體10串聯。閘極電晶體20與選擇電晶體10透過共用P+ 摻雜區14彼此串聯起來，在此例中形成兩個串聯在一起的PMOS電晶體。
浮動閘極電晶體20包含一浮動閘極120覆蓋在第一氧化物定義區210上。根據本發明實施例，浮動閘極120由單層多晶矽構成。根據本發明實施例，浮動閘極電晶體20作為非揮發性記憶胞1的電荷儲存元件。根據本發明實施例，選擇閘極110與浮動閘極120都為直線型延伸且互相平行。
浮動閘極電晶體20另包含位於浮動閘極120一側的共用P+ 摻雜區14；位於浮動閘極120另外一側的P+ 汲極摻雜區16；一浮動閘極通道區34介於共用P+ 摻雜區14與P+ 汲極摻雜區16之間；P+ 汲極摻雜區16與一位元線BL耦合；一閘極介電層120a位於浮動閘極120與浮動閘極通道區34之間。根據本發明實施例，閘極介電層120a與閘極介電層110a的厚度大致相同。
根據本發明實施例，非揮發性記憶胞1另包含一浮動閘極延伸部122，自浮動閘極120連續延伸至第二氧化物定義區220，與一位於第二氧化物定義區的抹除閘極(EG)區域30(與一抹除線EL耦合)相鄰。浮動閘極延伸部122橫跨第一氧化物定義區210與第二氧化物定義區220之間的絕緣區域200，並且覆蓋部分第二氧化物定義區220以與抹除閘極區域30電容偶合。根據本發明實施例，抹除閘極區域30包含一重疊擴散汲極(double diffused drain, DDD)區108，及一位於重疊擴散汲極區108內的N+ 摻雜區18。根據本發明實施例，浮動閘極延伸部122與重疊擴散汲極區108之間具有一閘極介電層122a。
根據本發明實施例，重疊擴散汲極區108可為N型摻雜區域。根據本發明實施例，一N+ 摻雜區18位於未被浮動閘極延伸部122覆蓋的重疊擴散汲極區108中。當記憶體在運作狀態時，N+ 摻雜區18與重疊擴散汲極區108同時和一抹除線電壓VEL 電性連接。根據本發明實施例，在抹除閘極區域30內設置重疊擴散汲極區108，可增加接面的崩潰電壓，強化元件特性。
根據本發明實施例，非揮發性記憶胞1另包含一位於半導體基底100中的記憶體P型井區102，與一位於記憶體P型井區102中的淺層記憶體N型井區104。根據本發明實施例，記憶體P型井區102具有自半導體基底100主表面100a以下的接合深度d1，大於絕緣區域200的溝渠深度d。根據本發明實施例，記憶體N型井區102具有自半導體基底100主表面100a以下的接合深度d2，小於絕緣區域200的溝渠深度d。根據本發明實施例，絕緣區域200的溝渠深度d可為2700至3700埃之間，但不限於此。
如第2圖所示，根據本發明實施例，選擇電晶體10與浮動閘極電晶體20位於記憶體N型井區104內。N+ 摻雜區11、P+ 源極摻雜區12、共用P+ 摻雜區14和P+ 汲極摻雜區16也都位於記憶體N型井區104內。N+ 摻雜區18和重疊擴散汲極區108則位於記憶體P型井區102內。根據本發明實施例，抹除閘極區域30另包含位於重疊擴散汲極區108正下方的部分記憶體P型井區102。根據本發明實施例，藉由一P+ 拾取區101，可將半導體基底100電性連接至一基底電壓Vsub 。
第3圖至第9圖為示意性剖面圖，說明根據本發明一實施例在半導體基底100中製作記憶體N型井區104、記憶體P型井區102及重疊擴散汲極區108的步驟。其中，沿用相同的附圖標記來表示相同的材料層、區域與元件。根據本發明實施例，需要額外兩道光罩，定義記憶體N型井區104、記憶體P型井區102和重疊擴散汲極區108在半導體基底100中所屬的區域。
如第3圖所示，在半導體基底100中形成絕緣區域200(例如淺溝渠絕緣)，在半導體基底100主表面100a上定義出第一氧化物定義區210和第二氧化物定義區220。絕緣區域200的溝渠深度如先前所述，為2700至3700埃之間。
如第4圖所示，提供第一佈植遮罩400覆蓋住半導體基底100。第一佈植遮罩400具有開口410，定義出後續將形成的記憶體N型井區104的區域。離子佈植製程401將N型摻雜經由開口410植入半導體基底100中，形成第一淺層記憶體N型井區(MNW-1)，目的是避免元件發生穿透效應造成不正常導通。根據本發明實施例，第一淺層記憶體N型井區(MNW-1)的接面深度小於絕緣區域200的溝渠深度d。
如第5圖所示，接著，離子佈植製程402同樣利用第一佈植遮罩400，在第一淺層記憶體N型井區(MNW-1)中形成第二淺層記憶體N型井區(MNW-2)，目的是調整元件的臨界電壓(Vt)。根據本發明實施例，第二淺層記憶體N型井區(MNW-2)的接面深度小於第一淺層記憶體N型井區(MNW-1)的接面深度。
如第6圖所示，再次利用第一佈植遮罩400進行離子佈植製程403，在半導體基底100中形成第一記憶體P型井區(MPW-1)，目的是提供元件更完整的隔離。第一記憶體P型井區(MPW-1)的接面深度不僅大於第一淺層記憶體N型井區(MNW-1)的接面深度，也大於絕緣區域200的溝渠深度d。形成第一記憶體P型井區(MPW-1)之後，即可移除第一佈植遮罩400。
接著如第7圖所示，提供第二佈植遮罩500覆蓋住半導體基底100。第二佈植遮罩500具有開口510，定義出後續將形成的N型重疊擴散汲極區108的區域。接著進行離子佈植製程501，將P型摻雜經由開口510植入半導體基底100中，形成N型重疊擴散汲極區108。
如第8圖所示，接著，離子佈植製程502同樣利用第二佈植遮罩500，將P型摻雜經由開口510植入半導體基底100中，形成第二記憶體P型井區(MPW-2)，目的是提供元件更完整的隔離。第二記憶體P型井區(MPW-2)的接面深度不僅大於第一淺層記憶體N型井區(MNW-1)的接面深度，也大於絕緣區域200的溝渠深度d。
如第9圖所示，第二記憶體P型井區(MPW-2)與第一記憶體P型井區(MPW-1)合併成為記憶體P型井區102。第一淺層記憶體N型井區(MNW-1)與第二淺層記憶體N型井區(MNW-2)合併成為記憶體N型井區104。接著，藉由與習知的互補式金氧半導體邏輯製程相容的製程，在半導體基底100上形成選擇電晶體、浮動閘極電晶體與抹除閘極區域。       該領域中的技術人士可輕易知道在本發明的教示範圍內，依然可做許多修改。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧非揮發性記憶胞
10‧‧‧選擇電晶體
11‧‧‧N+摻雜區
12‧‧‧P+源極摻雜區
14‧‧‧共用P+摻雜區
16‧‧‧P+汲極摻雜區
18‧‧‧N+摻雜區
20‧‧‧浮動閘極電晶體
30‧‧‧抹除閘極區域
32‧‧‧選擇閘極通道區
34‧‧‧浮動閘極通道區
100‧‧‧半導體基底
100a‧‧‧主表面
101‧‧‧P+拾取區
102‧‧‧記憶體P型井區
104‧‧‧記憶體N型井區
108‧‧‧重疊擴散汲極區
110‧‧‧選擇閘極
110a‧‧‧閘極介電層
120‧‧‧浮動閘極
120a‧‧‧閘極介電層
122‧‧‧浮動閘極延伸部
122a‧‧‧閘極介電層
200‧‧‧絕緣區域
210‧‧‧第一氧化物定義區
220‧‧‧第二氧化物定義區
400‧‧‧第一佈植遮罩
410‧‧‧開口
401‧‧‧離子佈植製程
402‧‧‧離子佈植製程
403‧‧‧離子佈植製程
500‧‧‧第二佈植遮罩
510‧‧‧開口
501‧‧‧離子佈植製程
502‧‧‧離子佈植製程
d‧‧‧溝渠深度
d1‧‧‧接合深度
d2‧‧‧接合深度
w‧‧‧寬度
MNW‧‧‧記憶體N型井
MNW-1‧‧‧第一淺層記憶體N型井區
MNW-2‧‧‧第二淺層記憶體N型井區
MPW‧‧‧記憶體P型井區
MPW-1‧‧‧第一記憶體P型井區
MPW-2‧‧‧第二記憶體P型井區
P-Sub‧‧‧P型摻雜矽基底
WL‧‧‧字元線
SG‧‧‧選擇閘極
FG‧‧‧浮動閘極
EG‧‧‧抹除閘極
SL‧‧‧源極線
BL‧‧‧位元線
EL‧‧‧抹除線
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。       第1圖為本發明一實施例的示意性平面圖，為一單層多晶矽非揮發性記憶胞。       第2圖為沿著第1圖切線I-I’截取的單層多晶矽非揮發性記憶胞示意性剖面圖。       第3圖至第9圖為示意性剖面圖，說明根據本發明一實施例在半導體基底中製作記憶體N型井區、記憶體P型井區及重疊擴散汲極區的步驟。       須注意的是所有圖式均為示意圖，以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
1‧‧‧非揮發性記憶胞
10‧‧‧選擇電晶體
11‧‧‧N+摻雜區
12‧‧‧P+源極摻雜區
14‧‧‧共用P+摻雜區
16‧‧‧P+汲極摻雜區
18‧‧‧N+摻雜區
20‧‧‧浮動閘極電晶體
30‧‧‧抹除閘極區域
32‧‧‧選擇閘極通道區
34‧‧‧浮動閘極通道區
100‧‧‧半導體基底
100a‧‧‧主表面
101‧‧‧P+拾取區
102‧‧‧記憶體P型井區
104‧‧‧記憶體N型井區
108‧‧‧重疊擴散汲極區
110‧‧‧選擇閘極
110a‧‧‧閘極介電層
120‧‧‧浮動閘極
120a‧‧‧閘極介電層
122‧‧‧浮動閘極延伸部
122a‧‧‧閘極介電層
200‧‧‧絕緣區域
d‧‧‧溝渠深度
d1‧‧‧接合深度
d2‧‧‧接合深度
w‧‧‧寬度
MNW‧‧‧記憶體N型井
MPW‧‧‧記憶體P型井區
P-Sub‧‧‧P型摻雜矽基底
WL‧‧‧字元線
SG‧‧‧選擇閘極
FG‧‧‧浮動閘極
EG‧‧‧抹除閘極
SL‧‧‧源極線
BL‧‧‧位元線
EL‧‧‧抹除線

Claims (12)

  1. 一種非揮發性記憶胞，包含：       一半導體基底；       一第一氧化物定義區及一第二氧化物定義區；       一絕緣區域分隔該第一氧化物定義區及該第二氧化物定義區，且該絕緣區域具有一溝渠深度；       一PMOS選擇電晶體設於該一第一氧化物定義區上；       一PMOS浮動閘極電晶體設於該第一氧化物定義區上並與該PMOS選擇電晶體串聯，其中該PMOS浮動閘極電晶體包含一覆蓋在該第一氧化物定義區上的一浮動閘極；       一記憶體P型井區位於該半導體基底中，其中該記憶體P型井區與該一第一氧化物定義區及該第二氧化物定義區重疊，且其中該記憶體P型井區的接合深度大於該絕緣區域的該溝渠深度；以及       一記憶體N型井區位於該記憶體P型井區中，其中該記憶體N型井區僅與該第一氧化物定義區重疊，且其中該記憶體N型井區的接合深度小於該絕緣區域的該溝渠深度。
  2. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該PMOS選擇電晶體與該PMOS浮動閘極電晶體共用該記憶體N型井區。
  3. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該PMOS選擇電晶體包含一P+ 源極摻雜區，位於該記憶體N型井區內；一共用P+ 摻雜區，與該P+ 源極摻雜區分隔開；一選擇閘極通道區，位在該P+ 源極摻雜區與該共用P+ 摻雜區之間且接近該半導體基底的主表面；一選擇閘極，覆蓋在該選擇閘極通道區上方；以及一閘極介電層，位於該選擇閘極與該選擇閘極通道區之間。
  4. 如申請專利範圍第3項所述的非揮發性記憶胞，其中該P+ 源極摻雜區與一源極線SL耦合。
  5. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該PMOS浮動閘極電晶體另包含該共用P+ 摻雜區位於該浮動閘極一側；一P+ 汲極摻雜區位於該浮動閘極另一側；一浮動閘極通道區介於該共用P+ 摻雜區與該P+ 汲極摻雜區之間；一閘極介電層位於該浮動閘極與該浮動閘極通道區之間。
  6. 如申請專利範圍第5項所述的非揮發性記憶胞，其中該P+ 汲極摻雜區與一位元線BL耦合。
  7. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該PMOS浮動閘極作為一電荷儲存元件。
  8. 如申請專利範圍第1項所述的非揮發性記憶胞，其中另包含一浮動閘極延伸部，自該浮動閘極連續延伸至該第二氧化物定義區，且與一位於該第二氧化物定義區的抹除閘極區域相鄰。
  9. 如申請專利範圍第8項所述的非揮發性記憶胞，其中該浮動閘極延伸部橫跨該第一氧化物定義區與該第二氧化物定義區之間的該絕緣區域，且覆蓋部分該第二氧化物定義區以與該抹除閘極區域電容偶合。
  10. 如申請專利範圍第8項所述的非揮發性記憶胞，其中該抹除閘極區域包含一重疊擴散汲極區，及一N+ 摻雜區位於該重疊擴散汲極區內。
  11. 如申請專利範圍第10項所述的非揮發性記憶胞，其中該重疊擴散汲極區為N型摻雜區域。
  12. 如申請專利範圍第10項所述的非揮發性記憶胞，其中該N+ 摻雜區及該重疊擴散汲極區與一抹除線電壓VEL 電性連接。
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