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TW201603033A - 一次編程的記憶胞及其陣列結構與操作方法 - Google Patents

一次編程的記憶胞及其陣列結構與操作方法 Download PDF

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TW201603033A
TW201603033A TW104108466A TW104108466A TW201603033A TW 201603033 A TW201603033 A TW 201603033A TW 104108466 A TW104108466 A TW 104108466A TW 104108466 A TW104108466 A TW 104108466A TW 201603033 A TW201603033 A TW 201603033A
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Abstract

一種一次編程的記憶胞，包括：電晶體、第一變容器與第二變容器。電晶體具有閘極、源極與汲極。閘極連接至字元線。源極連接至位元線。第一變容器的第一端連接至電晶體的汲極，第二端連接至第一編程線。第二變容器的第一端連接至電晶體的汲極，第二端連接至第二編程線。

Description

一次編程的記憶胞及其陣列結構與操作方法
本發明是有關於一種非揮發性記憶體(Non-volatile memory)，且特別是有關於一種一次編程的記憶胞(one time programming memory cell)及其陣列結構(array structure)與操作方法。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。
而根據編程的次數，非揮發性記憶體可進一步區分為：多次編程的記憶體(multi-time programming memory，簡稱MTP記憶體)、一次編程的記憶體(one time programming memory，簡稱OTP記憶體)或者光罩式唯讀記憶體(Mask ROM記憶體)。
基本上，使用者可以對MTP記憶體進行多次的編程，用以多次修改儲存資料。而使用者僅可以編程一次OTP記憶體，一旦OTP記憶體編程完成之後，其儲存資料將無法修改。而Mask ROM記憶體於出廠之後，所有的儲存資料已經記錄在其中，使用者僅能夠讀取Mask ROM記憶體中的儲存資料，而無法進行編程。
再者，OTP記憶體根據其特性可區分為熔絲型(fuse type)OTP記憶體與反熔絲型(anti-fuse type)OTP記憶體。熔絲型 OTP記憶體的記憶胞(memory cell)尚未進行編程(program)時，其為低電阻值的儲存狀態；而進行編程之後的記憶胞，其具備高電阻值的儲存狀態。
反熔絲型OTP記憶體的記憶胞尚未進行編程(program)時，其具備高電阻值的儲存狀態；而進行編程之後的記憶胞，其具備低電阻值的儲存狀態。
隨著半導體製程的演進，OTP記憶體的製程已經可以相容於CMOS的半導體製程。而在CMOS半導體製程持續進步下，更需要改進OTP記憶體的結構使得OTP記憶體具備更可靠的效能。
本發明之主要目的在於提出一次編程的記憶胞及其陣列結構與操作方法，用以達成記憶胞內100%備份(in-cell 100% redundancy)的效果。
本發明係有關於一種一次編程的記憶胞，包括：一P型基板；一第一閘極結構，形成於該P型基板的一表面上，並連接至一字元線；一第二閘極結構，形成於該P型基板的該表面上，並連接至一第一編程線；一第三閘極結構，形成於該P型基板的該表面上，並連接至一第二編程線；一第一N型擴散區，形成於該P型基板的該表面下且相鄰於該第一閘極結構的一第一側，且該第一N型擴散區連接至一位元線；一第二N型擴散區，形成於該P型基板的該表面下方且相鄰於該第一閘極結構的一第二側、該第二閘極結構的一第一側、該第三閘極結構的一第一側；其中，該第二閘極結構下方之通道區為一第一N型摻雜通道區，該第三閘極結構下方之通道區為一第二N型摻雜通道區，該第二閘極結構、該第一N型摻雜通道區與該第二N型擴散區形成一第一變容器；該第三閘極結構、該第二N型摻雜通道區與該第二N型擴散區形成一第二變容器；以及，該第一閘極結構、該P型基板、該第一N型擴散區與該第二N型擴散區形成一電晶體。
本發明係有關於一種一次編程的記憶胞，包括：一電晶體，具有一閘極連接至一字元線、一源極連接至一位元線、一汲極；一第一變容器，具有一第一端連接至該電晶體的該汲極，具有一第二端連接至一第一編程線；以及一第二變容器，具有一第一端連接至該電晶體的該汲極，具有一第二端連接至一第二編程線。
本發明係有關於一種陣列結構，包括：一第一一次編程的記憶胞，包括：一第一電晶體，具有一源極，一汲極連接至一第一位元線，一閘極連接至一第一字元線；一第一變容器，具有一第一端連接至該第一電晶體的該源極，一第二端連接至該第一編程線；以及一第二變容器，具有一第一端連接至該第一電晶體的該源極，一第二端連接至該第二編程線；以及一第二一次編程的記憶胞，包括：一第二電晶體，具有一源極，一汲極連接至該第一位元線，一閘極連接至一第二字元線；一第三變容器，具有一第一端連接至該第二電晶體的該源極，一第二端連接至該第一編程線；以及一第四變容器，具有一第一端連接至該第二電晶體的該源極，一第二端連接至該第二編程線。
本發明係有關於一種上述陣列結構的操作方法，包括下列步驟：進入一第一次編程週期，將該第一一次編程的記憶胞中的該第一變容器改為一第一電阻器；進入一確認週期，讀取該第一一次編程的記憶胞所產生的一第一讀取電流，並判斷該第一一次編程的記憶胞是否為一失敗記憶胞；以及於確認該第一一次編程的記憶胞為該失敗記憶胞時，進入一第二次編程週期，將該第一一次編程的記憶胞中的該第二變容器改為一第二電阻器。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧OTP記憶胞
110‧‧‧P型井區
111、121、131‧‧‧閘極氧化層
112、122、132‧‧‧多晶矽閘極
141、142‧‧‧N型擴散區
151、152、153、154‧‧‧接觸點
242‧‧‧N型擴展區
342‧‧‧N型井區
442‧‧‧N型佈植區
800‧‧‧陣列結構
S1210~S1216‧‧‧步驟流程
BL、BL0‧‧‧位元線
WL、WL0、WL1、WL2‧‧‧字元線
PL1‧‧‧第一編程線
PL2‧‧‧第二編程線
第1A圖至第1D圖所繪示為本發明OTP記憶胞的第一實施 例。
第2A圖至第2C圖所繪示為本發明OTP記憶胞的第二實施例。
第3圖所繪示為本發明OTP記憶胞的第三實施例。
第4圖所繪示為本發明OTP記憶胞的第四實施例。
第5圖所繪示為編程OTP記憶胞時的相關控制信號示意圖。
第6A圖與第6B圖所繪示為讀取編程記憶胞與未編程記憶胞的相關控制信號示意圖。
第7A圖與第7B圖所繪示為補救失敗記憶胞及讀取補救後記憶胞之相關控制信號示意圖。
第8A圖與第8B圖所繪示為利用本發明第一實施例OTP記憶胞所組成之陣列結構。
第9A圖至第9C圖繪示第一次編程週期時編程OTP記憶胞C00、C11、C02的流程。
第10A圖至第10C圖所繪示為確認週期時讀取所有OTP記憶胞的流程。
第11圖為第二次編程週期時修補編程失敗記憶胞的流程。
第12圖為本發明陣列結構之操作方法流程圖。
第13圖所示為本發明另一實施例的陣列結構上視圖。
請參照第1A圖至第1D圖，其所繪示為本發明OTP記憶胞的第一實施例。其中，第1A圖為第一實施例的立體圖；第1B圖為第一實施例的上視圖；第1C圖為第一實施例的a1、a2方向之剖面圖；以及，第1D為第一實施例的等效電路圖。
OTP記憶胞100具有P型井區110的基板。在P型井區110的上方形成第一閘極結構、第二閘極結構、與第三閘極結構。其中，第一閘極結構包括閘極氧化層111及其上方的第一多晶矽閘極112；第二閘極結構包括閘極氧化層121及其上方的第二多晶矽閘極122；以及第三閘極結構包括閘極氧化層131及 其上方的第三多晶矽閘極132。
如第1B圖所示，以三個閘極結構作為遮罩(mask)並進行離子佈植製程後，於P型井區110的基板形成第一N型擴散區141與第二N型擴散區142。其中，第一N型擴散區141相鄰於第一閘極結構的一側；第二N型擴散區142相鄰於第一閘極結構的一另一側。再者，第一接觸點151形成於第一N型擴散區141上；第二接觸點152形成於第一多晶矽閘極112上；第三接觸點153形成於第二多晶矽閘極122上；且第四接觸點154形成於第三多晶矽閘極132上。
如第1C圖所示，於金屬製程步驟時，將第一接觸點151連接至一位元線BL(bit line)；第二接觸點152連接至一字元線WL(word line)；第三接觸點153連接至第一編程線(program line)PL1；以及，第四接觸點154連接至第二編程線PL2。
再者，由第1C圖可知，第一N型擴散區141、第一閘極結構與第二N型擴散區142形成一N型電晶體(NMOS transistor)T；第二閘極結構與第二N型擴散區142形成一N型電容器(NMOS capacitor)C。同理，第三閘極結構與第二N型擴散區142形成另一N型電容器(未繪示)C’。
由第1D圖之繪示可知，N型電晶體T之閘極連接至字元線WL，N型電晶體T之第一N型擴散區141連接至位元線BL，N型電晶體T之第二N型擴散區142連接至N型電容器C與另一N型電容器C’的第一端。N型電容器C的第二端連接至第一編程線PL1，另一N型電容器C’的第二端連接至第二編程線PL2。
如第1C圖所示，二個N型電容器C、C’中，第二閘極結構以及第三閘極結構下方的通道區(channel region)為P型井區110，因此需要提供適當的正偏壓(positive bias voltage)至第二閘極結構以及第三閘極結構後，才會使得二個N型電容器C、C’成為具有電容值的電容器。
由於半導體製程的進步，於完成第一實施例的OTP記憶胞後，可再進一步的利用通道消除步驟來將二個N型電容器C、C’改為二個變容器(Varactor)。其中，通道消除步驟可為源/汲擴展步驟、井區形成步驟、或者離子佈植步驟。亦即，讓第二閘極結構以及第三閘極結構下方形成N型參雜通道區(N-type doped channel region)。以下詳細說明之。
請參照第2A圖至第2C圖，其所繪示為本發明OTP記憶胞的第二實施例。其中，第2A圖為第二實施例的上視圖；第2B圖為第二實施例的a1、a2方向之剖面圖；以及，第2C為第二實施例的等效電路圖。其中，第二實施例之立體圖與第一實施例相同，不再贅述。
由於半導體製程的進步，於完成第一實施例的OTP記憶胞後，先遮住(mask)N型電晶體T的區域，並於N型電容器C的區域進行源/汲擴展步驟(source/drain extension process)。因此，如第2B圖所示，進行源/汲擴展步驟時，第二閘極結構下方的通道區會形成N型擴展區242。一般來說，當P型通道長度為40nm以下時，二個N型擴展區242會結合(merge)在一起，將使得P型通道區消失並形成變容器Va。如第2B圖所示，第二閘極結構不需要提供任何偏壓電壓，變容器Va上即具有變容值。同理，第三閘極結構與二個N型擴展區242也會形成另一變容器Va’(未繪示)。再者，經過編程後，由變容器所組成的反熔絲型OTP記憶胞的效能(performance)會比N型電容器所組成的反熔絲型OTP記憶胞還要好。
同理，由第2C圖之繪示可知，N型電晶體T之閘極連接至字元線WL，N型電晶體T之第一N型擴散區141連接至位元線BL，N型電晶體T之第二N型擴散區142連接至變容器Va與另一變容器Va’的第一端。變容器Va的第二端連接至第一編程線PL1，另一變容器Va’的第二端連接至第二編程線PL2。
請參照第3圖，其所繪示為本發明OTP記憶胞的第 三實施例。其中，第三實施例之上視圖與等效電路圖與第二實施例相同，不再贅述。
於完成第一實施例的OTP記憶胞後，先遮住N型電晶體T的區域，並於N型電容器的區域進行N型井區形成步驟(N well forming process)。因此，如第3圖所示，進行N型井區形成步驟後，第二閘極結構下方的通道區會形成N型井區342，並使得P型通道區消失而形成變容器Va。同理，第三閘極結構下方的通道區也會形成N型井區342，並使得P型通道區消失而形成另一變容器Va’(未繪示)。
請參照第4圖，其所繪示為本發明OTP記憶胞的第四實施例。其中，第四實施例之上視圖與等效電路圖與第二實施例相同，不再贅述。
於完成第一實施例的OTP記憶胞後，先遮住N型電晶體T的區域，並於N型電容器的區域進行N型離子佈植步驟(N type ion implanting process)。因此，如第4圖所示，進行N型離子佈植步驟後，第二閘極結構下方的P型通道區會形成N型佈植區442，並使得P型通道區消失而形成變容器Va。同理，第三閘極結構下方的通道區也會形成另一N型佈植區，並使得P型通道區消失而形成另一變容器Va’(未繪示)。
請參照第5圖，其所繪示為編程OTP記憶胞時的相關控制信號示意圖。於編程週期時，當OTP記憶胞為選定記憶胞(selected memory cell)時，提供Vdd至字元線WL、提供0V至位元線BL、提供Vpp至一條編程線、提供Vdd至另一條編程線。例如，提供Vpp至第一編程線PL1、提供Vdd至第二編程線PL2。其中，Vpp可設定為6V，Vdd為1V~2.8V之間。
以第5圖為例來作說明。在編程週期時，變容器Va兩端的電壓差為Vpp，使得變容器Va的閘極氧化層被打破(rupture)而形成具低電阻值的電阻器Rva；再者，變容器Va’兩端的電壓差為Vdd，尚在耐壓範圍，變容器Va’的閘極氧化層不會被打破。
於編程週期後，選定記憶胞即成為編程記憶胞(programmed memory cell)，其具備低電阻值的電阻器Rva。反之，未被選定的記憶胞即成為未編程記憶胞(non-programmed memory cell)，其變容器Va與Va’中的閘極氧化層皆未被打破(rupture)，可視為高電阻值的變容器Va與Va’。
請參照第6A圖與第6B圖，其所繪示為讀取編程記憶胞與未編程記憶胞的相關控制信號示意圖。於讀取週期時，提供Vdd至字元線WL、提供0V至位元線BL、提供Vdd至二編程線PL1、PL2。
如第6A圖所示，當選定記憶胞為編程記憶胞時，其位元線BL會產生較大的讀取電流Ir。反之，第6B圖所示，當選定記憶胞為未編程記憶胞時，其位元線BL會產生較小的讀取電流Ir，此讀取電流Ir約為0A。因此，根據讀取電流Ir的大小即可判斷該OTP記憶胞的儲存狀態。例如，讀取電流Ir大於參考電流(reference current)時，該記憶胞為第一儲存狀態；讀取電流Ir小於參考電流時，該記憶胞為第二儲存狀態。
再者，於編程週期時，如果選定記憶胞之閘極氧化層無法成功被打破，則會造成編程失敗(program fail)，並變成失敗記憶胞(fail memory cell)。此時，失敗記憶胞中仍具備較高的電阻值。因此，讀取失敗記憶胞時，其讀取電流Ir太低時，會導至誤判。
由於本發明的OTP記憶胞中具備二個變容器，因此可以於再編程週期(第二次編程週期)中補救失敗記憶胞。請參照第7A圖與第7B圖，其所繪示為補救失敗記憶胞及讀取補救後記憶胞之相關控制信號示意圖。如第7A圖所示，當OTP記憶胞被確認為失敗記憶胞時，OTP記憶胞中具備高電阻值的電阻器Rva。
於進行再編程週期(第二次編程週期)時，選擇失敗記憶胞為選定記憶胞，並提供Vdd至字元線WL、提供0V至位元線BL、提供Vpp至第二編程線PL2、提供Vdd至第一編程線 PL1。此時，變容器Va’兩端的電壓差為Vpp，使得變容器Va’的閘極氧化層被打破而形成具低電阻值的電阻器Rva’。而編程週期後，選定記憶胞即成為編程記憶胞，其具備低電阻值的電阻器Rva’。
如第7B圖所示，於讀取週期時，再次讀取該編程記憶胞時，提供Vdd至字元線WL、提供0V至位元線BL、提供Vdd至二編程線PL1、PL2。因此，其位元線BL會產生較大的讀取電流Ir，並可確認該記憶胞為第一儲存狀態。
由以上的說明可知，本發明所揭露之OTP記憶胞中包括了二個變容器，因此可以達成記憶胞內100%備份(in-cell 100% redundancy)的效果。
請參照第8A圖與第8B圖，其所繪示為利用本發明第一實施例OTP記憶胞所組成之陣列結構。其中，第8A圖為陣列結構的第一實施例之佈局(layout)上視圖；第8B圖為陣列結構的等效電路圖。
如第8A圖所示，每個虛線方框內代表一個OTP記憶胞。相同於第2A圖，每個OTP記憶胞具有二個N型擴散區、第一閘極結構、第二閘極結構、與第三閘極結構。以OTP記憶胞C00為例，第一閘極結構的第一多晶矽閘極可連接至字元線WL0；第二閘極結構的第二多晶矽閘極可連接至第一編程線PL1；以及第三閘極結構的第三多晶矽閘極可連接至第二編程線PL2。
以OTP記憶胞C00、C10、C20為例，其第一閘極結構的第一多晶矽閘極全部連接在一起並連接至字元線WL0。再者，OTP記憶胞C00與C10的第二多晶矽閘極連接在一起並連接至第一編程線PL1；而OTP記憶胞C10與C20的第三多晶矽閘極連接在一起並連接至第二編程線PL2。
當第8A圖之結構完成後，需要再進行一通道消除步驟，例如源/汲擴展步驟、井區形成步驟、或者離子佈植步驟， 用以將第二閘極結構與第三閘極結構中的通道予以消除並形成變容器。亦即，於第二閘極結構以及第三閘極結構下方形成N型參雜通道區，進而形成本發明之陣列結構。
如第8B圖所示，陣列結構800包括多個OTP記憶胞C00~C12，每一OTP記憶胞中包括一N型電晶體T與二個變容器Va與Va’。其中，二個變容器Va與Va’的第一端連接至N型電晶體T汲極，第一變容器Va的第二端連接至第一編程線PL1，第二變容器Va’的第二端連接至第二編程線PL2。
OTP記憶胞C00與C10中的N型電晶體T閘極連接至字元線WL0；OTP記憶胞C01與C11中的N型電晶體T閘極連接至字元線WL1；OTP記憶胞C02與C12中的N型電晶體T閘極連接至字元線WL2。再者，OTP記憶胞C00、C01與C02中的N型電晶體源極連接至位元線BL0；OTP記憶胞C10、C11與C12中的N型電晶體源極連接至位元線BL1。當然，本發明的陣列結構並不限定於2×3個OTP記憶胞，在此領域的技術人員可以根據第8圖的內容擴充成由m×n的OTP記憶胞所組成的陣列結構。且，m與n為任意正整數。
根據本發明的實施例，於第一次編程週期時，提供Vpp至第一編程線PL1，提供Vdd至第二編程線PL2；於第二次編程週期時，提供Vdd至第一編程線PL1，提供Vpp至第二編程線PL2。再者，當OTP記憶胞字元線WL接收到Vdd且位元線BL接收到0V時，該OTP記憶胞即為選定記憶胞。
以下以第9A圖至第9C圖為例來說明於第一次編程週期時，編程OTP記憶胞C00、C11、C02的流程。其中，Vpp可設定為6V，Vdd為1V~2.8V之間。
如第9A圖所示，提供Vdd至字元線WL0、提供0V至字元線WL1與WL2。並且，提供0V至位元線BL0、提供Vdd至位元線BL1。因此，OTP記憶胞C00為選定記憶胞，其他OTP記憶胞為非選定記憶胞。如第9A圖所示之OTP記憶胞C00，變 容器Va變成一電阻器Rva並使得OTP記憶胞C00成為編程記憶胞。
如第9B圖所示，提供Vdd至字元線WL2、提供0V至字元線WL0與WL1。並且，提供0V至位元線BL0、提供Vdd至位元線BL1。因此，OTP記憶胞C02為選定記憶胞，其他OTP記憶胞為非選定記憶胞。如第9B圖所示之OTP記憶胞C02，變容器Va變成一電阻器Rva並使得OTP記憶胞C02成為編程記憶胞。
如第9C圖所示，提供Vdd至字元線WL1、提供0V至字元線WL0與WL2。並且，提供Vdd至位元線BL0、提供0V至位元線BL1。因此，OTP記憶胞C11為選定記憶胞，其他OTP記憶胞為非選定記憶胞。如第9C圖所示之OTP記憶胞C11，變容器Va變成一電阻器Rva並使得OTP記憶胞C11成為編程記憶胞。
當第一次編程週期結束時，OTP記憶胞C00、C02、C11成為編程記憶胞。因此，需要進行確認週期(verification cycle)來確認編程記憶胞的儲存狀態。根據本發明的實施例，所謂的確認週期，即是讀取所有OTP記憶胞中的儲存狀態並進行確認，用以找出失敗記憶胞。
於確認週期時，先提供Vdd至第一編程線PL1與第二編程線PL2。並且，當OTP記憶胞字元線WL接收到Vdd且位元線BL接收到0V時，該OTP記憶胞為選定記憶胞，並可接收選定記憶胞的讀取電流。
以下利用第10A圖至第10C圖來說明確認週期的流程。其中，OTP記憶胞C11為失敗記憶胞。
如第10A圖所示，提供Vdd至字元線WL0、提供0V至字元線WL1與WL2。並且，提供0V至位元線BL0與位元線BL1。因此，OTP記憶胞C00與C10為選定記憶胞。再者，由於OTP記憶胞C00產生較大的讀取電流Irc00至位元線BL0，確 認OTP記憶胞C00為第一儲存狀態；以及，由於OTP記憶胞C10未產生讀取電流Irc10(Irc10=0)至位元線BL1，確認OTP記憶胞C10為第二儲存狀態。
如第10B圖所示，提供Vdd至字元線WL1、提供0V至字元線WL0與WL2。並且，提供0V至位元線BL0與位元線BL1。因此，OTP記憶胞C01與C11為選定記憶胞。再者，由於OTP記憶胞C01未產生讀取電流Irc01(Irc01=0)至位元線BL0，確認OTP記憶胞C10為第二儲存狀態；以及，由於OTP記憶胞C11為失敗記憶胞，所以產生的讀取電流Irc11很小，並使得OTP記憶胞C11被誤判為第二儲存狀態。
如第10C圖所示，提供Vdd至字元線WL2、提供0V至字元線WL0與WL1。並且，提供0V至位元線BL0與位元線BL1。因此，OTP記憶胞C02與C12為選定記憶胞。再者，由於OTP記憶胞C02產生較大的讀取電流Irc02至位元線BL0，確認OTP記憶胞C02為第一儲存狀態；以及，由於OTP記憶胞C12未產生讀取電流Irc12(Irc12=0)至位元線BL1，確認OTP記憶胞C12為第二儲存狀態。
很明顯地，於確認週期時，讀取OTP記憶胞C11的儲存狀態為第二儲存狀態。然而，由於OTP記憶胞C11應該為第一儲存狀態，因此可確認OTP記憶胞為失敗記憶胞。
根據本發明的實施例，確認週期之後發現失敗記憶胞時，進行第二次編程週期。於第二次編程週期時，提供Vdd至第一編程線PL1，提供Vpp至第二編程線PL2。同理，於第二次編程週期時，當OTP記憶胞字元線WL接收到Vdd且位元線BL接收到0V時，該OTP記憶胞即為選定記憶胞。以下以第11圖為例來說明於第二次編程週期時，修補編程失敗記憶胞的流程。其中，Vpp可設定為6V，Vdd為1V~2.8V之間。
如第11圖所示，於第二次編程週期時，提供Vdd至字元線WL1、提供0V至字元線WL0與WL2。並且，提供Vdd 至位元線BL0、提供0V至位元線BL1。因此，OTP記憶胞C11為選定記憶胞，並且於OTP記憶胞C11中形成一電阻器Rva’並使得OTP記憶胞C11由失敗記憶胞修正為編程記憶胞。
根據以上之描述，可以獲得本發明陣列結構之操作方法。如第12圖所示，其為本發明陣列結構之操作方法流程圖。首先，進入第一次編程週期。亦即，編程陣列結構中的M個OTP記憶胞，並將該M個OTP記憶胞中的第一變容器改為第一電阻器(步驟S1210)。
接著，進入確認週期。亦即，讀取陣列結構中的M個OTP記憶胞，並確認其中N個OTP記憶胞為失敗記憶胞(步驟S1212)。並且，判斷N是否為0(步驟S1214)。
當N不為0時，進入第二次編程週期。亦即，編程陣列結構中的N個失敗記憶胞，並將該N個失敗記憶胞中的第二變容器改為第二電阻器(步驟S1216)。之後，結束操作流程。
以及，當N為0時，直接結束操作流程。
由以上的操作方法可知，本發明陣列結構中，每個OTP記憶胞中皆包括了二個變容器。且根據本發明的陣列結構之操作方法可知，於第一編程週期中第一變容器Va的閘極氧化層無法順利被打破時，可於第二編程週期中打破第二變容器Va’的閘極氧化層，使得OTP記憶胞成為編程記憶胞。並且，達成記憶胞內100%備份(in-cell 100% redundancy)的效果。
再者，如第13圖所示，其為本發明另一實施例的陣列結構上視圖。於第13圖中，每個虛線方框內代表一個OTP記憶胞。與第8A圖之差異在於OTP記憶胞C00、C10、C01與C11的第二多晶矽閘極連接在一起並連接至第一編程線PL1；而OTP記憶胞C10、C20、C11與C21的第三多晶矽閘極連接在一起並連接至第二編程線PL2。
同理，當第13圖之結構完成後，需要再進行一通道消除步驟，例如源/汲擴展步驟、井區形成步驟、或者離子佈植步 驟，用以第二閘極結構與第三閘極結構中的通道予以消除並形成變容器。之後，即形成本發明之陣列結構。
再者，第13圖所示陣列結構於第一次編程週期、確認週期與第二次編程週期時，其相關信號線上的偏壓與第8圖的陣列結構完全相同。同時，第12圖所示之陣列結構的操作方法流程圖也適用於第13圖之陣列結構。因此，詳細的運作原理不再贅述。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧P型井區
111、121‧‧‧閘極氧化層
112、122‧‧‧多晶矽閘極
141、142‧‧‧N型擴散區
242‧‧‧N型擴展區
342‧‧‧N型井區
BL‧‧‧位元線
WL‧‧‧字元線
PL1‧‧‧第一編程線

Claims (24)

  1. 一種一次編程的記憶胞，包括：一P型基板；一第一閘極結構，形成於該P型基板的一表面上，並連接至一字元線；一第二閘極結構，形成於該P型基板的該表面上，並連接至一第一編程線；一第三閘極結構，形成於該P型基板的該表面上，並連接至一第二編程線；一第一N型擴散區，形成於該P型基板的該表面下且相鄰於該第一閘極結構的一第一側，且該第一N型擴散區連接至一位元線；以及一第二N型擴散區，形成於該P型基板的該表面下方且相鄰於該第一閘極結構的一第二側；其中，該第二閘極結構下方之通道區為一第一N型摻雜通道區，該第三閘極結構下方之通道區為一第二N型摻雜通道區，該第二閘極結構、該第一N型摻雜通道區與該第二N型擴散區形成一第一變容器；該第三閘極結構、該第二N型摻雜通道區與該第二N型擴散區形成一第二變容器；以及，該第一閘極結構、該P型基板、該第一N型擴散區與該第二N型擴散區形成一電晶體。
  2. 如申請專利範圍第1項所述之一次編程的記憶胞，其中該第一閘極結構包括一閘極氧化層形成於該P型基板的該表面，以及一多晶矽閘極覆蓋於該閘極氧化層，且該多晶矽閘極接至該字元線。
  3. 如申請專利範圍第1項所述之一次編程的記憶胞，其中該第二閘極結構包括一閘極氧化層形成於該P型基板的該表面，以及一多晶矽閘極覆蓋於該閘極氧化層，且該多晶矽閘極接至該 第一編程線。
  4. 如申請專利範圍第3項所述之一次編程的記憶胞，其中提供一第一電壓至該位元線，提供一第二電壓至該字元線，以及提供一第三電壓至該第一編程線時，該第二閘極結構的該閘極氧化層被打破，使得該第一變容器成為一第一電阻器，其中該第三電壓大於該第二電壓，該第二電壓大於該第一電壓。
  5. 如申請專利範圍第1項所述之一次編程的記憶胞，其中該第三閘極結構包括一閘極氧化層形成於該P型基板的該表面，以及一多晶矽閘極覆蓋於該閘極氧化層，且該多晶矽閘極接至該第二編程線。
  6. 如申請專利範圍第1項所述之一次編程的記憶胞，其中，該第一N型摻雜通道區與該第二N型摻雜通道區係為N型擴展區、N型井區、或者N型離子佈植區。
  7. 一種一次編程的記憶胞，包括：一電晶體，具有一閘極連接至一字元線、一源極連接至一位元線、一汲極；一第一變容器，具有一第一端連接至該電晶體的該汲極，具有一第二端連接至一第一編程線；以及一第二變容器，具有一第一端連接至該電晶體的該汲極，具有一第二端連接至一第二編程線。
  8. 如申請專利範圍第7項所述之一次編程的記憶胞，其中該電晶體包括：一第一閘極結構，形成於一P型基板的一表面上，並連接至該字元線；一第一N型擴散區，形成於該P型基板的該表面下且相鄰 於該第一閘極結構的一第一側，且該第一N型擴散區連接至該位元線；以及一第二N型擴散區，形成於該P型基板的該表面下方且相鄰於該第一閘極結構的一第二側。
  9. 如申請專利範圍第7項所述之一次編程的記憶胞，其中該第一變容器包括：一第二閘極結構，形成於該P型基板的該表面上，且該第二閘極結構連接至該第一編程線；該第二N型擴散區，相鄰於該第二閘極結構的一第一側；以及一第一N型摻雜通道區位於該第二閘極結構下方。
  10. 如申請專利範圍第9項所述之一次編程的記憶胞，其中該第二變容器包括：一第三閘極結構，形成於該P型基板的該表面上，且該第三閘極結構連接至該第二編程線；該第二N型擴散區，相鄰於該第三閘極結構的一第一側；以及一第二N型摻雜通道區位於該第三閘極結構下方。
  11. 如申請專利範圍第10項所述之一次編程的記憶胞，其中，該第一N型摻雜通道區與該第二N型摻雜通道區係為N型擴展區、N型井區、或者N型離子佈植區。
  12. 如申請專利範圍第10項所述之一次編程的記憶胞，其中，提供一第一電壓至該位元線，提供一第二電壓至該字元線，以及提供一第三電壓至該第一編程線時，該第一變容器內的一閘極氧化層被打破，使得該第一變容器成為一第一電阻器，且該第三電壓大於該第二電壓，該第二電壓大於該第一電壓。
  13. 如申請專利範圍第12項所述之一次編程的記憶胞，其中提供該第一電壓至該位元線，提供該第二電壓至該字元線、該第一編程線與該第二編程線時，該位元線產生一讀取電流。
  14. 一種陣列結構，包括：一第一一次編程的記憶胞，包括：一第一電晶體，具有一汲極，一源極連接至一第一位元線，以及一閘極連接至一第一字元線；一第一變容器，具有一第一端連接至該第一電晶體的該汲極，一第二端連接至一第一編程線；以及一第二變容器，具有一第一端連接至該第一電晶體的該汲極，一第二端連接至一第二編程線；以及一第二一次編程的記憶胞，包括：一第二電晶體，具有一汲極，一源極連接至該第一位元線，以及一閘極連接至一第二字元線；一第三變容器，具有一第一端連接至該第二電晶體的該汲極，一第二端連接至一第三編程線；以及一第四變容器，具有一第一端連接至該第二電晶體的該汲極，一第二端連接至一第四編程線。
  15. 如申請專利範圍第14項所述之陣列結構，更包括一第三一次編程的記憶胞，包括：一第三電晶體，具有一汲極，一源極連接至一第二位元線，以及一閘極連接至該第一字元線；一第五變容器，具有一第一端連接至該第三電晶體的該汲極，一第二端連接至該第一編程線；以及一第六變容器，具有一第一端連接至該第三電晶體的該汲極，一第二端連接至該第二編程線。
  16. 如申請專利範圍第15項所述之陣列結構，更包括一第四一次編程的記憶胞，包括：一第四電晶體，具有一汲極，一源極連接至該第二位元線，以及一閘極連接至該第二字元線；一第七變容器，具有一第一端連接至該第四電晶體的該汲極，一第二端連接至該第三編程線；以及一第八變容器，具有一第一端連接至該第四電晶體的該汲極，一第二端連接至該第四編程線。
  17. 如申請專利範圍第14項所述之陣列結構，其中該第一電晶體包括：一第一閘極結構，形成於一P型基板的一表面上，並連接至該第一字元線；一第一N型擴散區，形成於該P型基板的該表面下且相鄰於該第一閘極結構的一第一側，且該第一N型擴散區連接至該第一位元線；以及一第二N型擴散區，形成於該P型基板的該表面下方且相鄰於該第一閘極結構的一第二側。
  18. 如申請專利範圍第17項所述之陣列結構，其中該第一變容器包括：一第二閘極結構，形成於該P型基板的該表面上，且該第二閘極結構連接至該第一編程線；該第二N型擴散區，相鄰於該第二閘極結構的一第一側；以及，一第一N型摻雜通道區位於該第二閘極結構下方。
  19. 如申請專利範圍第18項所述之陣列結構，其中該第二變容器包括：一第三閘極結構，形成於該P型基板的該表面上，且該第三 閘極結構連接至該第二編程線；該第二N型擴散區，相鄰於該第三閘極結構的一第一側；以及，一第二N型摻雜通道區位於該第三閘極結構下方。
  20. 如申請專利範圍第19項所述之陣列結構，其中，該第一N型摻雜通道區與該第二N型摻雜通道區係為N型擴展區、N型井區、或者N型離子佈植區。
  21. 如申請專利範圍第14項所述之陣列結構，其中，提供一第一電壓至該第一位元線，提供一第二電壓至該第一字元線，以及提供一第三電壓至該第一編程線時，該第一變容器內的一閘極氧化層被打破，使得該第一變容器成為一第一電阻器，且該第三電壓大於該第二電壓，該第二電壓大於該第一電壓。
  22. 如申請專利範圍第21項所述之陣列結構，其中提供該第一電壓至該第一位元線，提供該第二電壓至該第一字元線、該第一編程線與該第二編程線時，該第一一次編程的記憶胞產生一第一讀取電流至該第一位元線。
  23. 一種如申請專利範圍第14項所述之陣列結構的操作方法，包括下列步驟：進入一第一次編程週期，將該第一一次編程的記憶胞中的該第一變容器改為一第一電阻器；進入一確認週期，讀取該第一一次編程的記憶胞所產生的一第一讀取電流，並判斷該第一一次編程的記憶胞是否為一失敗記憶胞；以及於確認該第一一次編程的記憶胞為該失敗記憶胞時，進入一第二次編程週期，將該第一一次編程的記憶胞中的該第二變容器改為一第二電阻器。
  24. 如申請專利範圍第23項所述之陣列結構的操作方法，其中，當該第一讀取電流小於一參考電流時，確認該第一一次編程的記憶胞為該失敗記憶胞
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