TWI575593B

TWI575593B - 自對準後段製程切割

Info

Publication number: TWI575593B
Application number: TW104123662A
Authority: TW
Inventors: 古拉梅伯奇; 奇宏安迪韋; 馬克Ａ扎列斯基
Original assignee: 格羅方德半導體公司
Priority date: 2014-08-20
Filing date: 2015-07-22
Publication date: 2017-03-21
Also published as: TW201618175A; CN105390435A; CN105390435B; US9508642B2; US20160056104A1; US20170047247A1; US9679805B2

Description

自對準後段製程切割

本發明一般是關於半導體製造，更詳而言之，是有關於自對準後段製程切割。

隨著半導體產業引入具有更高性能及更强功能的新世代積體電路(IC)，那些積體電路中的組件密度增加許多，而個別部件或組件之間的尺寸、大小和間距則縮小。這些具有更小尺寸的幾何形狀的裝置正在創造新的製造挑戰。在典型的積體電路中，可能有許多金屬化層和互連通道層形成在後段製程(back end of line；BEOL)互連結構中。該後段互連結構連接各種裝置(例如電晶體和電容器等等)以形成功能電路。在製造過程中，有必要形成金屬線之間的連接及切口以創造所需的連通性。當臨界尺寸持續收縮，這可以是有挑戰性的。因此，期望有改進來解決上述問題。

本發明的實施例提供一種用於在後段製程結構中的自對準金屬切割的方法。犧牲Mx+1線形成在金屬Mx線上方。間隔件形成在各個犧牲Mx+1線上。在該間隔件之間的間隙是用來決定該Mx金屬線的切口的位置和厚度。這確保該Mx金屬線切口不會超出互連該Mx和Mx+1層的通道。它也允許用於減少通道包圍規則的限制，其能夠增加電流密度。

在第一態樣中，本發明的實施例提供一種形成半導體結構的方法，包括：在介電層中形成複數個Mx金屬線；在該複數個Mx金屬線上方沉積帽層；在蝕刻停止層上形成複數個犧牲Mx+1線；相鄰於各個該複數個犧牲Mx+1線形成間隔件；在該複數個犧牲Mx+1線上方沉積第一抗蝕層；在該第一抗蝕層中對應於線切口的位置形成開口，該線切口是用於該複數個Mx金屬線中的至少一個Mx金屬線；在對應於該線切口的該位置去除該帽層；以及進行金屬蝕刻以切割該複數個Mx金屬線中的該至少一個Mx金屬線。

在第二態樣中，本發明實施例提供一種形成半導體結構的方法，包括：在介電層中形成複數個Mx金屬線；在該複數個Mx金屬線上方沉積帽層；在該介電層和該帽層上沉積蝕刻停止層；在該蝕刻停止層上形成複數個犧牲Mx+1線；相鄰於各個該複數個犧牲Mx+1線形成間隔件；去除該蝕刻停止層設置在相鄰的犧牲Mx+1線的間隔件之間的部分；在該複數個犧牲Mx+1線上方沉積第一抗蝕層；在該第一抗蝕層中對應於線切口的位置形成開口，該線切口是用於該複數個Mx金屬線中的至少一個Mx金屬線；在該帽層上對應於該線切口的該位置進行等向性蝕刻；以及進行非等向性金屬蝕刻以切割該複數個Mx金屬線中的該至少一個Mx金屬線。

在第三態樣中，本發明實施例提供一種半導體結構，包括：複數個Mx銅線，設置在介電層中；帽層，設置在該複數個Mx銅線上方；複數個Mx+1銅線，形成在該介電層中，且與該複數個Mx+1線相垂直；以及通道，連接該複數個Mx+1銅線的其中一個與該複數個Mx銅線的其中一個，其中，該通道是設置在複數個Mx銅線的該其中一個的一端算起的線寬度內。

10‧‧‧區域

100‧‧‧半導體結構

102‧‧‧介電層

103‧‧‧金屬線

104‧‧‧阻擋層

106‧‧‧金屬線

108‧‧‧帽層

110‧‧‧蝕刻停止層

112‧‧‧犧牲層

114‧‧‧抗蝕層

116、116A、116B‧‧‧線

118‧‧‧間隔層

120‧‧‧間隙

122‧‧‧側間隔件

122A、122B‧‧‧間隔件

124‧‧‧先前帽

126‧‧‧光阻層

128‧‧‧孔洞

129‧‧‧虛線框

130‧‧‧間隙

134‧‧‧介電區

140‧‧‧抗蝕層

142‧‧‧開口(孔洞)

144‧‧‧通道孔

146‧‧‧阻擋層

148‧‧‧金屬線

148A‧‧‧金屬Mx+1線

150‧‧‧通道

200‧‧‧半導體結構

206A至206C‧‧‧線

208‧‧‧帽層

214‧‧‧開口

214‧‧‧矩形

220‧‧‧間隔線

229‧‧‧金屬切口

280‧‧‧半導體結構

300‧‧‧流程

350、352、354、356、358、360、362、364‧‧‧製程步驟

D1‧‧‧深度

D2‧‧‧間隙

附圖是包含在說明書中並構成本說明書的一部分，顯示出本發明教示的幾個實施例，並且一起用於解釋本發明教示的原理。

這些圖中的某些組件可以忽略，或是不按比例示出，這是為了說明的清楚起見。這些剖視圖可以用”部分”或”近看”的剖視圖形式，省略某些會在”真實”剖視圖中見到的背景線條，這是為了清楚說明。

通常，相似的組件可以在各附圖中以相同的元件符號提起，在此情況下，通常最後兩個有效數字是相同的，最大有效數字作為該附圖的圖號。此外，為清楚起見，在某些圖中的某些符號可以忽略。

第1圖是本發明實施例起點的半導體結構。

第2圖是隨後進行凹陷該Mx金屬線的製程步驟之後的半導體結構。

第3圖是隨後進行沉積帽層於該金屬線上的製程步驟之後的半導體結構。

第4圖是隨後進行沉積蝕刻停止層於該半導體上方的製程步驟之後的半導體結構。

第5圖是隨後進行沉積犧牲層於該半導體結構上方的的製程步驟之後的半導體結構。

第6圖是隨後進行圖案化抗蝕層於該半導體結構上的製程步驟之後的半導體結構。

第7圖是隨後形成虛設Mx+1線於該半導體結構上的製程步驟之後的半導體結構。

第8圖是隨後沉積間隔層於該半導體結構上的製程步驟之後的半導體結構。

第9圖是隨後於該半導體結構上凹陷該間隔層的製程步驟之後的半導體結構。

第10圖是第9圖的間隔層的詳視圖。

第11圖是去除該蝕刻停止層之後的半導體結構。

第12A及12B圖是隨後沉積和圖案化抗蝕層於該半導體結構上的製程步驟之後的半導體結構。

第13圖是隨後進行金屬線切割的製程步驟之後的半導體結構細節。

第14圖是隨後去除該抗蝕層的製程步驟之後的半導體結構細節。

第15A至15C圖顯示了隨後沉積另外的介電材料和平坦化的製程步驟之後的半導體結構視角。

第16圖是隨後去除該虛設Mx+1線視圖之後的半導體結構。

第17圖是隨後去除該蝕刻停止層的製程步驟之後的半導體結構。

第18圖是隨後進行沉積和圖案化抗蝕層於該半導體結構上的製程步驟之後的半導體結構。

第19圖是隨後形成通道孔於所選擇的Mx線上方的製程步驟之後的半導體結構。

第20圖是隨後形成Mx+1線的製程步驟之後的半導體結構。

第21圖是第20圖的結構的剖視圖。

第22圖是第21圖的詳視圖。

第23圖是顯示替代實施例的側視圖。

第24圖是第23圖的結構的俯視圖。

第25圖是隨後去除該金屬線的帽的製程步驟之後的側視圖。

第26圖是第25圖的結構的俯視圖。

第27圖是隨後去除金屬線的製程步驟之後的側視圖。

第28圖是第27圖的結構的俯視圖。

第29圖是包含間隔線的替代實施例的俯視圖。

第30圖是第29圖的結構的俯視圖。

第31圖是表示本發明實施例的處理步驟的流程圖。

示例性實施例現在將參照示例性實施例所示出的附圖更為詳細地描述出。應當理解本發明可以許多不同形式實施而不應被視為是限於本文所述的實施例。相反的，提供這些示例性實施例使得本發明將徹底且完整的公開，並且將全面地傳達本發明的範圍給那些本領域技術人員。

本文所用的術語僅是為了描述具體實施例，並非意在限制本發明。例如，如本文所使用的單數形式“一”、“一個”和“該”是意在包括複數個形式，除非上下文另外明確指出。此外，使用的術語“一”、“一個”等，不表示對數量的限制，而是表示所引用項目的至少一個的存在。將進一步理解的是，術語“包括”和/或“包含”當在本說明書中使用時，是指定所述特徵、區域、整體、步驟、操作、組件和/或部件，但不排除存在或添加一或多個其它特徵、區域、整體、步驟、操作、組件、部件和/或其組合。

貫穿本說明書中對“一個實施例”、“實施例”、“實施方案”、“示例性實施方案”中，或類似語言的參考意味著一個特定特徵、結構或與該實施例描述的特徵是在包含在本發明的至少一個實施例。因此，“在一個實施方案中”、“在實施例”、“在實施方案中”的短語和類似語言的貫穿本說明書出現可以但不一定都指的是同一實施例。

術語“覆”或“之上”，“位於”或“設置頂上”，“底層”、“之下”或“下方”意味著第一組件(例如：第一結構，如第一層)，是存在於第二組件(例如：第二結構，如第二層)上，其中中間組件(例如：接口結構，如接口層)，可以是存在於第一組件和第二組件之間。

第1圖是在本發明實施例的起始點的半導體結構100。半導體結構100顯示具有複數個金屬線106的後段(back-end-line；BEOL)線結構，其形成在介電層102中。在實施例中，介電層102可包括SiOC(碳氧化矽)。在實施例中，金屬線106包括銅。在實施例中，阻擋層104是設置在該金屬線表面上。這用於防止金屬的擴散。在實施例中，阻擋層104包括鉭和/或氮化鉭。金屬線106被稱為Mx線，其中“x”表示特定的金屬化層。在金屬線106下面的是金屬線103。因此，金屬線103被稱為Mx-1金屬線。該金屬線可用工業標準技術來形成，包括但不限於，阻擋層沉積、金屬晶種層沉積、金屬電鍍過程和隨後的平坦化處理。在相鄰金屬線之間可能具有空氣間隙以改善它們之間的隔離(未示出)。

第2圖是隨後凹陷Mx金屬線106至低於介電層102頂部表面的水平的製程步驟之後的半導體結構100。阻擋層104也可被凹陷。該凹陷可用非等向性去除製程來進行。線106被凹陷至深度D1。在實施例中，D1範圍是約10奈米到約15奈米。在該凹陷製程之後可選擇性地形成鈷層，以提供薄保護帽於該Mx金屬線上方，並且減少積體電路操作期間電遷移的風險。

第3圖是隨後沉積帽層108於該金屬線上的製程步驟之後的半導體結構100的詳視圖。在沉積帽層108之前，薄停止層105可沉積在金屬線106的頂部。在實施例中，停止層105可包括SiN(氮化矽)。在實施例中，帽層108可包括SiO₂(氧化矽)。在沉積帽層108之後，平坦化製程(像是化學機械拋光(CMP)製程)可用於使帽層108與介電層102齊平。

第4圖是隨後沉積蝕刻停止層110於該半導體結構上方的製程步驟之後的半導體結構100。在實施例中，該蝕刻停止層包括氧化鋁(Al₂O₃)，且可以用原子層沉積(ALD)製程來沉積。

第5圖是隨後沉積犧牲層112於該半導體結構上方的製程步驟之後的半導體結構100。犧牲層112沉積在蝕刻停止層110上。在實施例中，犧牲層112可以包括氮化矽，並且可用電漿增强化學氣相沉積(PECVD)來沉積。非晶矽也可當作犧牲材料。

第6圖是隨後圖案化抗蝕層114於該半導體結構上的製程步驟之後的半導體結構100。該圖案可以用工業標準的微影方法來完成，包括但不限於，自對準雙圖案化(SADP)或自對準四圖案化(SAQP)。

第7圖是隨後形成犧牲〝虛設〞Mx+1線於該半導體結構上的製程步驟之後的半導體結構100。這可通過對犧牲層112(停在蝕刻停止層110)非等向性蝕刻以形成犧牲〝虛設〞線116來達到，然後接著去除抗蝕層114。在一些實施例中，蝕刻停止層110也可去除。注意Mx和Mx+1兩者是被顯示為在各個的層級的常規單向並行線，其中Mx+1垂直Mx。

第8圖是隨後沉積間隔層118於該半導體結構上的製程步驟之後的半導體結構100。間隔層118是一種遵循犧牲Mx+1線116的輪廓的保形膜。結果，間隙120形成在各犧牲線116之間。

第9圖是隨後於該半導體結構上凹陷該間隔層使得犧牲線116的頂部露出的製程步驟之後的半導體結構100。這形成了側間隔件122。區域10表示細部區域繪示於第10圖。

第10圖是第9圖的間隔件詳視圖，以俯視的方式示出。兩相鄰線116A和116B被示出。線116B的間隔件122A是相鄰於線116B的間隔件122B，在間隔件122A和間隔件122B之間具有間隙D2。在實施例中，間隙D2具有範圍約5奈米到約15奈米的距離。在特定實施例中，間隙D2為約11奈米到約12奈米。

第11圖是隨後去除蝕刻停止層的設置在相鄰犧牲Mx+1線的間隔件之間的的部分(見第4圖的110)之後的半導體結構100。這揭示了該Mx線的帽層，如同從符號124所指出的。該犧牲Mx+1線的間隔件122A和122B 用於强制該Mx層的切口位置要在Mx+1線之間，因而確保該切口將不會超出互連該Mx和Mx+1層的任何通道。

第12A圖和第12B圖是隨後去除沉積和圖案化於該半導體結構上的抗蝕層的製程步驟之後的半導體結構100。第12A圖顯示具有複數個孔洞128形成於其中的光阻層126的沉積。在光阻層126中的孔洞128是為了任何所需的Mx線切口而形成。虛線框129表示附加細部區域繪示於第12B圖中。現在參閱第12B圖，在光阻層126中的孔洞128暴露帽層124，其是由間隔件122A和122B限定。因此，孔洞128的位置和尺寸已經放寬要求，作為由相距間隙D2(見第10圖)的Mx+1間隔件122A和122B所決定的該切口的最終臨界尺寸。

第13圖是隨後進行金屬線切割的製程步驟之後的半導體結構100細部。這可用非等向性蝕刻製程來進行。該蝕刻製程可包括第一次切割在該金屬線上方的介電帽108，接著進行另一蝕刻製程以切割金屬線106本身。結果，間隙130形成在底下的Mx金屬線中，因此形成在該位置上的線切口。

第14圖是隨後去除該抗蝕層(見第12A圖的126)的製程步驟之後的半導體結構100細部。正如現在可觀察到，金屬切口是通過間隙130來實現，而該金屬線保持完好(未切)之處是先前帽124被該抗蝕層(見第12A圖的126)覆蓋之處。

第15A圖、第15B圖和第15C圖顯示隨後沉積附加的介電層及平坦化的製程步驟之後的半導體結構100的視圖。現在參閱第15圖，沉積附加層間介電質(ILD)材料132。在實施例中，ILD 132包括碳氧化矽。可以對該沉積量身訂做以讓空氣間隙(未示出)形成在相鄰的線之間。接著對該結構進行平坦化(例如CMP)以露出犧牲Mx+1線116的頂部。第15B圖是第15A圖中沿線A-A’所示的剖面。如可以看到的，有一個介電區134填充於間隙130(見第13圖)，因此形成金屬Mx線106中的切口。注意該介電區134基本上在犧牲Mx+1線116A和犧牲Mx+1線116B之間等距，因此確保該Mx線的切口將不會超出形成於該Mx和Mx+1層級之間的通道。第15C圖是第15A圖中沿線B-B’所示的剖面。如可以看到的，介電區134是在該金屬線切割之處，而其他沿線B-B’的金屬Mx線106是完好的。

第16圖是隨後去除該虛設Mx+1線(見第15A圖的116)的視圖之後的半導體結構100。這可以用選擇性蝕刻製程來進行。

第17圖是隨後去除蝕刻停止層(見第4圖的110)的製程步驟之後的半導體結構100。結果，該金屬Mx線的帽層108露出。通過去除所選擇的帽層，該Mx和Mx+1層之間的通道可以形成在所希望的位置上。

第18圖是隨後沉積和圖案化抗蝕層140於該半導體結構上的製程步驟之後的半導體結構100。複數個開口(孔洞)142形成在希望形成為Vx通道之處(Vx是Mx和Mx+1之間的通道層)的抗蝕層140中。該孔洞不必精確對準，因為該通道位置是由帽層108的位置來決定。由於帽層108直接定位在該Mx金屬線上方，隨後形成的Vx通道適當地定位在該Mx金屬上。該通道孔的形成可包括蝕刻帽層108和該薄停止層(見第3圖的105)以露出底層的Mx金屬(見第15B圖中的106)。

第19圖是隨後形成通道孔144於在所希望位置(對應於孔洞142)的所選擇的Mx線上方的製程步驟之後的半導體結構100。該抗蝕層(第18圖的140)接著被去除。

第20圖是隨後形成Mx+1線148的製程步驟之後的半導體結構100。在實施例中，金屬線148包括銅。在實施例中，阻擋層146是設置在該金屬線的表面上。這用於防止該金屬的擴散。在實施例中，阻擋層146包括鈷、鉭和/或氮化鉭。金屬線148指的是Mx+1金屬線。該金屬線可用工業化標準技術來形成，包括但不限於，阻檔層沉積、金屬晶種層沉積和/或金屬電鍍製程，接著是平坦化製程。

第21圖是第20圖中沿線C-C’所示的結構剖視圖。在該視圖中，可以觀察到Mx+1金屬線148電性連接金屬Mx線106，使用根據本發明實施例的自對準通道。此外，在線106中有金屬切口，這是介電區134定位的地方，基本上在金屬Mx+1線148和金屬Mx+1線148A之間等距。

第22圖是第21圖的詳視圖，顯示出由框 135表示的局部區域細節。通道150連接金屬線148和金屬線106。通道150在當用於形成金屬Mx+1線148的金屬沉積到通道孔144(見第19圖)時形成。金屬線148具有線寬L1。在實施例中，L1可以在約20奈米到約40奈米的範圍。通道150離金屬線106端部距離L2。在實施例中，L2在約10奈米到約15奈米的範圍。在本發明的實施例中，該精確的自對準切口減少了大量通道包圍規則的需要。這使得電流密度增加。因此，L2小於L1，這在以前當仍要維持足夠的電路可靠性時是無法實現的。

第23圖是半導體結構200的側視圖，顯示了一個實施例。在一些例子中，對於第12B圖所示的流程階段，由於重複誤差，抗蝕開口214可不完全暴露出待切割的金屬線。在第23圖的例子中，是希望能切割金屬線206B，同時保留金屬線206A和206C。帽層208沉積在各條線上，且抗蝕層212沉積在這些線上方。然而，由於重複誤差，抗蝕層212中的開口214不會完全暴露金屬線206B的帽層208。在實施例中，帽層208可包括二氧化矽、氮化矽或其他合適材料製成。

第24圖是第23圖的結構200的俯視圖。為清楚起見，抗蝕層212未示出。然而，在該抗蝕層中的該開口是由偏離金屬線206B中心的矩形214來標明。線E-E’指出沿第23圖所示的剖面。後續附圖將顯示本發明的實施例如何緩和這問題。

第25圖是隨後去除金屬線帽的製程步驟之後的結構200的側視圖。使用等向性蝕刻製程，使得即使線206B的帽層未完全露出，仍然可以完全去除，線E-E’指出沿第25圖所示的剖面。

第26圖是第25圖的半導體結構200的俯視圖。區域216指出帽層208被從線206B去除的區域。如可以看到的，由於等向性蝕刻，該開口在Y方向延伸超出開口214的限度。這會增加Y方向的臨界尺寸。然而，這可以被緩和，這將在後續附圖的描述中進行說明。

第27圖是隨後去除金屬線的製程步驟之後的結構200的側視圖。如可以看到的，線206B被去除，只留下線206A和206C。

第28圖是第27圖的結構200的俯視圖。區域218指出金屬線206B已被去除的區域。如可以看到的，由於等向性蝕刻，該開口在Y方向延伸超出開口214的限度。這會增加Y方向的臨界尺寸。然而，這可被緩和，這將在後續附圖的描述中進行說明。線E-E’指出沿第27圖所示的剖面。

第29圖是根據包含間隔線220的替代實施例的半導體結構280的俯視圖。間隔線220可為設置在Mx+1虛設線上的間隔件(例如第14圖的122A和122B)。因此，通過在該線的帽層上執行等向性蝕刻製程，露出的區域216會形成，包括在線220以下的該帽層的底部切口中的部分。間隔線220接著用於製造非等向性金屬切口，如第30圖所示。

第30圖是隨後製造出非等向性金屬切口229的製程步驟之後的第29圖的結構200的俯視圖。因此，通過等向性去除該帽層，重複的問題得到緩解。接著，通過非等向性金屬切割，使用該Mx+1線的該間隔件，該切口在Y方向的臨界尺寸得以控制。因此，本發明的實施例用於改善產量和電路密度，通過使用自對準製程來確保控制金屬線切口和通道的形成。本發明的實施例解決稱為”邊緣放置錯置”的問題。

第31圖是流程300，指出本發明實施例的製程步驟。在製程步驟350中，形成金屬Mx線。在製程步驟352中，在該Mx金屬線上形成帽層(例如二氧化矽)。在製程步驟354中，形成犧牲Mx+1線。在製程步驟356中，在該Mx+1線上形成間隔件。鄰近的Mx+1線的間隔件之間的間隙是控制該Mx線切口的寬度。在製程步驟358中，沉積抗蝕層在該半導體結構上。在製程步驟360中，該抗蝕層進行圖案化以形成開口(孔洞)，對應於所希望的Mx線切口位置。在製程步驟362中，接著從該Mx線上方形成該抗蝕開口的地方去除該帽層。在製程步驟364中，切割該金屬線。

雖然本發明已經結合示例性實施例具體示出及描述，但可以理解的是，對於本領域技術人員，變化和修改將可想到的。例如，儘管本文中所示出的說明性實施例是一系列動作或事件，但應當理解的是，本發明不受這些行為或事件的所示順序所限制，除非特別說明。一些動作可以按不同順序和/或同時與其它動作或事件發生，除了那些在本文中根據本發明示出和/或描述的之外。此外，並非所有示出的步驟中可需要根據本發明的方法來實現。此外，根據本發明的方法可以結合與本文中所描述或示出的結構的形成和/或製程以及其他未示出的結構來實現。因此，可以理解的是，申請專利範圍旨在包含所有這些落在本發明的真實精神內的修改和改變。

10‧‧‧區域

100‧‧‧半導體結構

102‧‧‧介電層

110‧‧‧蝕刻停止層

116‧‧‧線

122‧‧‧側間隔件

Claims

一種形成半導體結構的方法，該方法包括：在介電層中形成複數個Mx金屬線；在該複數個Mx金屬線上方沉積帽層；在該介電層上形成複數個犧牲Mx+1線；相鄰於各個該複數個犧牲Mx+1線形成間隔件；在該複數個犧牲Mx+1線上方沉積第一抗蝕層；在該第一抗蝕層中對應於線切口的位置形成開口，該線切口是用於該複數個Mx金屬線中的至少一個Mx金屬線；在對應於該線切口的該位置去除該帽層；以及進行金屬蝕刻以切割該複數個Mx金屬線中的該至少一個Mx金屬線。
如申請專利範圍第1項所述的方法，其中，該方法進一步包括：去除該複數個犧牲Mx+1線；在該複數個Mx金屬線上方沉積第二抗蝕層；在該第二抗蝕層中對應於通道的位置形成開口，該通道是用於該複數個Mx金屬線中的該至少一個Mx金屬線；以及形成複數個Mx+1線和該通道。
如申請專利範圍第1項所述的方法，其中，該方法進一步包括：在該介電層和該帽層上方沉積蝕刻停止層；以及去除該蝕刻停止層設置在相鄰的犧牲Mx+1線的間隔件之間的部分。
如申請專利範圍第3項所述的方法，其中，沉積蝕刻停止層包括沉積氧化鋁(Al₂O₃)。
如申請專利範圍第4項所述的方法，其中，氧化鋁(Al₂O₃)的沉積是採用原子層沉積製程而執行。
如申請專利範圍第1項所述的方法，其中，形成複數個犧牲Mx+1線包括沉積氮化矽。
如申請專利範圍第1項所述的方法，其中，形成間隔件包括沉積碳氧化矽(SiOC)。
如申請專利範圍第1項所述的方法，其中，形成間隔件包括定位該間隔件使得在相鄰的犧牲Mx+1線的鄰近的間隔件之間具有間隙。
如申請專利範圍第1項所述的方法，其中，沉積帽層包括沉積氧化矽。
一種形成半導體結構的方法，該方法包括：在介電層中形成複數個Mx金屬線；在該複數個Mx金屬線上方沉積帽層；在該介電層和該帽層上方沉積蝕刻停止層；在該蝕刻停止層上形成複數個犧牲Mx+1線；相鄰於各個該複數個犧牲Mx+1線形成間隔件；去除該蝕刻停止層設置在相鄰的犧牲Mx+1線的間隔件之間的部分；在該複數個犧牲Mx+1線上方沉積第一抗蝕層；在該第一抗蝕層中對應於線切口的位置形成開口，該線切口是用於該複數個Mx金屬線中的至少一個Mx金屬線；在該帽層上對應於該線切口的該位置進行等向性蝕刻；以及進行非等向性金屬蝕刻以切割該複數個Mx金屬線中的該至少一個Mx金屬線。
如申請專利範圍第10項所述的方法，其中，該方法進一步包括：去除該複數個犧牲Mx+1線；在該複數個Mx金屬線上方沉積第二抗蝕層；在該第二抗蝕層中對應於通道的位置形成開口，該通道是用於該複數個Mx金屬線中的該至少一個Mx金屬線；以及形成複數個Mx+1線和該通道。
如申請專利範圍第10項所述的方法，其中，沉積帽層包括沉積氧化矽。
如申請專利範圍第10項所述的方法，其中，沉積蝕刻停止層包括沉積氧化鋁(Al₂O₃)。
如申請專利範圍第10項所述的方法，其中，形成複數個犧牲Mx+1線包括沉積碳氧化矽(SiOC)。
如申請專利範圍第10項所述的方法，其中，形成複數個犧牲Mx+1線包括沉積氮化矽。
如申請專利範圍第10項所述的方法，其中，形成間隔件包括沉積碳氧化矽(SiOC)。
如申請專利範圍第10項所述的方法，其中，形成間隔件包括定位該間隔件使得在相鄰的犧牲Mx+1線的鄰近的間隔件之間具有間隙。
一種半導體結構，其包括：複數個Mx銅線，設置在介電層中；帽層，設置在該複數個Mx銅線上方；複數個Mx+1銅線，形成在該介電層中，且與該複數個Mx+1線相垂直；以及通道，連接該複數個Mx+1銅線的其中一個與該複數個Mx銅線的其中一個，其中，該通道是設置在該複數個Mx銅線的該其中一個的一端算起的線寬度內。
如申請專利範圍第18項所述的半導體結構，其中，該複數個Mx銅線的至少其中一個是在與相鄰的兩Mx+1銅線等距離的位置被切割。
如申請專利範圍第19項所述的半導體結構，其中，該半導體結構進一步包括複數個間隔件，其形成在各該複數個Mx+1銅線上，其中，在相鄰的Mx+1銅線的鄰近的間隔件之間具有間隙，所述間隙的範圍是從約10奈米到約15奈米。