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TWI719262B - 用於圖案化之薄膜的沉積與處理 - Google Patents

用於圖案化之薄膜的沉積與處理 Download PDF

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TWI719262B
TWI719262B TW106137034A TW106137034A TWI719262B TW I719262 B TWI719262 B TW I719262B TW 106137034 A TW106137034 A TW 106137034A TW 106137034 A TW106137034 A TW 106137034A TW I719262 B TWI719262 B TW I719262B
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艾塔希 巴蘇
亞伯希吉特巴蘇 馬禮克
段子青
史林尼維斯 干德可塔
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美商應用材料股份有限公司
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Abstract

茲描述包含下列步驟的方法:沉積膜材料,以在基板表面中之溝槽中形成初始膜。處理該膜,以擴展該膜,使該膜生長超過基板表面。

Description

用於圖案化之薄膜的沉積與處理
本揭示內容大體上關於沉積和處理薄膜的方法。更具體地,本揭示內容關於填充基板中之溝槽的製程。
半導體工業正快速發展具有越來越小電晶體尺寸的晶片,以獲得每單位面積更多的功能性。由於裝置的尺寸持續縮小,裝置間的間隙/空間也是持續縮小,增加將裝置彼此實體上隔離的困難度。以現存方法來實施(包括間隙填充、硬遮罩與間隔物應用)將高品質介電材料填充在裝置之間的高深寬比溝槽/空間/間隙(通常是不規則形狀)中,變得越來越有挑戰性。選擇性沉積方法通常包括:於基板上沉積遮罩材料,並圖案化遮罩材料,以形成經圖案化的遮罩。在遮罩的圖案化之後,可透過經圖案化的遮罩而使基板的區域暴露。可自基板移除經圖案化的遮罩,以暴露基板的未被植入之區域,且可將材料選擇性地沉積在基板的經選擇區域上。
在此領域中有著用於具有更小臨界尺寸的晶片設計之新方法的需求。此外,有著對於硬遮罩與間隔物(spacer)應用的高品質金屬氧化物膜及在基板上形成圖案化膜的方法的持續需求。
本揭示內容的一或多個實施例指向處理方法。一個實施例涉及提供基板表面,所述基板表面具有至少一個溝槽,所述至少一個溝槽可自基板表面向底部表面延伸一深度,至少一個溝槽具有由第一側壁和第二側壁所界定之寬度;選擇性地沉積膜材料,以形成初始膜,所述初始膜具有膜材料體積在溝槽中而不在基板表面上,所述膜材料具有大於2之Pilling-Bedworth比值,且包含選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U、W及V所組成的群組中之材料。此一實施例的方法可進一步包括:處理初始膜,以擴展膜材料體積,以提供擴展膜,所述擴展膜延伸超過基板表面。處理初始膜可包括使初始膜暴露於氧化環境或氮化環境。
在說明本揭示內容的數個示例性實施例之前,將理解到本揭示內容並不侷限於接下來的說明書中所說明的架構或處理步驟的細節。本揭示內容能為其它實施例且可以各種方式實行或執行。
本文中使用「基板」指稱任何基板或形成在基板上的材料表面,於製造處理期間可在基板上進行膜處理。例如,取決於應用,在其上可進行處理的基板表面可包括以下材料,諸如,矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其它材料(諸如金屬、金屬氮化物、金屬合金、與其它傳導材料)。基板可包括,而不限制於,半導體晶圓。可將基板暴露於預處理製程,以拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理,在本揭示內容中,也可在形成於基板上的下方層(underlayer)之上進行任何所揭示的膜處理步驟,如之後更詳細地揭示,且用語「基板表面」欲包括如文中所指的此類下方層。因此,舉例而言,在膜/層或部分膜/層已經被沉積在基板表面上之處,新沉積的膜/層的暴露表面成為基板表面。
本揭示內容的一或多個實施例導向可用於任何共形、非共形及/或低至高深寬比間隙/溝槽/孔隙填充應用之沉積金屬氧化物膜的方法。本揭示內容的實施例有利地提供在小尺寸的高深寬比(AR)結構中沉積膜(例如,金屬氧化物膜)的方法。本揭示內容的某些實施例有利地提供填充間隙的方法,而不在間隙中形成接縫。本揭示內容的一或多個實施例有利地提供形成自我對準通孔的方法。
第1圖顯示具有特徵110的基板100的部分剖面視圖。為了解說之目的,圖式顯示出具有單一特徵的基板;然而,本案所屬技術領域的習知技藝者將理解到可以有超過一個特徵。特徵110的形狀可為任何合適形狀,包括但不限於溝槽與圓柱狀通孔。在特定實施例中,特徵110是溝槽。在此使用上,用語「特徵」意味任何有意的表面不規則性(intentional surface irregularity)。特徵的合適例子包括,但不限於:溝槽,所述溝槽具有頂部、兩個側壁和底部;尖峰,所述尖峰具有頂部與從表面向上延伸的兩個側壁;及通孔,所述通孔具有側壁,所述側壁從帶有開放底部的表面向下延伸。特徵或溝槽可具有任何合適的深寬比(特徵的深度對特徵的寬度之比例)。在某些實施例中,深寬比為大於或等於約5:1、10:1、15:1、20:1、25:1、30:1、35:1或40:1。
基板100具有基板表面120。至少一個特徵110在基板表面120中形成開口。特徵110從基板表面120向底表面112延伸達深度D。特徵110具有第一側壁114與第二側壁116,第一側壁114與第二側壁116界定出特徵110的寬度W。藉由側壁與底部所形成的開放區域也被指稱為間隙。
請參照第2A至2B圖,基板100被提供來用於處理。在此使用上,用語「被提供(provided)」意指此基板被放置進入某位置或環境,以用於進一步處理。
膜130形成在基板表面120上還有特徵110的壁及底部上。膜130可為藉由任何合適的製程形成的任何合適的膜,所述合適的製程包括,但不限於:化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積及/或物理氣相沉積。在某些實施例中,藉由原子層沉積或電漿增強原子層沉積形成膜130。
在某些實施例中,膜130是金屬膜或含金屬膜。合適的金屬膜可包括,但不限於:具有大於2、大於2.25或大於2.5之Pilling-Bedworth比值的金屬。Pilling-Bedworth比值指的是:金屬氧化物或金屬氮化物的基本單元(elementary cell)的體積與對應金屬的基本單元的體積之比值,其中所述氧化物或氮化物由所述對應金屬形成。Pilling-Bedworth比值可定義為V氧化物 /V金屬 或V氮化物 /V金屬 ,其中V為體積。為了決定金屬氧化物的Pilling-Bedworth比值,V氧化物 等於金屬氧化物的分子量乘以金屬的密度,且V金屬 等於每一分子的所述氧化物中的金屬原子數量乘以所述金屬的原子量再乘以所述氧化物的密度。為了決定金屬氮化物的Pilling-Bedworth比值,V氮化物 等於金屬氮化物的分子量乘以金屬的密度,且V金屬 等於每一分子的所述氮化物中的金屬原子數量乘以所述金屬的原子量再乘以氮化物的密度。此類膜的實例可包括Co、Mo、W、Ta、Ti、Ru、Rh、Cu、Fe、Mn、V、Nb、Hf、Zr、Y、Al、Sn、Cr、Os、U及/或La中之一或多者。在某些實施例中,金屬可選自由Co、Fe、Mn、Nb、Os、Ta、U及V所組成之群組。在某些實施例中,金屬可具有大於2.5之Pilling-Bedworth比值,且係選自由Mo、Os及V所組成之群組。在某些具體實施例中,金屬膜可包含鎢。在某些具體實施例中,金屬膜不包括鎢。合適的含金屬膜包括金屬膜的衍生物。金屬膜之合適的衍生物包括,但不限於:氮化物、硼化物、碳化物、氮氧化物、硼氧化物、碳氧化物、氮碳化物、碳化硼、氮化硼、硼碳氮化物、硼氧碳氮化物、氧碳氮化物、硼氧碳化物及硼氧氮化物。本案所屬技術領域的習知技藝者將理解到,沉積的金屬膜可具有非化學計量數量的原子與金屬膜。例如,被稱為WN的膜可具有不同數量的鎢與氮。此WN膜可例如為90原子%的鎢。使用WN以描述氮化鎢膜意味此膜包含鎢與氮原子,且不應以此將此膜限制於特定組成。在某些實施例中,此膜基本上是由指明的原子所構成。舉例而言,基本上由WN構成的膜意指此膜的組成為大於或等於約95%、98%或99%的鎢與氮原子。在某些實施例中,膜130包含鎢。在某些實施例中,膜130基本上由鎢所構成。在一或多個實施例中,此膜包含鈦。在某些實施例中,此膜基本上由鈦或氮化鈦所構成。
在某些實施例中,膜130共形地形成在至少一特徵110上。當使用在本文中,用語「共形(conformal)」或「共形地(conformally)」指稱黏附於暴露表面並均勻地覆蓋暴露表面的層,且該層的厚度相對於此膜的平均厚度具有少於1%的變異。舉例而言,1,000 Å厚的膜可具有小於10 Å的厚度變異。此厚度與變異包括凹部的邊緣、角落、側邊及底部。舉例而言,本揭示內容的各種實施例中藉由ALD沉積的共形層可於複雜表面上的沉積區域上方提供基本上均勻厚度的覆蓋。
在某些實施例中,膜130為連續膜。當使用在本文中,用語「連續(continuous)」指稱覆蓋整個暴露表面而沒有間隙或裸露點(bare spot)的層,所述間隙或裸露點(bare spot)會顯現出在沉積層下方的材料。連續層可具有間隙或裸露點,所述間隙或裸露點的表面積小於膜之總表面積的約1%。
在某些實施例中,可以實質上無接縫的方式在特徵110內形成膜130。在某些實施例中,接縫115可形成在特徵110的寬度W之內。接縫115可為形成在特徵110的壁114、116之間的任何間隙、空間或孔隙。
接著可使膜130膨脹,以造成體積膨脹,以填充特徵並容許膜130從特徵延伸。如第2B圖所示,膨脹此膜造成初始膜130的體積膨脹以填充特徵。膜130的膨脹可在約10%至約1000%的範圍內、或在約50%至約800%的範圍內、或在約100%至約700%的範圍內。在某些實施例中,膜130膨脹的量大於或等於約150%、200%、250%、300%或350%。在某些實施例中,膜130膨脹的量在約300%至約400%的範圍內。如第2B圖所示,膜130的膨脹使得接縫115被填充。
在某些實施例中,可藉由暴露至氧化劑或氧化條件,以將金屬或含金屬膜轉化為金屬氧化物膜,而使膜130膨脹。氧化劑可為任何合適的氧化劑,包括,但不限於:O2 、O3 、N2 O、H2 O、H2 O2 、CO、CO2 、NH3 、N2 /Ar、N2 /He、N2 /Ar/He及前述氧化劑之組合。在某些實施例中,氧化條件可包含熱氧化、電漿增強氧化、遠端電漿氧化、微波與射頻(例如,ICP、CCP)。
在某些實施例中,可藉由由暴露至氮化劑或氮化條件,以將金屬或含金屬膜轉化為金屬氮化物膜,而使膜130膨脹。氮化劑可為任何合適的氮化劑,包括,但不限於:氨、聯胺、NO2、N2/Ar電漿、N2/He電漿、N2/Ar/He電漿及前述氮化劑之組合。在某些實施例中,氮化條件可包含熱氮化、電漿增強氮化、遠端電漿氮化、微波與射頻(例如,ICP、CCP)。
在某些實施例中,可藉由暴露至矽化劑或矽化條件,以將金屬或含金屬膜轉化為金屬矽化物膜,而使膜130膨脹。矽化劑可為任何合適的矽化劑,包括,但不限於:矽烷、二矽烷、三矽烷、四矽烷、五矽烷、六矽烷、三甲基矽烷、具有三甲基矽基取代基的化合物及前述矽化劑的組合。在某些實施例中,矽化條件可包含熱矽化、電漿增強矽化、遠端電漿矽化、微波與射頻(例如,ICP、CCP)。
在某些實施例中,可藉由暴露至鍺化試劑或鍺化條件,以將金屬或含金屬膜轉化為金屬鍺化物膜,而使膜130膨脹。鍺化劑可為任何合適的鍺化劑,包括,但不限於:鍺烷(germane)、二鍺烷、三鍺烷、四鍺烷、五鍺烷、六鍺烷、三甲基鍺、具有三甲基鍺烷基取代基的化合物及前述鍺化劑的組合。在某些實施例中,鍺化條件可包含熱鍺化、電漿增強鍺化、遠端電漿鍺化、微波與射頻(例如,ICP、CCP)。
處理膜或膜130的膨脹可發生在任何合適的溫度下,例如,取決於膜的組成及膨脹劑。在某些實施例中,膜膨脹發生在約25 ºC至約1100 ºC的範圍內之溫度下。在某些實施例中,膨脹發生在大於或等於約250 ºC、300 ºC、350 ºC、400 ºC、450 ºC、500 ºC或550 ºC的溫度下。
在某些實施例中,可將膜130沉積達約25 Å至約200 Å的範圍內之厚度,或達約50 Å至約150 Å的範圍內之厚度。在一或多個實施例中,可將膜130沉積達約50 Å之厚度,且實質上無接縫形成在膜中。接縫的形成可在特徵被膜填充之前,發生在靠近於特徵110的頂部分上之膜的厚度處。在某些實施例中,基板表面具有膜,而所述膜具有在至少一個特徵的側壁之間的接縫。在這方面的使用上,用語「之間(between)」意指在接縫的任一側上有著某些膜位於接縫與特徵的側壁之間。此接縫不限於正好在側壁的中心內。
在藉由,例如,氧化而使膜130膨脹的過程中,間隙140形成在基板表面120的頂上。間隙140可具有與氧化環境匹配的內容物或可為不同的組成物。舉例而言,使用氮電漿的氧化環境可形成帶有氮環境的間隙140。膨脹劑可影響間隙140的尺寸及內容物。舉例而言,若使用氮化劑來膨脹膜的話,間隙140可包括氮。
如第3圖所示,在膨脹期間,可在特徵的頂部上維持特徵形狀的保真度(fidelity),使得膜130從特徵110直上地成長。在這方面的使用上,「直上地(straight up)」意指膜圍繞間隙140形成表面144,而鄰近於特徵側壁114的表面144的部分與側壁114實質上共平面。表面144與側壁114共平面,其中形成於側壁114與表面144的接合處的角度是±10°。此種膨脹被預期可等向性地成長以形成菇形頂部(mushroom shaped top)。以前未預期到膜130的膨脹可形成直的片段142。
在某些實施例中,在膨脹之前以摻雜劑摻雜膜130。摻雜劑可於形成膜130的相同時間被併入膜130中,或於接續膜沉積的獨立製程中被併入膜130中。舉例而言,可沉積膜130,隨後於相同製程腔室或不同製程腔室之任一者中,在獨立製程中以摻雜劑摻雜膜130。在某些實施例中,膜130的沉積與摻雜一起發生在單一製程中。舉例而言,可將膜前驅物與摻雜劑共同流入處理腔室中,以形成膜130。
某些實施例包括可選的處理製程。此處理製程可處理膜130,以改善膜的某些參數。在某些實施例中,處理製程包含退火此膜。在某些實施例中,可藉由在用於沉積及/或還原的相同處理腔室中的原位退火來進行處理。合適的退火製程包括,但不限於:快速熱處理(RTP)或快速熱退火(RTA)、尖波退火(spike anneal)、或UV固化、或電子束固化及/或雷射退火。退火溫度可在約500℃至900℃的範圍內。在退火期間,環境的組成可包括以下一或多者:H2、Ar、He、N2、NH3、SiH4、 等等。退火期間的壓力可在約100mTorr至約1atm的範圍內。
儘管這些製程可以是所謂的氧化,本案所屬技術領域的習知技藝者將理解到本揭示內容並不限於以氧化反應來使膜膨脹。使用氧化反應來說明各種實施例僅是為了方便,且不限制本揭示內容的範疇。參照第4圖,在某些實施例中,相較於在特徵110的底部分131,在頂部分(直的片段142)有較大量的氧化。在某些實施例中,在特徵110的底部分131只有少量或沒有膜130的氧化。第5A至5C圖顯示在特徵110(例如,溝槽)的底部中沉積膜的方法。可藉由任何合適的技術來沉積膜130。舉例而言,在第5A圖中,可藉由原子層沉積在基板上沉積鎢膜。第5B圖中的膜130已被氧化並膨脹以填充特徵110。膜130的頂部分142包含經沉積之金屬的氧化物(例如,氧化鎢),且膜130的底部分131維持未氧化(例如,鎢金屬)。頂部分142與底部分131之間的差異可用於從基板選擇性地蝕刻材料。如第5C圖所示,若膜130被沉積,就對氧化物具選擇性的蝕刻處理而言,在頂部分142處的氧化物膜可被移除,留下在底部分131處的金屬膜。
第6A至6C圖顯示本揭示內容的另一個實施例。在第6A圖中顯示出具有至少一個特徵110(例如,溝槽)的基板100。金屬膜130沉積在特徵110的底部中,如第6B圖所示。在第6C圖中,膜130可被氧化,使得膜膨脹以填充特徵110。
第7A至7D圖顯示本揭示內容的另一實施例,其中形成自我對準通孔。在第7A圖中,提供具有經氧化之膜130的基板。可進行拋光或蝕刻製程,以從基板100的表面120移除膜130的頂部,如第7B圖所示。膜130維持在特徵110內並填充特徵110。如第7C圖所示,膜130可接著被氧化以造成膜130的向上成長。膜130的側邊維持與特徵110的側邊實質上共平面,致使柱狀體從特徵110延伸。可將材料層160沉積在基板100的表面120上。如第7D圖所示,膜130可被移除(例如,藉由蝕刻),以留下具有材料層160的特徵110,材料層160在特徵110的頂部上對準。
現請參照第8A及8B圖,在另一個實施例中,處理方法可包括:提供具有表面110的基板100,表面110包括至少一個特徵120,特徵120呈溝槽型態而從基板表面110朝底部表面112延伸深度「D」。溝槽120具有由第一側壁114和第二側壁116所界定之寬度「W」。根據所顯示的實施例,處理方法可包括:選擇性地沉積膜材料,以形成初始膜130,初始膜130具有膜材料體積在溝槽120中且不在基板表面110上,膜材料具有大於2之Pilling-Bedworth比值,且包含選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U、W及V所組成的群組中之材料。處理方法可進一步包含:處理初始膜130,以擴展膜材料體積,以提供擴展膜140,擴展膜140延伸超過基板表面110。在一個實施例中,初始膜130可填充溝槽之容積的至少10%。在其它實施例中,初始膜130可填充溝槽之容積的至少15%、20%、25%、30%、35%、40%、45%、50%、55%、60%、65%、70%、75%、80%、85%、90%、95%或100%。在所顯示的實施例中,初始膜從第一側壁114延伸至第二側壁。在一或多個實施例中,處理初始膜可導致膜體積增加至少10%、20%、30%、40%、50%、60%、70%、80%、90%、100%、150%、200%、250%、300%、350%或400%。如第8B圖所示,擴展膜140可形成從溝槽120延伸的柱狀體150。當以具有超過約2之Pilling-Bedworth比值的金屬填充複數個溝槽120 (未圖示),並經處理以膨脹初始膜體積時,可形成複數個柱狀體150來提供圖案,而無需使用遮罩。
在具體實施例中,膜材料可選自由Co、Fe、Mn、Nb、Os、Ta、U及V所組成的群組。在一個實施例中,處理初始膜可包含:使初始膜暴露於氧化環境。在處理初始膜包含使初始膜暴露於氧化環境之實施例中,擴展膜包含選自由CoO、Fe2 O3 、Fe3 O4 、MnO2 ,Mn2 O3 、Mn3 O4 、MoO3 、Nb2 O5 、Ta2 O5 、OsO2 、UO2 及V2 O5 所組成的群組中之材料。
在某些實施例中,膜材料具有大於2.5之Pilling-Bedworth比值,且係選自由Mo、Os及V所組成的群組。在膜材料具有大於2.5之Pilling-Bedworth比值且係選自由Mo、Os及V所組成的群組之某些實施例中,處理初始膜可包含:使初始膜暴露於氧化環境。在此類實施例中,擴展膜可包含選自由MoO3 、OsO2 及V2 O5 所組成的群組中之材料。
在某些實施例中,處理初始膜可包含:使初始膜暴露於氮化環境。在使初始膜暴露於氮化環境的實施例中,膜材料可選自由Cr、Mo及Os所組成之群組。在此類實施例中,擴展膜可包含選自由CrN2 、MoN2 及OsN2 所組成之群組的材料。在發生使初始膜氮化的其它實施例中,Pilling Bedworth比值為大於1.5,且用於初始膜的膜材料為選自由Cr、Mo、OS、Co、Cu、Nb、NI、Rh、Sr、Ta、Ru及W所組成之群組中的金屬。
在某些實施例中,處理初始膜可包含:使初始膜暴露於氧化劑及/或氮化劑,所述氧化劑可包含O2 、O3 、N2 O、H2 O、H2 O2 、CO、CO2 、NH3 、N2 /Ar、N2 /He或N2 /Ar/He中之一或多者,而所述氮化劑可包含氨、聯胺、NO2 或氮電漿中之一或多者。
在某些實施例中,處理初始膜可發生在低於約300 ºC或低於450 ºC的溫度下。
另一個實施例涉及處理方法,所述處理方法可包含:提供基板表面,所述基板表面具有至少一個溝槽,所述至少一個溝槽從基板表面向底部表面延伸一深度,所述至少一個溝槽具有由第一側壁和第二側壁所界定之寬度;選擇性地沉積膜材料,以形成初始膜,所述初始膜具有膜材料體積在溝槽中而不在基板表面上,所述膜材料具有大於2之Pilling-Bedworth比值,且包含選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U、W及V所組成的群組中之材料;以及處理初始膜,以形成金屬之氮化物,以擴展膜材料體積,以提供擴展膜,擴展膜延伸超過基板表面,所述金屬可選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U、W或V所組成的群組。在具體實施例中,膜材料可包含選自由Cr、Mo及Os所組成之群組中的金屬,且擴展膜可包含選自由CrN2 、MoN2 及OsN2 所組成之群組中的材料。
另一個實施例涉及處理方法,所述處理方法可包含:提供基板表面,所述基板表面具有至少一個溝槽,所述至少一個溝槽自基板表面向底部表面延伸一深度,所述至少一個溝槽具有由第一側壁和第二側壁所界定之寬度;選擇性地沉積膜材料,以形成初始膜,所述初始膜具有膜材料體積在溝槽中而不在基板表面上,膜材料具有大於2之Pilling-Bedworth比值,且包含選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U及V所組成的群組中之材料;以及處理初始膜,以形成金屬之氧化物,以擴展膜材料體積,以提供擴展膜,所述擴展膜延伸超過基板表面,所述金屬可選自由Co、Cr、Fe、Mn、Nb、Os、Ta、U或V所組成之群組。在具體實施例中,膜材料可包含選自由Co、Fe、Mn、Nb、Os、Ta、U及V所組成之群組中的金屬,且擴展膜可包含選自由MoO3 、OsO2 及V2 O5 所組成之群組中的材料。在具體實施例中,處理初始膜可發生在高於約400 ºC的溫度下。在具體實施例中,處理初始膜可發生在高於約350 ºC的溫度下。
第4至8B圖所示之實施例的氧化反應可為氮化反應、矽化反應或鍺化反應。本案所屬技術領域的習知技藝者將理解到,可使用其它製程和反應,以膨脹特徵內的膜或造成膜直上地成長。
根據一或更多個實施例,在形成層之前及/或之後,可使基板受到處理。可在相同腔室或在一或更多個分開的處理腔室中進行所述處理。在某些實施例中,可將基板從第一腔室移動到分開的第二腔室以進行其他處理。可將基板從第一腔室直接移動至分開的處理腔室,或可將基板從第一腔室移動到一或更多個移送腔室,接著移動到分開的處理腔室。因此,處理設備可包含與移送站連通的多個腔室。這種設備可被稱為「叢集工具(cluster tool)」或「叢集系統(clustered system)」等。
一般來說,叢集工具是包含多個腔室的模組化系統,多個腔室可進行各種功能,包括基板中心找尋與定向、除氣、退火、沉積及/或蝕刻。根據一或更多個實施例,叢集工具可包括至少一第一腔室與中央移送腔室。中央移送腔室可容納機器人,而機器人可在處理腔室與裝載閘腔室之間與之中搬運基板。移送腔室通常維持在真空條件,並提供中間階段以將基板從一個腔室搬運至另一個腔室及/或至定位在叢集工具前端的裝載閘腔室。可就本發明採用的兩種廣為人知的叢集工具是Centura®與Endura®,兩者皆可從加州聖大克勞拉市的應用材料公司取得。然而,可就進行本文所述製程的特定步驟之目的而改變腔室的確切佈置與組合。可使用的其它處理腔室包括,但不限於:週期性層沉積(cyclical layer deposition, CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清潔、化學清潔、熱處理(如RTP)、電漿氮化、除氣、定向、羥化及其它基板製程。藉由在叢集工具上的腔室中執行處理,可避免大氣雜質對基板的表面污染,而不用在沉積後續膜之前的氧化。
根據一或更多個實施例,基板連續地處於真空或「裝載閘(load lock)」條件下,且當從一個腔室移動到下一個腔室時,不暴露於周圍空氣。因此移送腔室處在真空下且於真空壓力下被「抽氣(pump down)」。惰性氣體可存在於處理腔室或移送腔室中。在某些實施例中,惰性氣體可用作淨化氣體,以移除某些或全部的反應物。根據一或更多個實施例,可於沉積腔室的出口處注入淨化氣體,以避免反應物從沉積腔室移動至移送腔室及/或額外的處理腔室。因此,惰性氣體的流動可於腔室的出口處形成簾幕。
可在單一基板沉積腔室中處理基板,其中在處理另一個基板之前,載入、處理並載出單一基板。也可類似於輸送帶系統,以連續方式處理基板,其中將多個基板獨立地載入腔室的第一部分,移動經過腔室並從腔室的第二部分載出。腔室與相關輸送帶系統的外形可形成直線路徑或彎曲路徑。此外,處理腔室可為旋轉料架(carousel),其中多個基板繞著中心軸移動並穿過旋轉料架路徑而暴露於沉積、蝕刻、退火、清潔等製程。
在處理期間,基板可被加熱或冷卻。可藉由任何合適的方式完成加熱或冷卻,合適的方式包括,但不限於,改變基板支撐件的溫度及使加熱或冷卻的氣體流動到基板表面。在某些實施例中,基板支撐件可包括加熱器/冷卻器,可控制加熱器/冷卻器以傳導地改變基板溫度。在一或更多個實施例中,所利用的氣體(反應氣體或惰性氣體任一者)被加熱或冷卻,以局部地改變基板溫度。在某些實施例中,可將加熱器/冷卻器定位在腔室內,鄰近於基板表面,以對流地改變基板溫度。
在處理期間,可使基板固定或旋轉。旋轉的基板可被連續地旋轉或在分離的(discrete)步驟中旋轉。舉例而言,可在整個製程期間旋轉基板,或可在暴露於不同反應氣體或淨化氣體之間少量地旋轉基板。在處理期間旋轉基板(連續地或階段性地)可有助於藉著使,例如,氣流幾何形狀中局部變化的效應最小化,來產生更均勻的沉積或蝕刻。
貫穿本說明書對「一個實施例(one embodiment)」、「某些實施例(certain embodiments)」、「一或更多個實施例(one or more embodiments)」或「一實施例(an embodiment)」的引用意味著與此實施例有關的特定特徵、結構、材料、或性質是包括在本揭示內容的至少一個實施例中。因此,出現於本說明書各處的片語,諸如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」不必然指稱本揭示內容的相同實施例。再者,可在一或更多個實施例中,以任何合適方式組合特定特徵、結構、材料、或性質。
雖然在此已經參照特定實施例來描述本揭示內容,但可理解到這些實施例僅為本揭示內容的原理與應用的說明。對本案所屬技術領域的習知技藝者而言顯而易見的是,可對本揭示內容的方法與設備進行各種修改與變化,而不悖離本揭示內容的精神與範疇。因此,本揭示內容欲包括在隨附申請專利範圍及其等效物的範疇中之修改與變化。
100‧‧‧基板110‧‧‧特徵112‧‧‧底表面114‧‧‧第一側壁115‧‧‧接縫116‧‧‧第二側壁120‧‧‧基板表面/特徵/溝槽130‧‧‧(初始)膜131‧‧‧底部分140‧‧‧間隙142‧‧‧片段144‧‧‧表面150‧‧‧柱狀體160‧‧‧材料層
藉由參照實施例,其一部分繪示於隨附圖式中,可獲得簡短總結於上的本揭示內容的更具體描述,以此方式可理解本揭示內容上述的特徵之細節。然而,將注意到隨附圖式僅繪示此揭示內容的典型實施例,且因而不被當作本揭示內容的範疇之限制,由於本揭示內容可容許其他等效實施例。
第1圖顯示根據本揭示內容的一或多個實施例的基板特徵的剖面視圖;
第2A及2B圖顯示根據本揭示內容的一或多個實施例的間隙填充製程的剖面示意圖;
第3圖顯示根據本揭示內容的一或多個實施例之經氧化膜的剖面視圖;
第4圖顯示根據本揭示內容的一或多個實施例之經氧化膜的剖面視圖;
第5A至5C圖顯示根據本揭示內容的一或多個實施例之製程的剖面示意圖;
第6A至6C圖顯示根據本揭示內容的一或多個實施例之製程的剖面示意圖;
第7A至7D圖顯示根據本揭示內容的一或多個實施例之製程的剖面示意圖;以及
第8A至8B圖顯示根據本揭示內容的一或多個實施例之製程的剖面示意圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100‧‧‧基板
110‧‧‧特徵
140‧‧‧間隙
150‧‧‧柱狀體

Claims (20)

  1. 一種處理方法,包含下列步驟:提供一基板表面,該基板表面具有至少一個溝槽,該至少一個溝槽自該基板表面向一底部表面延伸一深度,該至少一個溝槽具有由一第一側壁和一第二側壁所界定之一寬度;選擇性地沉積一膜材料,以形成一初始膜,該初始膜具有一膜材料體積在該溝槽中而不在該基板表面上,該膜材料具有大於2之一Pilling-Bedworth比值,且包含選自由Mo、Co、Cr、Fe、Mn、Nb、Os、Ta、U、W及V所組成的群組中之一材料;以及處理該初始膜,以擴展該膜材料體積,以提供一擴展膜,該擴展膜延伸超過該基板表面,包含:將該初始膜暴露至一氧化條件、一氮化條件、一矽化條件或一鍺化條件。
  2. 如請求項1所述之方法,其中該膜材料係選自由Co、Fe、Mn、Nb、Os、Ta、U及V所組成之群組。
  3. 如請求項1所述之方法,其中藉由將該初始膜暴露於該氧化條件來處理該初始膜。
  4. 如請求項3所述之方法,其中該擴展膜包含選自由CoO、Fe2O3、Fe3O4、MnO2、Mn2O3、Mn3O4、MoO3、Nb2O5、Ta2O5、OsO2、UO2及V2O5所組成的群組中之一材料。
  5. 如請求項1所述之方法,其中該膜材料具 有大於2.5之一Pilling-Bedworth比值,且係選自由Mo、Os及V所組成的群組。
  6. 如請求項1所述之方法,其中藉由將該初始膜暴露於該矽化條件來處理該初始膜。
  7. 如請求項5所述之方法,其中該擴展膜包含選自由MoO3、OsO2及V2O5所組成的群組中之一材料。
  8. 如請求項1所述之方法,其中藉由將該初始膜暴露於該氮化條件來處理該初始膜。
  9. 如請求項8所述之方法,其中該膜材料係選自由Cr、Mo及Os所組成的群組。
  10. 如請求項8所述之方法,其中該擴展膜包含選自由CrN2、MoN2及OsN2所組成的群組中之一材料。
  11. 如請求項1所述之方法,其中處理該初始膜包含下列步驟:將該初始膜暴露於一氧化劑及/或一氮化劑,該氧化劑包含O2、O3、N2O、H2O、H2O2、CO、CO2、NH3、N2/Ar、N2/He或N2/Ar/He中之一或多者,該氮化劑包含氨、聯胺(hydrazine)、NO2或氮電漿中之一或多者。
  12. 如請求項1所述之方法,其中處理該初始膜發生在高於約300℃之一溫度下。
  13. 一種處理方法,包含下列步驟:提供一基板表面,該基板表面具有至少一個溝槽, 該至少一個溝槽自該基板表面向一底部表面延伸一深度,該至少一個溝槽具有由一第一側壁和一第二側壁所界定之一寬度;選擇性地沉積一膜材料,以形成一初始膜,該初始膜具有一膜材料體積在該溝槽中而不在該基板表面上,該膜材料具有大於2之一Pilling-Bedworth比值,且包含選自由Mo、Co、Cr、Fe、Mn、Nb、Os、Ta、U、W及V所組成的群組中之一材料;以及處理該初始膜,以形成一金屬之一氮化物,以擴展該膜材料體積,以提供一擴展膜,該擴展膜延伸超過該基板表面,該金屬選自由Mo、Co、Cr、Fe、Mn、Nb、Os、Ta、U、W或V所組成的群組。
  14. 如請求項13所述之方法,其中該膜材料包含選自由Cr、Mo及Os所組成的群組中之一金屬。
  15. 如請求項13所述之方法,其中該擴展膜包含選自由CrN2、MoN2及OsN2所組成的群組中之一材料。
  16. 一種處理方法,包含下列步驟:提供一基板表面,該基板表面具有至少一個溝槽,該至少一個溝槽自該基板表面向一底部表面延伸一深度,該至少一個溝槽具有由一第一側壁和一第二側壁所界定之一寬度; 選擇性地沉積一膜材料,以形成一初始膜,該初始膜具有一膜材料體積在該溝槽中而不在該基板表面上,該膜材料具有大於2之一Pilling-Bedworth比值,且包含選自由Mo、Co、Cr、Fe、Mn、Nb、Os、Ta、U及V所組成的群組中之一材料;以及處理該初始膜,以形成一金屬之一氧化物,以擴展該膜材料體積,以提供一擴展膜,該擴展膜延伸超過該基板表面,該金屬選自由Mo、Co、Cr、Fe、Mn、Nb、Os、Ta、U或V所組成之群組。
  17. 如請求項16所述之方法,其中該膜材料包含選自由Co、Fe、Mn、Nb、Os、Ta、U及V所組成的群組中之一金屬。
  18. 如請求項16所述之方法,其中該擴展膜包含選自由MoO3、OsO2及V2O5所組成的群組中之一材料。
  19. 如請求項16所述之方法,其中處理該初始膜發生在高於約400℃之一溫度下。
  20. 如請求項19所述之方法,其中處理該初始膜發生在高於約350℃之一溫度下。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680535B (zh) 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TWI687978B (zh) 2016-11-08 2020-03-11 美商應用材料股份有限公司 用於圖案化應用之由下而上的柱體之幾何控制
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10636659B2 (en) * 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
WO2019046399A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
US11315943B2 (en) 2017-09-05 2022-04-26 Applied Materials, Inc. Bottom-up approach to high aspect ratio hole formation in 3D memory structures
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
US10600688B2 (en) 2017-09-06 2020-03-24 Micromaterials Llc Methods of producing self-aligned vias
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
TW201939628A (zh) * 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
TWI894126B (zh) * 2018-04-27 2025-08-21 日商東京威力科創股份有限公司 用於先進接觸件中之覆蓋層形成的區域選擇性沉積
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
WO2019236350A1 (en) 2018-06-08 2019-12-12 Micromaterials Llc A method for creating a fully self-aligned via
WO2020024221A1 (zh) * 2018-08-02 2020-02-06 深圳市为通博科技有限责任公司 忆阻器电极材料的制备方法、制备装置和忆阻器电极材料
US10950460B2 (en) 2018-08-08 2021-03-16 Tokyo Electron Limited Method utilizing using post etch pattern encapsulation
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
JP7304905B2 (ja) 2021-01-29 2023-07-07 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080242097A1 (en) * 2007-03-28 2008-10-02 Tim Boescke Selective deposition method
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法
TW201709463A (zh) * 2015-06-18 2017-03-01 英特爾股份有限公司 半導體結構的金屬特徵的由下而上填塞(buf)
TW201810530A (zh) * 2016-06-14 2018-03-16 應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60158643A (ja) * 1984-01-27 1985-08-20 Hitachi Ltd 絶縁分離方法
JPH0645891B2 (ja) * 1985-12-18 1994-06-15 キヤノン株式会社 堆積膜形成法
US4671970A (en) 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
JPH04349629A (ja) * 1991-05-28 1992-12-04 Hitachi Ltd 半導体装置及びその製造方法
KR0165813B1 (ko) 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
US5872052A (en) * 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
KR100223334B1 (ko) 1996-06-29 1999-10-15 김영환 반도체소자의 금속배선형성방법
JP3244058B2 (ja) * 1998-07-28 2002-01-07 日本電気株式会社 半導体装置の製造方法
US6143653A (en) 1998-10-04 2000-11-07 Promos Technologies, Inc. Method of forming tungsten interconnect with tungsten oxidation to prevent tungsten loss
KR20000026588A (ko) 1998-10-21 2000-05-15 윤종용 콘택홀을 갖는 반도체 장치 및 그 제조방법
US6194754B1 (en) * 1999-03-05 2001-02-27 Telcordia Technologies, Inc. Amorphous barrier layer in a ferroelectric memory cell
US6130151A (en) 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
JP2001015479A (ja) 1999-06-29 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2003507888A (ja) 1999-08-18 2003-02-25 ステアーグ アール ティ ピー システムズ インコーポレイテッド 半導体ウェーハ上に銅の特徴を生じさせる方法
US6576113B1 (en) 1999-10-29 2003-06-10 California Institute Of Technology Method of electroplating of high aspect ratio metal structures into semiconductors
JP2001167432A (ja) * 1999-12-08 2001-06-22 Hitachi Ltd 高密度磁気記録媒体およびその作製方法
US6281114B1 (en) * 2000-02-07 2001-08-28 Infineon Technologies Ag Planarization after metal chemical mechanical polishing in semiconductor wafer fabrication
US6373087B1 (en) 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
US7192803B1 (en) 2000-10-13 2007-03-20 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with simultaneously formed interconnect and connection joint
US6653200B2 (en) 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
JP2002252281A (ja) 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6528884B1 (en) 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
US7279119B2 (en) 2001-06-14 2007-10-09 Ppg Industries Ohio, Inc. Silica and silica-based slurry
CN100360710C (zh) 2002-03-28 2008-01-09 哈佛学院院长等 二氧化硅纳米层压材料的气相沉积
US7045073B2 (en) * 2002-12-18 2006-05-16 Intel Corporation Pre-etch implantation damage for the removal of thin film layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US7645677B2 (en) 2004-03-16 2010-01-12 Ishikawajima-Harima Heavy Industries Co., Ltd. Method for manufacturing semiconductor device
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US20060172536A1 (en) 2005-02-03 2006-08-03 Brown Karl M Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP4679437B2 (ja) * 2005-06-02 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007005381A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd プラズマエッチング方法、及びプラズマエッチング装置
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7351648B2 (en) 2006-01-19 2008-04-01 International Business Machines Corporation Methods for forming uniform lithographic features
US7368394B2 (en) 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7288463B1 (en) 2006-04-28 2007-10-30 Novellus Systems, Inc. Pulsed deposition layer gap fill with expansion material
US7956465B2 (en) 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
JP2008108757A (ja) 2006-10-23 2008-05-08 Matsushita Electric Works Ltd 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体素子の製造方法
US7598170B2 (en) 2007-01-26 2009-10-06 Asm America, Inc. Plasma-enhanced ALD of tantalum nitride films
US20090017631A1 (en) 2007-06-01 2009-01-15 Bencher Christopher D Self-aligned pillar patterning using multiple spacer masks
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US20090072409A1 (en) 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US7541297B2 (en) 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US20100330805A1 (en) 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US7985977B2 (en) 2007-12-11 2011-07-26 Hvvi Semiconductors, Inc. Sacrificial pillar dielectric platform
CN102007145A (zh) * 2008-02-14 2011-04-06 百时美施贵宝公司 基于结合egfr的工程化蛋白质的靶向治疗剂
KR101477661B1 (ko) 2008-07-17 2014-12-31 삼성전자주식회사 텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법
US8169031B2 (en) 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US8101456B2 (en) * 2008-10-01 2012-01-24 International Business Machines Corporation Method to reduce a via area in a phase change memory cell
KR101026486B1 (ko) 2008-10-22 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5133852B2 (ja) 2008-11-13 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
KR101534678B1 (ko) 2009-02-12 2015-07-08 삼성전자주식회사 텅스텐 콘택 플러그를 산소 분위기에서 rta 처리하고, rto 처리된 텅스텐 플러그를 수소 분위기에서 환원시키는 반도체 소자의 제조방법
US8435830B2 (en) 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
JP2011060803A (ja) 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
US8274065B2 (en) 2009-10-19 2012-09-25 Macronix International Co., Ltd. Memory and method of fabricating the same
JP5775288B2 (ja) * 2009-11-17 2015-09-09 三星電子株式会社Samsung Electronics Co.,Ltd. 半導体装置
US8778749B2 (en) 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
JP2011233922A (ja) 2011-07-20 2011-11-17 Ihi Corp 素子間分離領域の形成方法
US8946082B2 (en) 2011-09-16 2015-02-03 GlobalFoundries, Inc. Methods for forming semiconductor devices
KR20130046664A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
JP6273257B2 (ja) 2012-03-27 2018-01-31 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated タングステンによるフィーチャ充填
US8860001B2 (en) 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
US20140029181A1 (en) 2012-07-27 2014-01-30 Florian Gstrein Interlayer interconnects and associated techniques and configurations
US9245987B2 (en) 2012-11-29 2016-01-26 Micron Technology, Inc. Semiconductor devices and fabrication methods
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9312220B2 (en) 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9178011B2 (en) * 2013-03-13 2015-11-03 Intermolecular, Inc. Deposition of anisotropic dielectric layers orientationally matched to the physically separated substrate
US9012322B2 (en) 2013-04-05 2015-04-21 Intermolecular, Inc. Selective etching of copper and copper-barrier materials by an aqueous base solution with fluoride addition
US9040421B2 (en) 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
CN105493249B (zh) 2013-09-27 2019-06-14 英特尔公司 用于后段(beol)互连的先前层自对准过孔及插塞图案化
WO2015047320A1 (en) 2013-09-27 2015-04-02 Intel Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
US9312168B2 (en) 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
US9236292B2 (en) 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
JP6297884B2 (ja) 2014-03-28 2018-03-20 東京エレクトロン株式会社 タングステン膜の成膜方法
US20170110630A1 (en) * 2014-03-31 2017-04-20 Ushio Denki Kabushiki Kaisha Semiconductor light emitting element, production method therefor, led element and electron-beam-pumped light source device
KR102377372B1 (ko) 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9368395B1 (en) 2014-05-06 2016-06-14 Globalfoundries Inc. Self-aligned via and air gap
US9299745B2 (en) 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US9281382B2 (en) 2014-06-04 2016-03-08 Stmicroelectronics, Inc. Method for making semiconductor device with isolation pillars between adjacent semiconductor fins
US9627318B2 (en) 2014-06-16 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with footing region
JP2016004932A (ja) * 2014-06-18 2016-01-12 セイコーエプソン株式会社 圧電素子、液体噴射ヘッド、液体噴射装置及び圧電素子の製造方法
US9679852B2 (en) 2014-07-01 2017-06-13 Micron Technology, Inc. Semiconductor constructions
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9356047B2 (en) 2014-08-18 2016-05-31 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
US9508642B2 (en) 2014-08-20 2016-11-29 Globalfoundries Inc. Self-aligned back end of line cut
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9735030B2 (en) 2014-09-05 2017-08-15 Fujifilm Planar Solutions, LLC Polishing compositions and methods for polishing cobalt films
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US20160111342A1 (en) 2014-10-17 2016-04-21 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9595441B2 (en) 2014-12-22 2017-03-14 Tokyo Electron Limited Patterning a substrate using grafting polymer material
US20160260779A1 (en) * 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Non-volatile resistive random access memory device
US20160284626A1 (en) * 2015-03-25 2016-09-29 Micron Technology, Inc. Semiconductor devices having conductive vias and methods of forming the same
US9362165B1 (en) 2015-05-08 2016-06-07 Globalfoundries Inc. 2D self-aligned via first process flow
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9716065B2 (en) 2015-09-14 2017-07-25 International Business Machines Corporation Via bottom structure and methods of forming
US9721888B2 (en) 2015-12-08 2017-08-01 International Business Machines Corporation Trench silicide with self-aligned contact vias
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN108780777B (zh) 2016-02-02 2023-02-17 东京毅力科创株式会社 利用选择性沉积对金属和通孔进行自对准
US11127629B2 (en) * 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
WO2018064292A1 (en) 2016-09-30 2018-04-05 Applied Materials, Inc. Methods of forming self-aligned vias
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TW201833991A (zh) 2016-11-08 2018-09-16 美商應用材料股份有限公司 自對準圖案化之方法
US10403542B2 (en) 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080242097A1 (en) * 2007-03-28 2008-10-02 Tim Boescke Selective deposition method
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法
TW201709463A (zh) * 2015-06-18 2017-03-01 英特爾股份有限公司 半導體結構的金屬特徵的由下而上填塞(buf)
TW201810530A (zh) * 2016-06-14 2018-03-16 應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹

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