CN116964736A

CN116964736A - 自对准顶部过孔

Info

Publication number: CN116964736A
Application number: CN202180083332.9A
Authority: CN
Inventors: 朴灿鲁; 本山幸一; 郑镇权; 崔起植; 杨智超
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2020-12-10
Filing date: 2021-11-11
Publication date: 2023-10-27
Also published as: JP7784206B2; KR102818332B1; US11315872B1; JP2023553604A; WO2022122294A1; EP4260365A1; KR20230098237A

Abstract

自对准顶部过孔本发明的实施例包括一种用于制造半导体器件的方法和所得结构。在衬里上图案化芯轴，其中衬里位于半导体衬底上。在芯轴的侧壁上形成隔离物。在衬里的暴露表面上并且在隔离物之间的多个间隙内形成电介质材料线。去除芯轴。从隔离物之间的多个间隙中的至少一个间隙内去除电介质材料线中的至少一个电介质材料线。在每个间隙内形成导电金属。导电金属被图案化以形成金属互连线和过孔。去除多个隔离物和剩余的电介质材料线。

Description

自对准顶部过孔

技术领域

本发明一般涉及半导体结构和制造的领域，更具体地，涉及顶部过孔和金属互连线结构的制造。

背景技术

后段制程(BEOL)是集成电路制造的一部分，其中各个器件(晶体管、电容器、电阻器等)与晶片上的布线(金属化层)互连。BEOL通常在第一金属层被沉积在晶片上时开始。BEOL包括接触、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合位置。

过孔是穿过一个或多个相邻层的平面的位于物理电子电路的层之间的电连接。在集成电路设计中，过孔是绝缘氧化物层中的小开口，其允许不同层之间的导电连接。

镶嵌处理是一种附加工艺，其中沉积电介质、根据限定的图案来蚀刻电介质、根据图案来填充金属并且通过化学机械抛光/平坦化(CMP)来去除过量金属。

发明内容

本发明的实施例包括一种用于制造半导体器件的方法和所得结构。所述方法可包括在衬里上图案化芯轴，其中所述衬里位于半导体衬底上。所述方法还可包括在所述芯轴的侧壁上形成隔离物。所述方法还可包括在所述衬里的暴露表面上并且在所述隔离物之间的多个间隙内形成电介质材料线。所述方法还可以包括去除所述芯轴。所述方法还可包括去除所述隔离物之间的所述多个间隙中的至少一个间隙内的所述电介质材料线中的至少一个电介质材料线。所述方法还可以包括在每个间隙内形成导电金属。所述方法还可以包括图案化所述导电金属以形成金属互连线和过孔。所述方法还可以包括去除所述多个隔离物和剩余的电介质材料线。

本发明的实施例可以另外包括用于制造半导体器件的替代方法和所得结构。所述方法可包括提供位于衬里的表面上的电介质层，其中所述衬里位于半导体衬底的表面上。所述方法还可包括形成多个沟槽，所述沟槽的深度暴露所述衬里的表面并从剩余的电介质层产生电介质材料线。所述方法还可包括在所述电介质材料线的侧壁上形成隔离物。所述方法还可包括去除在所述隔离物中的两个隔离物之间的所述电介质材料线中的至少一个电介质材料线。所述方法还可包括在每个存在的间隙内形成导电金属。所述方法还可以包括图案化所述导电金属以形成金属互连线和过孔。所述方法还可以包括去除所述多个隔离物和剩余的电介质材料线。

附图说明

图1示出了根据本发明的实施例的半导体衬底和包括衬里、电介质层和硬掩模的堆叠。

图2示出了根据本发明的实施例的从堆叠的电介质层形成芯轴的过程。

图3示出了根据本发明的实施例的在芯轴的侧壁上形成隔离物的过程。

图4示出了根据本发明的实施例的在隔离物之间的暴露间隙内形成电介质层的过程。

图5示出了根据本发明的实施例的去除芯轴的过程。

图6示出了根据本发明的实施例的去除电介质材料线的过程。

图7示出了根据本发明的实施例的在存在的间隙内形成导电金属的过程。

图8示出了根据本发明的实施例的形成顶部过孔和金属互连线的过程。

图9示出了根据本发明的实施例的去除电介质层的剩余部分及隔离物的过程。

图10示出了根据本发明的实施例的产生沟槽的过程。

图11示出了根据本发明的实施例的在电介质层的暴露侧的侧壁上形成隔离物的过程。

图12示出了根据本发明的实施例的去除电介质材料线的过程。

图13示出了根据本发明的实施例的在存在的间隙内形成导电金属的过程。

图14示出了根据本发明的实施例的形成顶部过孔和金属互连线的过程。

图15示出了根据本发明的实施例的去除电介质层的剩余部分及隔离物的过程。

图16示出了根据本发明的实施例的去除衬里的暴露部分的过程。

具体实施方式

本发明的实施例描述了一种形成自对准后段制程(BEOL)金属线和顶部过孔结构的方法以及所得到的结构。本发明的实施例认识到导电金属是光学不透明的，并且可能引起对准和重叠挑战。厚导电金属可引起高应力，从而导致晶片翘曲(warpage)。此外，本发明的实施例认识到，厚金属的减法(subtractive)蚀刻可能导致不良的线边缘粗糙度、鼠咬(mouse biting)或其它问题。本发明的实施例认识到，与减法图案化相比，镶嵌技术可以改善线边缘粗糙度，但是可能引起线扭动(wiggle)问题。因此，本发明的实施例描述了一种通过减法蚀刻工艺经由镶嵌和过孔来形成金属互连线的方法，得到金属互连线和过孔都自对准的结构。此外，本发明的实施例认识到，这种方法不需要支架，因为所利用的隔离物充当支架并且在顶部过孔形成之后被去除。

本文公开了所要求保护的结构和方法的详细实施例；然而，应当理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的示例。另外，结合各种实施例给出的每个示例旨在是示例性的，而非限制性的。此外，附图不一定按比例绘制，一些特征可能被放大以示出特定部件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅作为用于教导本领域技术人员以各种方式采用本公开的方法和结构的代表性基础。还应注意，相同和相应的元件由相同的附图标记表示。

在以下描述中，阐述了许多具体细节，例如特定结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域普通技术人员将理解，本申请的各种实施例可以在没有这些具体细节的情况下实践。在其它情况下，为了避免模糊本申请，没有详细描述公知的结构或处理步骤。

说明书中对“一个实施例”、“实施例”、“示例性实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，不管是否明确描述，认为的是，结合其它实施例来影响这种特征、结构或特性是在本领域技术人员的知识范围内的。

为了下文描述的目的，术语“上”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所公开的结构和方法，如附图中所定向的。术语“覆盖”、“在…顶部”、“位于…上”或“位于…顶部”表示例如第一结构的第一元件存在于例如第二结构的第二元件上，其中例如界面结构的中间元件可存在于第一元件和第二元件之间。术语“直接接触”是指例如第一结构的第一元件和例如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下被连接。

应当理解，当将作为层、区域或衬底的元件称为在另一元件“上”或“上方”时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”时，不存在中间元件。还将理解，当元件被称为在另一元件“下方”或“之下”时，它可以直接在另一元件下方或之下，或者可以存在中间元件。相反，当元件被称为“直接在另一元件下方”或“直接在另一元件之下”时，不存在中间元件。

现在将参照附图详细描述本发明。

图1示出了在形成器件的方法中的早期阶段的器件的等距视图。图1的半导体结构包括半导体材料堆叠，该半导体材料堆叠包括在半导体衬底100的表面上、在衬里110的表面上、在电介质层120的表面上的硬掩模130。

半导体衬底100可以由含硅材料构成。含硅材料包括但不限于硅、单晶硅、多晶硅、SiGe、单晶SiGe、多晶SiGe或掺杂碳的硅(Si:C)、非晶硅、以及它们的组合和多层。半导体衬底100也可由其它半导体材料(例如锗(Ge))和化合物半导体衬底(例如III/V型半导体衬底，例如砷化镓(GaAs))构成。在一些实施例中，半导体衬底100可以是具有前段制程(FEOL)、中段制程(MOL)和/或BEOL金属的晶片。通常，半导体衬底100是平滑表面衬底。

衬里110通过溅射、化学气相沉积(CVD)或原子层沉积(ALD)形成，并且是诸如氮化钛(TiN)或氮化钽(TaN)的导体。在一些实施例中，衬里110可以由其它导电材料构成，例如铝(AL)、铜(Cu)、镍(Ni)、钴(Co)、钌(Ru)、钛(Ti)、钽(Ta)或其组合。

电介质层120沉积在衬里110的顶部上。电介质层120通常是绝缘材料层。电介质层120可由例如氮化硅(SiN)、碳氮化硅(SiCN)、(SiOCN)、(SiBCN)或本领域已知的其它绝缘材料构成。沉积电介质层120，使得电介质层120具有与最终得到的器件的过孔和金属线的组合期望高度相对应的厚度。

硬掩模130沉积在电介质层120的顶部上。硬掩模是在半导体加工中用作蚀刻掩模的材料。硬掩模130由金属或例如SiN、氧化硅、或氮化硅和氧化硅的组合的电介质材料构成，其可以使用例如低压化学气相沉积(LPCVD)的工艺来沉积。在各种实施例中，使用标准光刻工艺来在沉积于硬掩模130上的光致抗蚀剂层(未图示)中限定硬掩模130的图案。然后，通过从光致抗蚀剂层中未被图案保护的区域去除硬掩模130，可以在硬掩模130中形成期望的硬掩模图案。使用例如反应离子蚀刻(RIE)去除硬掩模130。RIE使用由电磁场生成的化学反应等离子体来除去各种材料。本领域的普通技术人员将认识到，所使用的等离子体的类型将取决于构成硬掩模130的材料，或者可以使用诸如湿法化学蚀刻或激光烧蚀的其它蚀刻工艺。虽然未示出，但是可以对硬掩模130进行图案化，使得硬掩模130覆盖电介质层120的变成芯轴210(参见图2)的区域。

图2示出了根据本发明的实施例的制造步骤的等距视图。图2示出了由电介质层120形成芯轴210以及去除硬掩模130。芯轴在隔离物图案化中被使用。隔离物图案化是一种用于图案化线宽小于可通过常规光刻实现的线宽的特征的技术。通常，在芯轴(例如，芯轴210)上方沉积隔离物(例如，隔离物310，参见图3)，且芯轴是被预先图案化的特征。随后回蚀该隔离物，使得覆盖该芯轴的隔离物部分被蚀刻掉，而侧壁上的隔离物部分保留。然后，可以去除芯轴，为每个芯轴留下两个隔离物(每个边缘一个)。

芯轴210可以通过蚀刻工艺来形成，例如RIE、激光烧蚀、或可以用于选择性地去除诸如电介质层120的材料的一部分的任何蚀刻工艺。如上文参考图1所描述的，可将硬掩模130图案化以覆盖芯轴210且在产生芯轴210的蚀刻工艺期间利用所述硬掩模。蚀刻工艺仅去除电介质层120的未被硬掩模130保护的部分，并且蚀刻工艺在衬里110处停止。每个芯轴的高度等于期望的金属线和过孔高度的组合高度。

在一些实施例中，在形成芯轴210之后，去除硬掩模130。通常，去除硬掩模130的工艺包括使用蚀刻工艺，例如RIE、激光烧蚀、或可用于选择性地去除例如硬掩模130的材料的一部分的任何蚀刻工艺。在替代实施例中，此时可以不去除硬掩模130，并且将其保留在器件上，直到执行稍后的金属化学机械抛光/平坦化(CMP)步骤(参见图7)。

图3示出了根据本发明的实施例的制造步骤的等距视图。图3示出了在芯轴210的暴露侧上形成隔离物310。隔离物310由金属(例如TiN、TaN)或包括例如电介质氧化物、电介质氮化物和/或电介质氮氧化物的任何电介质隔离物材料构成。在一些实施例中，隔离物310由诸如二氧化硅(SiO₂)的非导电性低电容电介质材料构成。通常，隔离物310由不同于衬里110的材料构成。形成隔离物310的工艺可包括在衬里110及芯轴210的暴露表面上方沉积例如氮化硅的绝缘材料的保形层(未图示)。可使用例如CVD、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或其它沉积工艺来沉积隔离物310。可使用其中正向方向上的蚀刻速率大于横向方向上的蚀刻速率的各向异性蚀刻工艺来去除绝缘层的部分，从而形成位于芯轴210的侧壁上的隔离物310，如图3中所示。

图4示出了根据本发明的实施例的制造步骤的等距视图。图4示出了在衬里110上并且在隔离物310之间的暴露间隙内形成电介质层410。在每个暴露间隙内的电介质层410的部分可以产生多个电介质材料线。如上所述，参考电介质层120，电介质层410通常是绝缘材料层，并且可以由例如SiN、SiCN、SiOCN、SiBCN或本领域已知的其它绝缘材料构成。在一些实施例中，电介质层410是低κ电介质材料层。低κ是相对于SiO₂具有小的相对介电常数(κ)的材料。低κ材料包括例如氟掺杂SiO₂、有机硅酸盐玻璃(OSG)、多孔SiO₂、多孔有机硅酸盐玻璃、旋涂有机聚合物电介质和旋涂硅基聚合物电介质。在一些实施例中，电介质层410是旋涂玻璃。旋涂玻璃是一种以液体形式施加以填充子电介质表面中的窄间隙的层间电介质材料。在一些实施例中，使用可流动化学气相沉积(fCVD)或旋涂电介质方法来沉积电介质层410。可通过以下方式来产生电介质层410：将电介质层410沉积高于期望高度且然后利用例如CMP的平坦化工艺来减小电介质层410的高度以使得芯轴210的顶表面暴露。

图5示出了根据本发明的实施例的制造步骤的等距视图。图5示出了去除芯轴210以在图5所示的间隙内产生第一沟槽。可以使用蚀刻工艺去除芯轴210，该蚀刻工艺在相对于隔离物310和电介质层410去除芯轴210的物理暴露部分以产生包括第一沟槽的间隙方面是选择性的。所使用的蚀刻工艺可以是干法蚀刻或湿法蚀刻工艺。

图6示出了根据本发明的实施例的制造步骤的等距视图。图6示出了去除电介质层410的部分以产生第二沟槽。可去除一个或多个电介质材料线。在所描述的实施例中，没有去除电介质层410的中间和末端部分。可以通过使用标准光刻工艺来去除电介质层410的被去除的部分，以在沉积于隔离物310、电介质层410和/或衬里110的顶表面上的光致抗蚀剂层(未示出)中限定期望形状的第二沟槽。在各种实施例中，使用标准光刻工艺来去除与在形成第二沟槽时的电介质层的要被去除的区域对应的光致抗蚀剂层的部分。可以使用例如干法蚀刻工艺(例如RIE)来去除电介质层410的部分以去除电介质层410的期望部分。作为蚀刻电介质层410的部分的结果，衬里110在被限定为第二沟槽的区域中暴露。

图7示出了根据本发明的实施例的制造步骤的等距视图。图7示出了在包括第一和第二沟槽的间隙内形成导电金属710。导电金属710可以是任何类型的导电金属。例如，导电金属710可以由Ru、Co、钼(Mo)、钨(W)、Al或铑(Rh)构成。导电金属710可以使用例如CVD、PECVD、PVD或其他沉积工艺来沉积。可以通过以下方式来产生导电金属710：将导电金属710沉积到高于期望高度并且随后利用诸如CMP的平坦化工艺来减小导电金属710的高度以使得暴露隔离物310和电介质层410的顶表面。

在一些实施例中，当隔离物310由TiN构成时，与使用其它材料相比，可减少线扭动。本发明的实施例认识到，具有较高模量的模板可以减轻金属填充后线扭动。其中隔离物310由TiN构成的TiN模板具有大约500吉帕斯卡(GPa)的模量，其高于许多其它材料。

图8示出了根据本发明的实施例的制造步骤的等距视图。图8示出了通过减法图案化工艺形成顶部过孔和金属互连线，在该减法图案化工艺期间，导电金属710的非过孔部分凹陷到期望过孔结构的目标深度。顶部过孔的形成可以使用光刻减法图案化工艺来执行。利用掩蔽步骤在导电金属710中形成过孔。这种掩蔽可能需要沉积光致抗蚀剂层并使用紫外光对该层进行图案化，使得能够仅去除光致抗蚀剂的选定部分，然后根据光致抗蚀剂图案蚀刻导电金属710。应当注意，图8(以及后续类似的图)中的过孔的所示布置可以基于最终的期望过孔结构的实施细节而变化。在一些实施例中，可以利用选择性蚀刻工艺。在一些实施例中，在例如图8所示的实施例中，电介质层410可由于蚀刻工艺而被损伤，其在图8中由电介质层410的减小的高度表示。

图9示出了根据本发明的实施例的制造步骤的等距视图。图9示出了选择性地去除隔离物310和电介质层410以及所得到的过孔结构，该过孔结构包括在半导体衬底100上的导电金属710和衬里110中形成的一个或多个过孔。可以使用蚀刻工艺去除隔离物310和电介质层410，所述蚀刻工艺在相对于导电金属710去除隔离物310和/或电介质层410的物理暴露部分方面具有选择性，以去除所有隔离物310和电介质层410并暴露衬里110的部分。所使用的蚀刻工艺可以是干法蚀刻或湿法蚀刻工艺。

在一些实施例中，衬里110的暴露部分保留在半导体衬底100上。在其他实施例中，衬里110的暴露部分被蚀刻掉，使得衬里110仅存在于导电金属710下方(参见图16，其中导电金属1310类似于导电金属710)。

所得到的结构是BEOL金属线和顶部过孔结构。该结构可以是例如金属-绝缘体-金属电容器，其包括通过镶嵌形成的金属线和通过减法工艺形成的顶部过孔，其中隔离物310在顶部过孔蚀刻工艺期间用作支架。

图10-16示出了根据以沟槽蚀刻开始的不同制造过程来形成的本发明的实施例。

在最初于图1中示出的相同器件上执行由图10示出的制造过程，如前所述，其中图1示出了包括半导体材料堆叠的器件的等距视图，该半导体材料堆叠包括在半导体衬底100上、在衬里110上、在电介质层120上的硬掩模130。

图10示出了根据本发明的实施例的制造步骤的等距视图。图10示出了去除硬掩模130和电介质层120的部分以产生沟槽。沟槽可以通过蚀刻工艺形成，例如RIE、激光烧蚀、或可以用于选择性地去除例如电介质层120的材料的一部分的任何蚀刻工艺。在执行蚀刻工艺之前，可以如图10所示对硬掩模130进行图案化，以通过防止在蚀刻工艺期间去除电介质层120的剩余部分来帮助产生沟槽。蚀刻工艺仅去除电介质层120的未被硬掩模130保护的部分，并且蚀刻工艺在衬里110处停止。基于最终期望的金属线宽度和隔离物厚度的总和来选择沟槽宽度。在一些实施例中，沟槽宽度等于最终期望的金属线宽度的三倍。电介质层120的剩余部分可以形成电介质材料线。

图11示出了根据本发明的实施例的制造步骤的等距视图。图11示出了在电介质层120的暴露侧上形成隔离物1110。隔离物1110由金属(例如TiN、TaN)或包括例如电介质氧化物、电介质氮化物和/或电介质氮氧化物的任何电介质隔离物材料构成。在一些实施例中，隔离物1110由诸如二氧化硅(SiO₂)的非导电性低电容电介质材料构成。通常，隔离物1110由不同于衬里110的材料构成。形成隔离物1110的工艺可以包括在衬里110和芯轴电介质层120的暴露表面上方沉积例如氮化硅的绝缘材料的保形层(未示出)。可使用例如CVD、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或其它沉积工艺来沉积隔离物310。如图11所示，可以使用其中在正向方向上的蚀刻速率大于在横向方向上的蚀刻速率的各向异性蚀刻工艺来去除绝缘层的部分，从而形成位于电介质层120的侧壁上的隔离物1110。

图11还示出了去除硬掩模130。通常，去除硬掩模130的工艺涉及使用蚀刻工艺，例如RIE、激光烧蚀、或可用于选择性地去除例如硬掩模130的材料的一部分的任何蚀刻工艺。

图12示出了根据本发明的实施例的制造步骤的等距视图。图12示出了去除电介质层120的部分以产生第二沟槽。在所描述的实施例中，不去除电介质层120的中间和端部。可通过使用标准光刻工艺来去除电介质层120的要被去除的部分，以在沉积于隔离物1110、电介质层120和/或衬里110的顶表面上的光致抗蚀剂层(未图示)中限定期望形状的第二沟槽。在各种实施例中，使用标准光刻工艺来去除与在形成第二沟槽时的电介质层的要被去除的区域对应的光致抗蚀剂层的部分。可以使用例如干法蚀刻工艺(例如RIE)来去除该部分或电介质层120，以去除电介质层120的期望部分。作为蚀刻电介质层120的部分的结果，衬里110在被限定为第二沟槽的区域中暴露。

图13示出了根据本发明的实施例的制造步骤的等距视图。图7示出了在包括沟槽的间隙内形成导电金属1310。导电金属1310可以是任何类型的导电金属。例如，导电金属710可以由Ru、Co、Mo、W、Al或Rh构成。导电金属1310可以使用例如CVD、PECVD、PVD或其他沉积工艺来沉积。导电金属1310可以通过以下方式来产生：将导电金属1310沉积到高于期望高度并且随后利用诸如CMP的平坦化工艺来减小导电金属1310的高度，以使得隔离物1110和电介质层120的顶表面被暴露。

在一些实施例中，当隔离物1110由TiN构成时，与使用其它材料相比，可减少线扭动。本发明的实施例认识到，具有较高模量的模板可以减轻金属填充后线扭动。其中隔离物1110由TiN构成的TiN模板具有大约500GPa的模量，其高于许多其它材料。

图14示出了根据本发明的实施例的制造步骤的等距视图。图14示出了通过减法图案化工艺形成顶部过孔和金属互连线，在该减法图案化工艺期间，导电金属1310的非过孔部分凹陷到用于期望过孔结构的目标深度。顶部过孔的形成可以使用光刻减法图案化工艺来执行。利用掩蔽步骤在导电金属1310中形成过孔。这种掩蔽可能需要沉积光致抗蚀剂层并使用紫外光对该层进行图案化，使得能够仅去除光致抗蚀剂的选定部分，然后根据光致抗蚀剂图案蚀刻导电金属1310。应注意，图14(以及后续类似图)中的过孔的所示布置可基于最终的期望过孔结构的实施细节而变化。在一些实施例中，可以利用选择性蚀刻工艺。在一些实施例中，在例如图14所示的实施例中，电介质层120可由于蚀刻工艺而被损伤，其在图14中由电介质层120的减小的高度表示。

图15示出了根据本发明的实施例的制造步骤的等距视图。图15示出了选择性地去除隔离物1110和电介质层120以及所得的过孔结构，该过孔结构包括在半导体衬底100上的导电金属1310和衬里110中形成的一个或多个过孔。可以使用蚀刻工艺去除隔离物1110和电介质层120，该蚀刻工艺在相对于导电金属1310去除隔离物1110和/或电介质层120的物理暴露部分方面是选择性的，以去除隔离物1110和电介质层120的全部并暴露部分衬里110。所使用的蚀刻工艺可以是干法蚀刻或湿法蚀刻工艺。

在一些实施例中，衬里110的暴露部分保留在半导体衬底100上。在其它实施例中，衬里110的暴露部分被蚀刻掉，使得衬里110仅存在于导电金属1310下方(参见图16)。

图16示出了根据本发明的实施例的制造步骤的等距视图。图15示出了选择性地去除衬里110的暴露部分。使用例如RIE的蚀刻技术去除衬里110。RIE使用由电磁场生成的化学反应等离子体来除去各种材料。本领域的普通技术人员将认识到，所使用的等离子体的类型将取决于构成衬里110的材料，或者可以使用诸如湿法化学蚀刻或激光烧蚀的其它蚀刻工艺。在一个实施例中，使用化学蚀刻来去除衬里110的暴露部分并暴露半导体衬底100的表面。在一些实施例中，例如当衬里110由TiN或TaN构成时，可以利用TiN和TaN湿法去除工艺来去除衬里110的暴露部分。

制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸管芯(bare die)或以封装形式来分发所得到的集成电路芯片。在后一种情况下，芯片按照单个芯片封装(例如塑料载体，其具有被固定到母板或其它更高级载体的引线)或多芯片封装(例如陶瓷载体，其具有表面互连或掩埋互连中的一种或两种)来封装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，以作为(a)中间产品(例如母板)或(b)终端产品的一部分。终端产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入器件以及中央处理器的高级计算机产品。

本文所用的术语仅是为了描述特定实施例的目的，而不是要限制本发明。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括(comprise)”和/或“包括(comprising)”在本说明书中使用时指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其群组的存在或添加。

尽管已经参照本申请的优选实施例具体示出和描述了本申请，但是本领域技术人员应当理解，在不脱离本申请的范围的情况下，可以在形式和细节上进行前述和其它改变。因此，本申请不应限于所描述和示出的确切形式和细节，而是限制成落入所附权利要求的范围内。

在本发明的优选实施例中，提供了一种方法，该方法包括：提供位于衬里上的电介质层，其中衬里位于半导体衬底的表面上；形成多个沟槽，该沟槽的深度暴露衬里的表面并从剩余的电介质层产生电介质材料线；在电介质材料线的侧壁上形成隔离物；去除在隔离物中的两个隔离物之间的电介质材料线中的至少一个电介质材料线；在每个存在的间隙内形成导电金属；图案化导电金属以形成金属互连线和过孔；以及去除多个隔离物和剩余的电介质材料线。沟槽的宽度可以等于期望的金属互连线宽度和期望的隔离物厚度之和。沟槽的宽度可以是期望的金属互连线宽度的三倍。隔离物可以由氮化钛(TiN)构成。导电金属可以从由以下项构成的组中选择：钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、钨(W)和铑(Rh)。该方法还可以包括：在去除多个隔离物和剩余的电介质材料线之后，去除衬里的暴露部分。图案化导电金属以形成金属互连线和过孔可以利用减法图案化工艺。

在本发明的另一优选实施例中，提供了一种半导体结构，其包括：半导体衬底；在半导体衬底的表面上的衬里；在衬里的表面上的多个互连线和过孔，其中多个互连线和过孔由导电金属构成；以及多个隔离物，其在多个互连线和过孔中的每一个之间。多个隔离物可以由氮化钛(TiN)构成。导电金属可以从由以下项构成的组中选择：钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、钨(W)和铑(Rh)。衬里可以由来自以下项的组中的选择构成：氮化钛(TiN)、氮化钽(TaN)、钛(Ti)和钽(Ta)。多个互连线和过孔中的每一个可以包括从互连线的表面突出的至少一个过孔。互连线的表面可以是顶表面。

Claims

1.一种方法，包括：

在衬里上图案化芯轴，其中所述衬里位于半导体衬底上；

在所述芯轴的侧壁上形成隔离物；

在所述衬里的暴露表面上并且在所述隔离物之间的多个间隙内形成电介质材料线；

去除所述芯轴；

去除在所述隔离物之间的所述多个间隙中的至少一个间隙内的所述电介质材料线中的至少一个电介质材料线；

在每个间隙内形成导电金属；

图案化所述导电金属以形成金属互连线和过孔；以及

去除所述多个隔离物和所述剩余的电介质材料线。

2.根据权利要求1所述的方法，其中，在所述衬里的所述暴露部分上形成所述电介质材料层包括：

经由选自以下项构成的组的工艺来将电介质材料沉积到高于所述芯轴的高度：旋涂玻璃和可流动化学气相沉积；以及

利用平坦化工艺减小所述电介质材料的所述高度以形成所述电介质材料层并暴露所述芯轴的顶表面。

3.根据权利要求1所述的方法，其中，所述隔离物由氮化钛(TiN)构成。

4.根据权利要求1所述的方法，其中，所述导电金属从由以下项构成的组中选择：钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、钨(W)和铑(Rh)。

5.根据权利要求1所述的方法，还包括：

在去除所述多个隔离物和所述剩余的电介质材料线之后，去除所述衬里的暴露部分。

6.根据权利要求1所述的方法，其中，所述电介质材料线中的所述至少一个电介质材料线包括多个所述电介质材料线。

7.根据权利要求1所述的方法，其中，图案化所述导电金属以形成所述金属互连线和所述过孔利用减法图案化工艺。

8.一种半导体结构，包括：

半导体衬底；

在所述半导体衬底的表面的一部分上的衬里；以及

导电金属，其被图案化以在所述衬里的表面上形成互连线和过孔。

9.根据权利要求8所述的半导体结构，其中，所述衬里中没有部分被外部地暴露。

10.根据权利要求8所述的半导体结构，其中，所述导电金属从由以下项构成的组中选择：钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、钨(W)和铑(Rh)。

11.根据权利要求8所述的半导体结构，其中，所述衬里由来自以下项构成的组的选择构成：氮化钛(TiN)、氮化钽(TaN)、钛(Ti)和钽(Ta)。