TWI493660B - 非揮發性記憶體及其製作方法 - Google Patents

Description

非揮發性記憶體及其製作方法

本發明是有關於一種非揮發性記憶體及其製作方法，且特別是有關於一種可以避免第二位元效應(second bit effect)的非揮發性記憶體及其製作方法。

非揮發性記憶體由於具有存入的資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。特別是，快閃記憶體(flash memory)由於具有可多次進行資料之存入、讀取、抹除等操作，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

氮化物快閃記憶體(nitride-based flash memory)為目前常見的一種非揮發性記憶體。在氮化物快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結構(即熟知的ONO層)可儲存二位元的資料。一般來說，二位元的資料可分別儲存於電荷捕捉結構中的氮化物層的左側(即左位元)或右側(即右位元)。

然而，在氮化物快閃記憶體中存在著第二位元效應，即當對左位元進行讀取操作時，會受到右位元的影響，或當對右位元進行讀取操作時，會受到左位元的影響。此外，隨著記憶體尺寸逐漸縮小，通道(channel)的長度也隨之縮短，造成第二位元效應更為顯著，因而影響 了記憶體的操作裕度(operation window)與元件效能。

本發明的實施例提供一種非揮發性記憶體，其可以避免在操作時產生第二位元效應。

本發明的實施例另提供一種非揮發性記憶體的製作方法，其可製作出具有較大操作裕度的非揮發性記憶體。

本發明的實施例提出一種非揮發性記憶體，此非揮發性記憶體包括閘極結構、摻雜區、電荷儲存層以及第一介電層。閘極結構配置於基底上。閘極結構二側的基底中具有凹陷。閘極結構包括閘介電層與閘極。閘介電層配置於基底上，且閘介電層與基底之間具有界面。閘極配置於閘介電層上。摻雜區配置於凹陷周圍的基底中。電荷儲存層配置於凹陷中，且電荷儲存層的頂面高於上述的界面。第一介電層配置於電荷儲存層與基底之間以及電荷儲存層與閘極結構之間。

依照本發明實施例所述之非揮發性記憶體，上述之距離例如介於0.005μm至0.01μm之間。

依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存層的厚度例如介於100Å至150Å之間。

依照本發明實施例所述之非揮發性記憶體，上述之凹陷例如具有傾斜側壁。

依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存層的材料例如為氮化物或高介電常數材料。

依照本發明實施例所述之非揮發性記憶體，更包括配置於電荷儲存層上的第二介電層，且第二介電層的頂面與閘極結構的頂面共平面。

依照本發明實施例所述之非揮發性記憶體，更包括配置於第二介電層與閘極結構上的導體層。

依照本發明實施例所述之非揮發性記憶體，上述之摻雜區與界面之間具有距離，且凹陷具有底面與至少一個側壁，且摻雜區配置於底面下方的基底中並圍繞側壁的一部分。

本發明的實施例另提出一種非揮發性記憶體的製作方法，此方法是先於基底上形成閘極結構。閘極結構包括閘介電層以及閘極。閘介電層位於基底上，且閘介電層與基底之間具有界面。閘極位於閘介電層上。然後，於閘極結構二側的基底中形成凹陷。接著，於基底與閘極結構上形成第一介電層。而後，於凹陷周圍的基底中形成摻雜區。之後，於凹陷中形成電荷儲存層，且電荷儲存層的頂面高於上述的界面。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述之距離例如介於0.005μm至0.01μm之間。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述之電荷儲存層的厚度例如介於100Å至150Å之間。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述之凹陷例如具有傾斜側壁。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述之電荷儲存層的材料例如為氮化物或高介電常數材料。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述在形成電荷儲存層之後，更包括於電荷儲存層上形成第二介電層。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述在形成第二介電層之後，更包括進行平坦化製程，移除部分第一介電層與部分第二介電層，直到暴露出閘極。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述在進行平坦化製程之後，更包括於第二介電層與閘極結構上形成導體層。

依照本發明實施例所述之非揮發性記憶體的製作方法，上述之摻雜區與界面之間具有距離，且凹陷具有底面與至少一個側壁，且摻雜區形成於底面下方的基底中並圍繞側壁的一部分。

基於上述，在本發明實施例的非揮發性記憶體中，用以儲存電荷的電荷儲存層分別配置於閘極結構的相對二側，因而增加了記憶體的通道長度而避免在操作的過程中產生第二位元效應，並增加了操作裕度。

需要瞭解的是，上述一般的說明以及下述詳細的說明為示範性的，其並非用以限定本發明。

為讓本發明之上述特徵和優點能更明顯易懂，下文 特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為依照本發明實施例所繪示的非揮發性記憶體之製作流程剖面圖。首先，請參照圖1A，提供基底100。基底100例如為矽基底或絕緣層上有矽(silicon on insulator，SOI)基底。然後，於基底100上依序形成閘介電材料層(未繪示)與閘極材料層(未繪示)。閘介電材料層例如為氧化層，其厚度例如介於170Å至190Å之間，其形成方法例如為熱氧化法或化學氣相沈積法。閘極材料層例如為多晶矽層，其形成方法例如為化學氣相沈積法。然後，將閘極材料層與閘介電材料層圖案化，以形成閘極104與閘介電層102。閘極104的寬度W1例如介於0.05μm至0.1μm之間。閘介電層102與閘極104構成閘極結構106。

然後，請參照圖1B，於閘極結構106二側的基底100中形成凹陷108。凹陷108的形成方法例如是進行非等向性蝕刻製程，以移除部分基底100。在本實施例中，凹陷108具有傾斜側壁，但本發明並不限於此。在其他實施例中，凹陷108亦可具有垂直側壁。接著，於基底100與閘極結構106上形成介電層110。介電層110例如為氧化層，其厚度例如介於50Å至100Å之間，其形成方法例如為熱氧化法或化學氣相沈積法。

接著，請參照圖1C，於凹陷108周圍的基底100中 形成摻雜區112。詳細地說，凹陷108具有底面108a與至少一個側壁108b，且摻雜區112形成於底面108a下方的基底100中並圍繞部分的側壁108b。摻雜區112的形成方法例如是進行離子植入製程。摻雜區112的深度例如介於0.05μm至0.09μm之間。重要的是，閘介電層102與基板100之間具有界面113，而摻雜區112與界面113之間不接觸，即二者之間具有距離D1。距離D1例如介於0.005μm至0.01μm之間。位於閘極結構106二側的摻雜區112分別作為非揮發性記憶體的源極區與汲極區。然後，於凹陷108中形成電荷儲存層114，以完成本實施例的非揮發性記憶體的製作，而位於電荷儲存層114與基底100之間的介電層110則作為穿隧介電層之用。電荷儲存層114的頂面高於界面113。電荷儲存層114的材料例如為氮化物或高介電常數材料，其厚度例如介於100Å至150Å之間。電荷儲存層114的形成方法例如是先於凹陷108中沈積電荷儲存材料層，然後再進行回蝕刻製程，以移除部分電荷儲存材料層。

之後，請參照圖1D，在形成電荷儲存層114之後，還可以於電荷儲存層114上形成介電層116。介電層116例如為氧化層。介電層116的形成方法例如是先於電荷儲存層114上沈積介電材料層，然後進行平坦化製程，移除部分介電層116與介電層110，直到暴露出閘極104。接著，於介電層116、110與閘極結構106上形成導體層118。導體層118可用來將本實施例的非揮發性記憶體的 閘極104與相鄰的非揮發性記憶體(未繪示)的閘極連接，即導體層118作為字元線之用。

在本實施例的非揮發性記憶體中，用以儲存電荷的電荷儲存層114分別配置於閘極結構106的相對二側，因此可以有效地避免記憶體的通道長度過短而在操作的過程中產生第二位元效應，並增加了操作裕度。

此外，在本實施例的非揮發性記憶體中，由於摻雜區112與界面113之間具有距離D1而非互相連接，因此在對本實施例的非揮發性記憶體進行操作時，電荷可以有效地注入電荷儲存層114。

再者，由於電荷儲存層114的頂面高於界面113，因此可以避免電荷直接穿過介電層110而注入電荷儲存層114上方的介電層116中。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102‧‧‧閘介電層

104‧‧‧閘極

106‧‧‧閘極結構

108‧‧‧凹陷

108a‧‧‧底面

108b‧‧‧側壁

110、116‧‧‧介電層

112‧‧‧摻雜區

113‧‧‧界面

114‧‧‧電荷儲存層

118‧‧‧導體層

D1‧‧‧距離

W1‧‧‧寬度

圖1A至圖1D為依照本發明實施例所繪示的非揮發性記憶體之製作流程剖面圖。

100‧‧‧基底

102‧‧‧閘介電層

104‧‧‧閘極

106‧‧‧閘極結構

108‧‧‧凹陷

108a‧‧‧底面

108b‧‧‧側壁

110‧‧‧介電層

112‧‧‧摻雜區

113‧‧‧界面

114‧‧‧電荷儲存層

D1‧‧‧距離

Claims (17)

1. 一種非揮發性記憶體，包括：閘極結構，配置於基底上，所述閘極結構二側的所述基底中具有凹陷，所述閘極結構包括：閘介電層，配置於所述基底上，所述閘介電層與所述基底之間具有界面；以及閘極，配置於所述閘介電層上；摻雜區，配置於所述凹陷周圍的所述基底中；電荷儲存層，配置於所述凹陷中，且所述電荷儲存層的頂面高於所述界面；以及第一介電層，配置於所述電荷儲存層與所述基底之間以及所述電荷儲存層與所述閘極結構之間。
2. 如申請專利範圍第1項所述之非揮發性記憶體，其中所述電荷儲存層的厚度介於100Å至150Å之間。
3. 如申請專利範圍第1項所述之非揮發性記憶體，其中所述凹陷具有傾斜側壁。
4. 如申請專利範圍第1項所述之非揮發性記憶體，其中所述電荷儲存層的材料包括氮化物或高介電常數材料。
5. 如申請專利範圍第1項所述之非揮發性記憶體，更包括第二介電層，配置於所述電荷儲存層上，且所述第二介電層的頂面與所述閘極結構的頂面共平面。
6. 如申請專利範圍第5項所述之非揮發性記憶體，更包括導體層，配置於所述第二介電層與所述閘極結構 上。
7. 如申請專利範圍第1項所述之非揮發性記憶體，其中所述摻雜區與所述界面之間具有距離，所述凹陷具有底面與至少一個側壁，且所述摻雜區配置於所述底面下方的所述基底中並圍繞所述側壁的一部分。
8. 如申請專利範圍第7項所述之非揮發性記憶體，其中所述距離介於0.005μm至0.01μm之間。
9. 一種非揮發性記憶體的製作方法，包括：於基底上形成閘極結構，所述閘極結構包括：閘介電層，位於所述基底上，所述閘介電層與所述基底之間具有界面；以及閘極，位於所述閘介電層上；於所述閘極結構二側的所述基底中形成凹陷；於所述基底與所述閘極結構上形成第一介電層；於所述凹陷周圍的所述基底中形成摻雜區；於所述凹陷中形成電荷儲存層，所述電荷儲存層的頂面高於所述界面。
10. 如申請專利範圍第9項所述之非揮發性記憶體的製作方法，其中所述電荷儲存層的厚度介於100Å至150Å之間。
11. 如申請專利範圍第9項所述之非揮發性記憶體的製作方法，其中所述凹陷具有傾斜側壁。
12. 如申請專利範圍第9項所述之非揮發性記憶體的製作方法，其中所述電荷儲存層的材料包括氮化物或高介 電常數材料。
13. 如申請專利範圍第9項所述之非揮發性記憶體的製作方法，其中在形成所述電荷儲存層之後，更包括於所述電荷儲存層上形成第二介電層。
14. 如申請專利範圍第13項所述之非揮發性記憶體的製作方法，其中在形成所述第二介電層之後，更包括進行平坦化製程，移除部分所述第一介電層與部分所述第二介電層，直到暴露出所述閘極。
15. 如申請專利範圍第14項所述之非揮發性記憶體的製作方法，其中在進行所述平坦化製程之後，更包括於所述第二介電層與所述閘極結構上形成導體層。
16. 如申請專利範圍第14項所述之非揮發性記憶體的製作方法，其中所述摻雜區與所述界面之間具有距離，所述凹陷具有底面與至少一個側壁，且所述摻雜區形成於所述底面下方的所述基底中並圍繞所述側壁的一部分。
17. 如申請專利範圍第16項所述之非揮發性記憶體的製作方法，其中所述距離介於0.005μm至0.01μm之間。