TWI478293B - 非揮發性記憶元件的製造方法 - Google Patents

Description

非揮發性記憶元件的製造方法

本發明是有關於一種積體電路的製造方法，且特別是有關於一種非揮發性記憶元件的製造方法。

非揮發性記憶體元件可多次進行資料之存入、讀取、抹除，且存入的資料在斷電後也不會消失，因此，已成為個人電腦和電子設備廣泛採用的一種記憶體元件。

典型的非揮發性記憶體元件包括浮置閘(floating gate)與控制閘(control gate)。控制閘是直接設置在浮置閘上，浮置閘與控制閘之間以介電層相隔，而浮置閘與基底之間是以穿隧氧化層(tunneling oxide)相隔(亦即所謂堆疊閘極快閃記憶體)。

目前所發展的非揮發性記憶體元件的浮置閘則位於控制閘的兩側。控制閘是以嵌入溝渠的方式形成，控制閘下方的閘介電層是在溝渠形成之後，且在控制閘形成之前，利用沉積的方式形成，因此，隨著溝渠的高寬比逐漸的增加，沉積製程愈難以控制，所形成的閘介電層的不均勻度愈高，特別是其邊緣處的厚度遠小於中心的厚度，導致邊緣處成為漏電的路徑，造成元件可靠度的問題。

本發明提供一種非揮發性記憶元件的製造方法，其可以增加控制閘下方之閘界電層的均勻度，減少漏電，提升元件的可靠度。

本發明提供一種非揮發性記憶元件的製造方法，包括在基底上形成具有溝渠的堆疊結構。此堆疊結構包括第一介電層、第一導體層與第一頂蓋層依序堆疊於基底上，且包括第二介電層位於溝渠側壁上。接著，以至少兩種不同的成膜方法，於溝渠底部的基底上形成閘介電層。之後，於溝渠中嵌入第二導體層與第二頂蓋層。然後，移除第一頂蓋層，之後，再移除部分第一導電層。

依照本發明一實施例所述，上述至少兩種不同的成膜方法使得閘介電層的中心與邊緣的不均勻度小於25%。此處不均勻度的定義為：

不均勻度%=(最大膜厚-最小膜厚)/(平均膜厚) x 100%

依照本發明一實施例所述，上述形成閘介電層的步驟包括：於溝渠底部的基底上形成襯層，再於襯層上形成第三介電層。

依照本發明一實施例所述，上述用於形成襯層的方法係使得襯層的不均勻度低於第三介電層的不均勻度。

依照本發明一實施例所述，上述形成襯層的方法包括一製程方法，其可以使得襯層的不均勻度在10%以下。

依照本發明一實施例所述，上述用來形成襯層之製程方法包括熱氧化製程或原子層沉積製程。

依照本發明一實施例所述，上述熱氧化製程包括快速熱氧化製程或臨場水汽生成(ISSG)製程。

依照本發明一實施例所述，用於形成襯層的方法的成膜速率低於用於形成第三介電層的成膜速率。

依照本發明一實施例所述，用於形成襯層的方法係使得襯層的緻密度高於第三介電層的緻密度。

依照本發明一實施例所述，上述襯層之厚度小於第三介電層的厚度。

本發明之非揮發性記憶元件的製造方法，其可以增加控制閘下方之閘界電層的均勻度，減少漏電，提升元件的可靠度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1至7是依據本發明一實施例所繪示之一種非揮發性記憶元件的製造方法的剖面示意圖。

請參照圖1，在基底10上形成介電層12、第一導體層14與第一頂蓋層16。基底10之材質例如是半導體，例如是矽，或者是絕緣層上有矽(SOI)。基底10的材料也可以是其他的化合物半導體。介電層12是用來製作穿隧介電層，其材質例如是氧化矽，或其他適合用來製作穿隧介電層的介電材料。介電層12之形成方法例如是熱氧化法，或是化學氣相沉積法，或其他合適的方法。介電層12的厚度例如是約為50至100埃。第一導體層14係用來製作浮置閘，其材質例如是摻雜的多晶矽。第一導體層14之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。第一導體層14之形成方法也可以是利用化學氣相沈積法形成摻雜多晶矽層並在臨場進行摻雜。第一導體層14的厚度例如是約為800至2000埃。第一頂蓋層16的材質例如是氮化矽或是氮氧化矽，其形成的方法例如是化學氣相沈積法。第一頂蓋層16的厚度例如是約為1000至3000埃。

請參照圖2，圖案化第一頂蓋層16與第一導體層14，以形成溝渠18。圖案化的方法可以利用微影與蝕刻製程。之後，於基底10上形成介電層20，覆蓋溝渠18的底部、側壁以及第一頂蓋層16。介電層20可以是由單層材料層或是多層材料層所構成之堆疊層。在一實施例中，介電層20的材質可以是氧化矽或氧化矽/氮化矽(ON)堆疊層，其形成步驟例如是先以熱氧化法形成一層氧化矽層後，利用化學氣相沈積法於氧化矽層上形成氮化矽層。氧化矽/氮化矽堆疊層的厚度例如分別是約為20至80埃/20至120埃。介電層20之材質也可以是任何其他已知的介電材料。

然後，請參照圖3，移除溝渠18底部的介電層20及其下方的介電層12，裸露出溝渠18底部的基底10表面，留下溝渠18側壁的介電層20。移除溝渠18底部的介電層20的方法包括非等向性蝕刻法，例如是乾式蝕刻法。採用非等向性蝕刻法來移除溝渠18底部的介電層20的過程中，第一頂蓋層16上的介電層20也會被移除。至此，基底10上形成了具有溝渠18的堆疊結構40，此堆疊結構40包括第一介電層12、第一導體層14與第一頂蓋層16依序堆疊於基底10上，且包括第二介電層20位於溝渠18的側壁。

接著，請參照圖4，以至少兩種不同的成膜方法，於溝渠底部18的基底10上以及溝渠18之側壁形成介電層(22、24)。首先，先於溝渠18底部形成襯層22。其後，再於基底10上形成介電層24，以覆蓋第一頂蓋層16、介電層20以及襯層22。襯層22與介電層24的材質可以相同或相異。在一實施例中，襯層22與介電層24都是氧化矽。襯層22之形成方法與介電層24的形成方法不同。更詳細地說，襯層22其中心與邊緣的不均勻度低於介電層24其中心與邊緣的不均勻度。不均勻度的定義如下：

不均勻度%=(最大膜厚-最小膜厚)/(平均膜厚) x 100%

在一實施例中，襯層22所使用的製程方法(成長或是沉積)，係可以使其不均勻度控制在10%以下者。通常膜的均勻度與成膜的速率有關，成膜的速率愈高則膜的均勻度愈低。在一實施例中，襯層22所採用的形成方法的成膜速率低於介電層的成膜速率。從另一個角度來說，襯層22的緻密度高於介電層24的緻密度。襯層22所使用的製程方法包括熱氧化製程或原子層沉積製程或其他合適用來成長襯層的方法。熱氧化製程包括快速熱氧化製程(RTO)或臨場水汽生成(in-situ steam generation，ISSG)製程。介電層24的形成方法例如是化學氣相沉積法。在一實施例中，襯層22之厚度小於介電層24的厚度。襯層22之厚度例如是1至200埃；介電層24的厚度例如是100至400埃。襯層22與介電層24的厚度總和例如是100至600埃。在溝渠18側壁的介電層24與介電層20是做為浮置閘與控制閘之間的閘間介電層。在溝渠18底部的介電層24與襯層22則是做為後續形成之控制閘與基底10之間的閘介電層，其中心與邊緣的不均勻度小於25%。

繼之，於基底上形成第二導體層26，第二導體層26覆蓋介電層24並填入於溝渠18之中。第二導體層26之材質例如是摻雜的多晶矽。第二導體層26之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。第二導體層26之形成方法也可以是利用化學氣相沈積法形成摻雜多晶矽層並在臨場進行摻雜。第二導體層26的厚度例如是約為2000至5000埃。

之後，請參照圖5，移除圖4中第一頂蓋層16上方的第二導體層26與介電層24，並移除溝渠18之中一部分的第二導體層26，使嵌於溝渠18中且留下來的第二導體層26的高度低於第一頂蓋層16的高度，其高低差例如是約為100至1000埃。在一實施例中，移除部分第二導體層26的方法例如是可以先採用化學機械研磨法，以第一頂蓋層16為研磨終止層，將第一頂蓋層16上的第二導體層26以及介電層24移除。之後，再利用回蝕刻製程將溝渠18中一部分的第二導體層26移除。在另一實施例中，移除部分的第二導體層26的方法例如是可以直接利用回蝕刻製程將第一頂蓋層16上的第二導體層26移除，並繼續移除溝渠18中的部分第二導體層26。之後，移除第一頂蓋層16上的介電層24。留下來之嵌於溝渠18中的第二導體層26係做為控制閘。

接著，於溝渠18中的第二導體層26上形成第二頂蓋層28。第二頂蓋層28的材質與第一頂蓋層16之材質不同，其材質例如是氧化矽，厚度例如是約為500至2000埃。第二頂蓋層28的形成的方法例如是利用化學氣相沈積法先沉積第二頂蓋材料層(未繪示)，之後再以第一頂蓋層16為移除終止層，移除第一頂蓋層16上的第二頂蓋材料層。移除第一頂蓋層16上的第二頂蓋材料層的方法例如是化學機械研磨法。

其後，請參照圖6，移除第一頂蓋層16，裸露出第一導體層14。移除第一頂蓋層16的方法可以採用蝕刻製程，例如是濕式蝕刻製程。之後，於基底10上形成間隙壁材料層30，覆蓋第一導體層14、介電層20、介電層24與第二頂蓋層28。間隙壁材料層30的材質與第二頂蓋層28的材質不同，其材質例如是氮化矽，形成的方法例如是化學氣相沈積法，厚度例如是約為100至600埃。

然後。請參照圖7，非等向性蝕刻間隙壁材料層30，以在介電層20的側壁上形成間隙壁30a，間隙壁30a覆蓋部分第一導電層14。非等向性蝕刻的方法例如是乾式蝕刻法。其後，以間隙壁30a以及第二頂蓋層28為罩幕，移除部分第一導體層14，裸露出介電層12。移除部分第一導體層14的方法可以採用非等向性蝕刻法，例如是乾式蝕刻法。留下的第一導電層14位於第二導體層26的兩側，做為控制閘。介電層24與介電層20組合後則是做為第一導電層14(浮置閘)與第二導體層26(控制閘)之間的閘間介電層。介電層24與襯層22組合後則是做為控制閘與基底10之間的閘介電層。

在本發明上述實施例中，是將控制閘與基底之間的閘介電層以兩個步驟來形成，先形成均勻度較高的襯層，之後，再利用成膜速率較高的沉積方式來形成介電層。然而，本發明並不以此為限，控制閘與基底之間的閘介電層可以以更多的步驟來形成，而不限於2個步驟，實際在應用時，可以依據需要調整之，只要是第一個成膜步驟的膜均勻度高於後續步驟者，而後續的成膜速率高於第一個成膜步驟都是本發明涵蓋之範圍。

綜上所述，本發明控制閘與基底之間的閘介電層可以拆成以兩個步驟或更多的來形成，先在溝渠的底部形成均勻度較高的襯層，減緩中心與邊緣處的高低差，進而可以減緩高寬比過高對於後續沈積製程所形成之介電層膜厚不均的問題，之後，再利用成膜速率較高的沉積方式來形成介電層，一方面可以提供閘介電層所需的總厚度，另一方面可以增加製程的產出(throughput)，避免襯層的成膜速率較低，而影響產出。因此，本發明之方法可以使得控制閘與基底之間的閘介電層較為均勻，避免厚度差異造成漏電流及其衍生的可靠度的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

12、20、24．．．介電層

14、26．．．導體層

16、28．．．頂蓋層

18．．．溝渠

22．．．襯層

30．．．間隙壁材料層

30a．．．間隙壁

40．．．堆疊結構

圖1至7是依據本發明一實施例所繪示之一種非揮發性記憶元件的製造方法的剖面示意圖。

10．．．基底

12、20、24．．．介電層

14、26．．．導體層

16．．．頂蓋層

18．．．溝渠

22．．．襯層

40．．．堆疊結構

Claims (10)

1. 一種非揮發性記憶元件的製造方法，包括：在一基底上形成具有一溝渠的一堆疊結構，該堆疊結構包括一第一介電層、一第一導體層與一第一頂蓋層依序堆疊於該基底上，且包括一第二介電層位於該溝渠側壁上；以至少兩種不同的成膜方法，於該溝渠底部的該基底上形成一閘介電層；於該溝渠中嵌入一第二導體層與一第二頂蓋層；移除該第一頂蓋層；以及移除部分該第一導電層。
2. 如申請專利範圍第1項所述之非揮發性記憶元件的製造方法，其中上述至少兩種不同的成膜方法使得該閘介電層的中心與邊緣的不均均勻度小於25%。
3. 如申請專利範圍第1項所述之非揮發性記憶元件的製造方法，其中形成該閘介電層的步驟包括：於該溝渠底部的該基底上形成一襯層；以及於該襯層上形成一第三介電層。
4. 如申請專利範圍第3項所述之非揮發性記憶元件的製造方法，其中用於形成該襯層的方法係使得該襯層的不均勻度低於該第三介電層的不均勻度。
5. 如申請專利範圍第3項所述之非揮發性記憶元件的製造方法，其中形成該襯層的方法包括一製程方法，其可以使得該襯層的不均勻度在10%以下。
6. 如申請專利範圍第5項所述之非揮發性記憶元件的製造方法，其中用於形成該襯層的該製程方法包括熱氧化製程或原子層沉積製程。
7. 如申請專利範圍第6項所述之非揮發性記憶元件的製造方法，其中該熱氧化製程包括快速熱氧化製程或臨場水汽生成製程。
8. 如申請專利範圍第3項所述之非揮發性記憶元件的製造方法，其中用於形成該襯層的方法的成膜速率低於用於形成該第三介電層的成膜速率。
9. 如申請專利範圍第3項所述之非揮發性記憶元件的製造方法，其中用於形成該襯層的方法係使得該襯層的緻密度高於該第三介電層的緻密度。
10. 如申請專利範圍第3項所述之非揮發性記憶元件的製造方法，其中該襯層之厚度小於該第三介電層的厚度。