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TWI572003B - 用於高浪湧和低電容的暫態電壓抑制器的結構及其製備方法 - Google Patents

用於高浪湧和低電容的暫態電壓抑制器的結構及其製備方法 Download PDF

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TWI572003B
TWI572003B TW104140868A TW104140868A TWI572003B TW I572003 B TWI572003 B TW I572003B TW 104140868 A TW104140868 A TW 104140868A TW 104140868 A TW104140868 A TW 104140868A TW I572003 B TWI572003 B TW I572003B
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馬督兒 博德
曾文江
翁麗敏
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萬國半導體股份有限公司
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Description

用於高浪湧和低電容的暫態電壓抑制器的結構及其製備方法
本發明主要關於暫態電壓抑制器(TVS)的結構及製備方法。更確切地說，本發明是關於暫態電壓抑制器的一種改良結構及製備方法，以便在高暫態浪湧時處理大量能量的耗散，同時保持暫態電壓抑制器的低電容。
暫態電壓抑制器(TVS)的結構及製備方法，由於在抑制暫態電壓過程中處理大量能量耗散時過熱，仍然受到暫態電壓抑制器故障等技術挑戰。確切地說，暫態電壓抑制器常用於在積體電路上意外發生過電壓時，保護積體電路。所設計的積體電路在電壓正常範圍內工作。然而，發生靜電放電(ESD)、快速瞬變和閃電時，意想不到的不可控的過電壓會對電路造成意外損壞。暫態電壓抑制器必須具備保護功能，以便在發生這種過電壓狀況時，規避可能會對積體電路造成的損壞。隨著積體電路中配置的易受過電壓損壞的器件數量不斷增多，對暫態電壓抑制器保護造成的損壞也不斷增多。暫態電壓抑制器典型應用於USB電源和資料線保護、數位視訊介面、高速乙太網、筆記型電腦、顯示器和平板顯示器。
由於暫態電壓抑制器性能要求具備常見的8×20μ秒的IEC 61000標準、10×1000μ秒的脈衝浪湧電流，因此暫態電壓抑制器短時間內吸收大量能量的挑戰與日俱增。隨著大量能量耗散，當金屬過熱融化時，經常發生最常見的暫態電壓抑制器故障。眾所周知，矽作為暫態電壓抑制器的一部分，可以比金屬承受更大的功率耗散。雖然形成在暫態電壓抑制器的結構頂面附近的金屬層通常配置成電極或電接頭，但是金屬層會因過熱而融化。因此，暫態電壓抑制器的過電壓保護功能會因這些融化故障而大打折扣。
第1圖是傳統暫態電壓抑制器的剖面圖。該暫態電壓抑制器的結構具有一個內在的限制，因頂部N擴散製備方法造成的淺阻擋結引起。因此，電壓閉鎖區更靠近金屬層附近的表面，金屬層通常形成在上表面，作為電接頭。當半導體器件經理高暫態電壓浪湧時，阻擋結吸收大量能量，導致溫度迅速升高。金屬附近的局部高溫可能導致過熱，然後使沉積在阻擋結區域附近的金屬融化，致使暫態電壓抑制器故障。
因此，有必要提出製備暫態電壓抑制器新型結構的新製程的新製備方法，從而解決上述困難和局限。
本發明提出了用新改良的製備方法的改良暫態電壓抑制器的結構配置，以提供更好的浪湧性能，而不會影響暫態電壓抑制器的電壓鉗位元性能。
在本發明中，轉向二極體與主齊納二極體集成，其中高端二極體、低端二極體和主齊納二極體都在具有簡化層結構的半導體基板中作為垂直二極體。高端二極體與主齊納二極體重疊，使暫態電壓抑制器佔據相對較小的區域。同時，藉由製備帶有水平延伸N-掩埋層的多個PN結， 在N-頂部摻雜層和P+接觸區下方的P外延層中，改善器件結構，以形成底部齊納二極體，同時作為可控矽整流器(SCR)用作高端轉向二極體。由於SCR的PN產生等效電容的串聯，器件的電容得以大幅降低。在一個較佳實施例中，N-頂部摻雜層具有低摻雜濃度，使電容進一步降低。更好的是，SCR的N-頂部摻雜層部分是浮動的，在零偏壓下完全耗盡，使SCR就像是一個低電容的常用二極體一樣，從而解決了上述技術難題與挑戰。
本發明的較佳實施例主要提出了一種沉積在第一導電類型的半導體基板上的暫態電壓抑制器(TVS)。暫態電壓抑制器包含多個接觸溝槽，打開並延伸到外延層底部，外延層底部用第二導電類型的摻雜多晶矽層填充，其中溝槽還被一個第二導電類型的重摻雜區包圍；以及一個沉積在外延層頂面上的金屬接觸層，電連接到Vcc電極，其中金屬接觸層還直接連接摻雜多晶矽層和第二導電類型的重摻雜區。
在另一個較佳實施例中，外延層為P-型外延層，接觸溝槽用N-摻雜多晶矽層填充，N-型重摻雜區包圍N-摻雜多晶矽層。在另一個較佳實施例中，外延層為N-型外延層，接觸溝槽用P-摻雜多晶矽層填充，P-型重摻雜區包圍P-摻雜多晶矽層。在另一個較佳實施例中，接觸溝槽用N-摻雜多晶矽層填充，N-型重摻雜區包圍N-摻雜多晶矽層；接觸金屬層電連接到陰極電極。在另一個較佳實施例中，暫態電壓抑制器還包含一個第二導電類型的頂部摻雜層，沉積在所述的外延層上方附近。暫態電壓抑制器還包含一個第二導電類型的掩埋摻雜區，沉積並包圍在外延層中，掩埋摻雜區與所述的外延層的底部相交接，從而為所述的暫態電壓抑制器構成一個齊納二極體；以及一個第一導電類型的第一接觸區，沉積在掩埋摻雜區上方的頂部摻雜層上方，以構成一個半導體可控整流器(SCR)作為第一轉向二極體，SCR在垂直方向上包含第一接觸區、頂部摻雜層、外延層和掩埋摻雜區，其中第一接觸區沉積在遠離接觸溝槽處，並與接觸溝槽 絕緣，第二導電類型的掩埋摻雜區還水平延伸，並與接觸溝槽下方的第二導電類型的重摻雜區合併。
在另一個較佳實施例中，暫態電壓抑制器還包含多個絕緣溝槽，隔離一部分外延層和頂部摻雜層，使SCR與接觸溝槽絕緣。在另一個較佳實施例中，暫態電壓抑制器還包含一個第二導電類型的第二接觸區，沉積在頂部摻雜層上方，從SCR和第一轉向二極體開始在接觸溝槽的對邊水平延伸，其中第二接觸區與頂部摻雜層相交接，作為一個第二轉向二極體，並且與第一轉向二極體一起構成暫態電壓抑制器的一對轉向二極體。在另一個較佳實施例中，第一和第二轉向二極體構成一對轉向二極體，包含一個高端轉向二極體和一個低端轉向二極體，在接觸溝槽的兩個對邊上，被第二導電類型的摻雜區包圍。在另一個較佳實施例中，第二轉向二極體還包含一部分頂部摻雜層，用於降低第二轉向二極體的電容。在另一個較佳實施例中，第一和第二轉向二極體藉由第一和第二接觸區，分別連接到輸入/輸出(I/O)墊。
在另一個較佳實施例中，暫態電壓抑制器還包含絕緣溝槽，包圍著第一和第二轉向二極體，用於使第一和第二轉向二極體與接觸溝槽絕緣。在另一個較佳實施例中，第一轉向二極體、第二轉向二極體和接觸溝槽被至少一個絕緣溝槽隔開。在另一個較佳實施例中，暫態電壓抑制器還包含一個電壓擊穿(VBD)觸發區，在齊納二極體中帶有第一導電類型的高摻雜濃度，重疊沉積在掩埋摻雜區下方的外延層中的區域，以控制電壓擊穿。
在另一個較佳實施例中，暫態電壓抑制器還包含一個絕緣層，覆蓋著具有開口的半導體基板的頂面，用於構成一個金屬接觸層，與沉積在接觸溝槽中的摻雜導電層接觸。在另一個較佳實施例中，第一導電類型 為P-型，半導體基板作為接地電壓(GND)端。
本發明還提出了一種暫態電壓抑制器(TVS)的製備方法。該方法包含：a)在第一導電類型的半導體基板上，生長一個具有第一導電類型的外延層，在外延層中打開多個接觸溝槽，然後在外延層中的溝槽下方，注入一個第二導電類型的摻雜區；以及b)用第二導電類型的摻雜導電層填充接觸溝槽，然後利用掩埋在外延層頂面附近製備第二導電類型的摻雜區，藉由升高溫度使每個接觸溝槽下方的摻雜區擴散，以便擴散並包圍外延層中的接觸溝槽。在另一個較佳實施例中，該方法還包含：c)在外延層上方製備一個頂部絕緣層，在頂部絕緣層中打開多個接觸開口，然後製備一個接觸金屬層，以便與摻雜導電層相接觸，摻雜導電層填充在接觸溝槽和包圍著接觸溝槽的第二導電類型的摻雜區中。
閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
100‧‧‧TVS結構
105、210-1、210-1’、210-2、210-2’‧‧‧外延層
107、239‧‧‧溝槽
109‧‧‧氧化層
110、215、215’‧‧‧摻雜層
120‧‧‧多晶矽層
135-1、135-2、135-3、135-4、135-5‧‧‧電容
150‧‧‧金屬接觸層
140‧‧‧夾層電介質層
270‧‧‧輸入/輸出墊
130‧‧‧區域
200、200’‧‧‧暫態電壓抑制器
205、205'‧‧‧基板
220、220-2、220’‧‧‧掩埋層
221、221’‧‧‧注入層
230-1、230-1’、230-2、230-2’‧‧‧轉向二極體
230-3、230-4、230-3’‧‧‧齊納二極體
240、240’‧‧‧接觸區
245‧‧‧絕緣層
250、250’‧‧‧接觸區
272‧‧‧電極
第1圖是一種傳統的帶有阻擋結的暫態電壓抑制器，由頂部N擴散形成，沉積在傳統的暫態電壓抑制器的電路的表面附近，配有常用於靜電放電(ESD)保護的二極體陣列。
第2圖是本發明的實施例中一種改良暫態電壓抑制器結構的剖面圖。
第3A圖至第3F圖是用於製備本發明所述的暫態電壓抑制器的製備方法的一系列剖面圖。
第4A圖是本發明所述的改良暫態電壓抑制器的剖面圖，包含將齊納二極體與帶有耗盡SCR高端結構和低端轉向二極體集成。
第4A-1圖是該暫態電壓抑制器的結構的等效電路。
第4B圖是從第4A圖頂部所取的特寫視圖，用於表示電路的等效電容。第4C圖是與第4A-1圖相同的剖面圖，但與第4A-1圖的導電類型相反。
第5A圖至第5K圖是製備第4A圖所示暫態電壓抑制器的剖面圖。
第2圖表示依據本發明的一個實施例，暫態電壓抑制器(TVS)結構100的剖面圖，位於半導體基板(圖中沒有表示出)上的P-型外延層105上。TVS結構包含多個用N+多晶矽層120填充的溝槽，溝槽都被N+摻雜區110包圍。最好的情況是，溝槽從外延層105的頂面開始打開，並且延伸到外延層105的底部。金屬接觸層150與N+多晶矽層120和N+摻雜區110相接觸。金屬接觸層150還藉由一個夾層電介質(ILD)層140，例如BPSG層，與暫態電壓抑制器的I/O墊(圖中沒有表示出)絕緣。在一個較佳實施例中，N+多晶矽層120在外延層的頂面上方延伸，使在外延層頂面上方延伸的N+多晶矽層120，接觸其整個表面上的金屬接觸層150。N+摻雜區110在鄰近溝槽之間的整個外延層上方延伸。N+摻雜區110還包含一個外延層頂面附近的表面部分130，水平延伸的寬度大於剩餘的N+摻雜區110的寬度，剩餘的N+摻雜區110包圍著表面部分以下的溝槽側壁。
在本發明所述的暫態電壓抑制器的結構中，峰值電場和電壓閉鎖區向下移動到半導體基板中外延層105的塊體區域中。利用深溝槽，無需使 用極端熱迴圈，就能形成深結型區。溝槽用N+摻雜多晶矽層120填充，允許良好的電流傳導。由於暫態電壓抑制器的結構頂部良好的導電性，在其頂部沒有電場；因此，多晶矽區為無場區。高浪湧時，主要的功率耗散發生在結區域，被向下推入矽中，遠離金屬。因此，這種結構解決了傳統暫態電壓抑制器的結構，在高電壓浪湧下發生大量能量耗散時，金屬過熱和器件故障等問題。
第3A圖至第3F圖表示依據本發明的一個實施例，第2圖所示的TVS結構100的製備方法的一系列剖面圖。在第3A圖中，氧化層109形成在矽外延層105上方，作為後續溝槽刻蝕製程的一個硬遮罩。多個溝槽107由外延層105的頂面構成，最好是延伸到外延層105的底部。在第3B圖中，形成一個犧性氧化層(圖中沒有表示出)，然後穿過溝槽107進行磷摻雜注入，在溝槽107的底面下方形成摻雜區110。在一個典型製程中，進行磷注入的摻雜濃度為5e14，注入能量為200KeV。在第3C圖中，除去犧牲氧化層(圖中沒有表示出)，然後藉由原位多晶矽沉積，形成多晶矽層120，填充在溝槽中，覆蓋在氧化層109的頂面上方。在第3D圖中，進行回刻製程，將多晶矽層120回刻至氧化層109的頂面，藉由氧化物刻蝕，剝去外延層105頂面的氧化層109。在一個典型製程中，用CMP的乾刻蝕，刻蝕多晶矽，藉由乾或濕刻蝕，刻蝕氧化物，最好是選擇濕刻蝕製程。在第3E圖中，利用遮罩(圖中沒有表示出)注入摻雜離子，例如磷或砷，在外延層105的頂面附近形成區域130，然後除去遮罩(圖中沒有表示出)。在第3F圖中，在1150℃下進行30分鐘的擴散製程，使摻雜區110和區域130擴散，並在多晶矽層120填充的溝槽附近合併在一起。由絕緣材料構成的夾層電介質(ILD)層140，形成在頂面上，然後利用接觸遮罩(圖中沒有表示出)，刻蝕並打開ILD層140中的接觸開口。沉積金屬接觸層150，作為到區域130和多晶矽層120的金屬接頭，多晶矽層120填充在溝槽中，隨後利用金屬遮罩(圖中沒有表示出)刻蝕金屬接觸層150並形成圖案。然後，除去金屬遮罩(圖中沒有表示出)。
第4A圖表示依據本發明的一個實施例，第2圖所示含有暫態電壓抑制器(TVS)結構的暫態電壓抑制器200的剖面圖。利用在P型外延區中的掩埋N+層220，如圖所示的暫態電壓抑制器200具有一個耗盡SCR高端結構，也就是說P-外延層210-1和210-2，增加了P和N型區域(例如從頂面注入的區域240和250)。高端二極體由P+/N-/P-/N+(或N+/N-/P-/P+)摻雜結構形成，也就是說，在區域250/215/210-2/220之間形成結，以獲得較低的結電容。確切地說，暫態電壓抑制器200形成在重摻雜P+半導體基板205上，半導體基板205承載輕摻雜P-外延層210-1和210-2。N-補償摻雜層215位於P-外延層210-2頂部附近。暫態電壓抑制器200包含一個P+接觸區250，形成在P-外延層210-2的頂面附近，在N-掩埋區220上方，以增強與I/O墊270之間的電接觸。如上所述，暫態電壓抑制器200包含一個形成在P-外延層210-1和210-2中的N+掩埋區220。半導體可控矽整流器(SCR)230-1形成在P+接觸區250和N+掩埋層220-2之間，作為第一轉向二極體，在這種情況下，第一轉向二極體為高端轉向二極體。SCR230-1垂直形成，從P+接觸區250開始，穿過N-補償摻雜層215和P-外延區210-2，到達N+掩埋層220。所形成的N+掩埋區220在絕緣溝槽239上方具有延伸長度，與它下面的P-外延層210-1共同作為暫態電壓抑制器200的主齊納二極體230-2。深絕緣溝槽239用於限定高端二極體的邊界。由於沒有絕緣溝槽239的話，N+沉降片110可以用在二極體區域周圍，作為絕緣物，形成結電容，因此絕緣溝槽239降低了因使用N+沉降片110引起的側壁P-N結電容。用氧化物等電介質填充絕緣溝槽，這些電介質的介電常數低於矽，從而進一步降低任意側壁耦合電容。氧化物填充溝槽239的存在，對於將I/O墊降至基板接地電容起到了重要的作用。利用該暫態電壓抑制器的結構中的多個絕緣溝槽，可以進一步降低輸入/輸出(I/O)墊電容。在一個可選實施例中，絕緣溝槽239包含一個被氧化物封閉的多晶矽中心。氧化物填充溝槽239位於第一轉向二極體230-1周圍，在I/O墊270所在的區域中，有助於將I/O墊降至基板接地電 容。在重疊區中的齊納二極體230-3可以選擇帶有深擊穿電壓(VBD)觸發注入層221，用沉積在外延層210-1和N+掩埋層220之間的P+摻雜離子注入，N+掩埋層220沉積在頂部N補償層215下方，用於控制擊穿電壓。
N+摻雜接觸區240形成在第二轉向二極體230-2上方(在該結構中，第二轉向二極體為低端轉向二極體)，第二轉向二極體230-2形成在P-外延層210-2和頂部N-補償摻雜層215之間。製備N+接觸區240，以改善電接頭，電接頭在第三維度上連接到I/O墊(圖中沒有表示出)。第二轉向二極體230-2提高重摻雜半導體基板205，連接到齊納二極體。低端轉向二極體230-2藉由一段水準距離和絕緣溝槽239，與半導體區域中的高端轉向二極體230-1絕緣，防止在半導體區域中閉鎖，覆蓋著P-外延層210-2頂面的氧化物絕緣層245具有開口，允許I/O墊270分別接觸到接觸區250和240。
如第2圖所示的新型TVS結構，也可以在暫態電壓抑制器200中配置。在帶有高端和低端轉向二極體的絕緣溝槽239之間，其中高端和低端轉向二極體在P-外延層210-2的兩個對邊上隔開，TVS結構與第2圖所示的TVS結構100相同，多個溝槽用N+摻雜區110包圍的N+摻雜多晶矽層120填充，這些溝槽將N+掩埋層220連接到Vcc墊150。
第4A-1圖表示第4A圖所示的暫態電壓抑制器200的等效電路。對於外部器件來說，暫態電壓抑制器200的功能與具有低電容的獨立齊納二極體230-4相似，但是對內部來說，暫態電壓抑制器包含一個主齊納二極體230-3，與高端轉向二極體230-1和低端轉向二極體230-2一起工作。
第4B圖為從第4A圖頂部所取的特寫視圖，用於表示電路的等效電容，其中配置SCR使SCR的P-外延層210-2也耗盡。如圖所示的暫態電壓抑制器因其在這些PN介面層之間形成的額外結，具有顯著降低電容的益處。在原有技術中，高端二極體只包含一個單獨的PN結。該單獨PN結的電容會很高， 有處理變化的風險。在本發明中，SCR 230-1具有三個PN結，三個相應的電容135-1、135-2和135-3串聯，產生很低的等效電容。本發明所述的暫態電壓抑制器需要比兩個串聯轉向二極體更小的面積。本發明所述的暫態電壓抑制器具有一個額外的益處，就是降低第二(低端)轉向二極體230-2的電容。無需N-頂部摻雜層215，低端轉向二極體230-2的PN結可以在N+接觸區240和P-外延層210-2之間，產生相對很高的電容。在本發明中，PN結移至N-頂部摻雜層215和P-外延層210-2之間，因N-頂部摻雜層215較低的摻雜濃度，導致電容較低。利用標準製備方法，還可以方便地集成和製備如圖所示的暫態電壓抑制器。與傳統的暫態電壓抑制器相比，如圖所示的以下製備方法，無需額外的遮罩。
本發明所述的暫態電壓抑制器還可利用與第4A圖所示相反的導電類型製備。在第4C圖中，表示出了暫態電壓抑制器200’，其中每個區域的導電類型相反。例如，基板205’現為N+，而不是P+，掩埋層220’現為P+，而不是N+。轉向二極體230-1’和230-2’以及齊納二極體230-3’的極性也相反。第一轉向二極體230-1’仍然是一個耗盡的SCR，作為高端轉向二極體，從P+掩埋層220’開始，垂直向上形成到N-外延層210-2’，到P-頂部摻雜層215’到N+接觸區250’。第二轉向二極體230-2’作為低端二極體。主齊納二極體230-3’處於相同的相對位置，但極性相反，從P+掩埋層220’開始形成到下面的N-外延層210-1’。而且，底部電極272現在作為Vcc端，而頂部電極(圖中沒有特別表示出)電連接到P+掩埋層220’，作為接地端。
第5A圖至第5K圖表示製備帶有本發明所述如第4圖所示的耗盡SCR的低電容暫態電壓抑制器處理步驟的一系列剖面圖。第5A圖表示一個重摻雜P+基板205，一個輕摻雜底部P-外延層210-1生長在上面。在第5B圖中，進行帶遮罩的注入(遮罩沒有表示出)，製備N+注入掩埋層220和P+觸發注入層221。在第C圖中，頂部P-外延層210-2生長在底部P-外延層210-1上方，然後擴散N+注入掩埋區220。在第5D圖中，利用全面注入，在頂部P-外延層210-2 頂部製備N-補償層215。
第5E圖至第5H圖表示第2圖所示TVS結構的製備方法，與第3A圖至第3E圖所示製程類似。在第5E圖中，在P-外延層210-2上方製備一個硬遮罩(圖中沒有表示出)，用作進行溝槽刻蝕製程的硬遮罩。在第5F圖中，製備一個犧牲氧化層(圖中沒有表示出)，然後藉由溝槽107的磷摻雜注入，在溝槽107的底面下方製備摻雜區110。在第5G圖中，除去犧牲氧化層(圖中沒有表示出)，然後進行原位多晶矽沉積，以形成多晶矽層120，填充在溝槽中，隨後將多晶矽層120回刻至N-補償層215的頂面。然後，利用遮罩(圖中沒有表示出)注入摻雜離子，例如磷或砷，以便在N-補償層215的頂面附近形成區域130，隨後除去遮罩(圖中沒有表示出)。在第5H圖中，在1150℃的溫度下對摻雜區110和區域130進行30分鐘的擴散過程，使多晶矽層120填充的溝槽周圍擴散、合併在一起，然後與N+掩埋層220合併。
在第5I圖中，利用溝槽遮罩(圖中沒有表示出)，打開絕緣溝槽239，然後用絕緣材料(可能包含一個多晶矽中心)填充溝槽。在第5J圖中，利用注入遮罩(圖中沒有表示出)，在N-補償摻雜層215的頂面附近，製備N+接觸區240和P+接觸區250，作為低端和高端二極體。N-摻雜層215可以藉由注入或外延生長製備。如果藉由全面注入或外延生長，製備頂部摻雜層215，該暫態電壓抑制器與未配置耗盡SCR的類似暫態電壓抑制器相比，無需額外的遮罩。可以選擇SCR的結構(例如摻雜結構、區域寬度)，使SCR在零偏壓下耗盡。在製備方法中繼續製備頂部絕緣層245、金屬接觸層150以及輸入/輸出墊270。在第5K圖中，底部電極可以形成在P+基板205下方，作為GND墊，完成暫態電壓抑制器的製備。
依據上述說明，本發明提出了一種暫態電壓抑制器的製備方法。該方法包含：a)在第一導電類型的半導體基板上，生長具有第一導電類型的底 部外延層，利用一個注入遮罩，注入第一導電類型的掩埋摻雜層，然後在底部外延層上方生長一個第一導電類型的頂部外延層，隨後在頂部外延層的頂面附近全面注入一個第二導電類型的頂部補償層，並在頂部外延層中打開多個接觸溝槽，在頂部外延層中每個接觸溝槽下方，注入一個第二導電類型的溝槽底部摻雜區；b)進行沉積製程，製備一個導電溝槽填充層，填充在接觸溝槽中，然後將導電溝槽填充層回刻至頂部補償層，利用遮罩，在頂部補償層的頂面附近注入摻雜區，隨後藉由擴散製程，擴散溝槽底部摻雜區，以包圍接觸溝槽，並且與掩埋摻雜層合併；以及c)利用一個溝槽遮罩，打開多個絕緣溝槽，並用一個絕緣材料填充絕緣溝槽。在一個較佳實施例中，該方法還包含：d)利用一個接觸區，在頂部補償層的頂面附近注入接觸摻雜區，用作高端二極體和低端二極體。在另一個較佳實施例中，該方法還包含：e)製備一個頂部絕緣層，並利用遮罩，藉由頂部絕緣層，打開接觸開口，隨後製備一個頂部金屬接觸層並形成圖案，用作輸入/輸出墊，連接高端和低端二極體以及Vcc金屬接頭，以便連接接觸溝槽，電連接到遮罩摻雜層。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
210-1、210-2‧‧‧外延層
239‧‧‧溝槽
110、215‧‧‧摻雜層
120‧‧‧多晶矽層
150‧‧‧金屬接觸層
270‧‧‧輸入/輸出墊
200‧‧‧暫態電壓抑制器
205‧‧‧基板
230-1、230-2‧‧‧轉向二極體
240‧‧‧接觸區
245‧‧‧絕緣層
250‧‧‧接觸區
272‧‧‧電極

Claims (18)

  1. 一種暫態電壓抑制器，其形成在一半導體基板上的一第一導電類型的一外延層中，該暫態電壓抑制器包含：被第二導電類型的一摻雜多晶矽層填充的複數個接觸溝槽，在該外延層中打開並延伸，其中該接觸溝槽還被第二導電類型的一重摻雜區包圍，該第二導電類型的摻雜類型與第一導電類型的摻雜類型相反；以及一金屬接觸層，沉積在該外延層的頂面上，用於電連接到Vcc電極，其中該金屬接觸層還直接接觸該摻雜多晶矽層及第二導電類型的該重摻雜區。
  2. 如申請專利範圍第1項所述之暫態電壓抑制器，其中，該接觸溝槽用被N-型的該重摻雜區包圍的N-摻雜多晶矽層填充；並且接觸金屬層電連接到陰極電極。
  3. 如申請專利範圍第1項所述之暫態電壓抑制器，其進一步包含：第二導電類型的一頂部摻雜層，沉積在該外延層頂部附近，該頂部摻雜層水平延伸的寬度大於第二導電類型的重摻雜區的寬度；第二導電類型的一掩埋摻雜區，沉積並包圍在該外延層中，其中該掩埋摻雜區與該掩埋摻雜區下面的該外延層部分相交接，從而構成該暫態電壓抑制器的一齊納二極體；以及該第一導電類型的一第一接觸區，沉積在該掩埋摻雜區上方的該頂部摻雜層上方，用於構成一半導體可控整流器，作為一第 一轉向二極體，其中該半導體可控整流器在垂直方向上，由該第一接觸區、該頂部摻雜層、該外延層及該掩埋摻雜區構成，其中該第一接觸區沉積在遠離該接觸溝槽的地方，並與該接觸溝槽絕緣，第二導電類型的該掩埋摻雜區進一步水平延伸，與該接觸溝槽下面的第二導電類型的該重摻雜區合併在一起。
  4. 如申請專利範圍第3項所述之暫態電壓抑制器，其進一步包含複數個絕緣溝槽，隔絕一部分該外延層以及該頂部摻雜層，使該半導體可控整流器與該接觸溝槽絕緣。
  5. 如申請專利範圍第3項所述之暫態電壓抑制器，其進一步包含第二導電類型的一第二接觸區，沉積在該頂部摻雜層上方，在該接觸溝槽與該半導體可控整流器及該第一轉向二極體相反的一邊上，其中該第二接觸區還與該頂部摻雜層相交接，用作一第二轉向二極體，與該第一轉向二極體一起，作為該暫態電壓抑制器的一對轉向二極體。
  6. 如申請專利範圍第3項所述之暫態電壓抑制器，其進一步包含一第二轉向二極體，形成在橫向遠離該半導體可控整流器及該第一轉向二極體的地方，其中該第一轉向二極體及該第二轉向二極體構成一對轉向二極體，這該一對轉向二極體包含在第二導電類型的該重摻雜區包圍的該接觸溝槽的兩個對邊上的一高端轉向二極體及一低端轉向二極體。
  7. 如申請專利範圍第6項所述之暫態電壓抑制器，其中，該第二轉向二極體還包含一部分該頂部摻雜層，用於降低該第二轉向二極體的電容。
  8. 如申請專利範圍第6項所述之暫態電壓抑制器，其中，該第一 轉向二極體及該第二轉向二極體分別藉由該第一接觸區及一第二接觸區，連接到一輸入/輸出墊。
  9. 如申請專利範圍第6項所述之暫態電壓抑制器，其進一步包含複數個絕緣溝槽包圍著該第一轉向二極體及該第二轉向二極體，用於使該第一轉向二極體及該第二轉向二極體與該接觸溝槽絕緣。
  10. 如申請專利範圍第6項所述之暫態電壓抑制器，其中，該第一轉向二極體、該第二轉向二極體以及該接觸溝槽都被至少一絕緣溝槽隔開。
  11. 如申請專利範圍第3項所述之暫態電壓抑制器，其進一步包含一擊穿電壓觸發區，在該齊納二極體重疊區中帶有該第一導電類型的高摻雜濃度，該齊納二極體重疊區沉積在該掩埋摻雜區下方的該外延層中，用於控制電壓擊穿。
  12. 如申請專利範圍第1項所述之暫態電壓抑制器，其進一步包含一絕緣層，覆蓋該半導體基板頂面，該絕緣層具有開口用於形成該金屬接觸層，與該接觸溝槽相接觸。
  13. 如申請專利範圍第1項所述之暫態電壓抑制器，其中，該第一導電類型為P-型；該半導體基板作為接地電壓端。
  14. 一種暫態電壓抑制器的製備方法，包含以下步驟：在第一導電類型的一半導體基板上生長第一導電類型的一外延層，並且在該外延層中打開複數個接觸溝槽，然後在該外延層中的溝槽下方，注入第二導電類型的一摻雜區；以及用第二導電類型的一摻雜導電層填充該複數個接觸溝槽，隨後 利用一遮罩，在該外延層的頂面附近，製備第二導電類型的一摻雜區，藉由高溫擴散每一該接觸溝槽下方的該摻雜區，從而擴散並包圍該外延層中的該接觸溝槽。
  15. 如申請專利範圍第14項所述之製備方法，其進一步包含：在該外延層上方，製備一頂部絕緣層，打開該頂部絕緣層中的複數個接觸開口，藉由一接觸金屬層，用於連接該接觸溝槽以及包圍著該接觸溝槽的第二導電類型的該摻雜區。
  16. 一種暫態電壓抑制器的製備方法，包含以下步驟：在第一導電類型的一半導體基板上，生長具有第一導電類型的一底部外延層，利用一注入遮罩，注入第一導電類型的一掩埋摻雜層，在該底部外延層上方生長第一導電類型的一頂部外延層，藉由在該頂部外延層的頂面附近全面注入第二導電類型的一頂部補償層，打開該頂部外延層中的複數個接觸溝槽，然後在該頂部外延層中每一該接觸溝槽下方，注入第二導電類型的一溝槽底部摻雜區；藉由沉積製程，製備一導電溝槽填充層，填充在該接觸溝槽中，然後將該導電溝槽填充層回刻至一頂部摻雜層，利用一遮罩，在該頂部補償層的頂面附近注入一摻雜區，藉由擴散製程，使溝槽底部的該摻雜區擴散，包圍該接觸溝槽，並且與該掩埋摻雜層合併；並且利用一溝槽遮罩，打開複數個絕緣溝槽，然後用絕緣材料填充該複數個絕緣溝槽。
  17. 如申請專利範圍第16項所述之暫態電壓抑制器的製備方法， 其進一步包含，利用一接觸區遮罩，在該頂部補償層的頂面附近，注入一接觸摻雜區，形成一高端二極體及一低端二極體。
  18. 如申請專利範圍第17項所述之暫態電壓抑制器的製備方法，其進一步包含：製備一頂部絕緣層，利用該遮罩，打開穿過該頂部絕緣層的接觸開口，隨後製備一頂部金屬接觸層並形成圖案，作為輸入/輸出墊，以接觸高端及低端二極體以及Vcc金屬接頭，連接該接觸溝槽，以便電連接至該掩埋摻雜層。
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