CN111312708A - 一种低电容瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
本发明涉及一种低电容瞬态电压抑制器及其制造方法，一种低电容瞬态电压抑制器采用衬底硅片，在TVS器件结构基础上，在衬底与外延之间增加N+埋层，并通过深N+/浅N+区引出，或者，在衬底与外延之间增加P+埋层，并通过深P+/浅P+区引出。本发明与传统低容结构的TVS器件，在不增加硅片面积的情况下，通过增加电流导通面积，使抗浪涌及静电释放的能力得以大幅提升，满足高速信号传输端口的要求，可以应用在诸如网口、RJ45、无线局域网、笔记本电脑等设备中。
Description
技术领域
本发明属于半导体保护器件领域，尤其涉及应用于信号端口的低电容瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器（Transient Voltage Suppressors，简称TVS）是一种普遍使用的保护器件，它具有极快的响应速度和相当大的浪涌泄放能力。当它经受瞬间的高能量浪涌或静电冲击时，TVS能以极高的速度把两端间的阻抗值由高阻抗转变为低阻抗，以泄放一个瞬间大电流，同时把它两端的电压钳位在一个较小值，从而保护后级电路芯片不受瞬态高压浪涌脉冲的冲击，因此TVS是一种必不可少的保护类器件。
当瞬态电压抑制器应用于各类信号传输端口时，一方面要求其具有较高浪涌和静电防护能力。另一方面，要求其自身的寄生电容要小，因为当电容较大时，会影响信号传输，造成数据丢失，将会严重影响信号传输的质量。
传统技术为了提高瞬态电压抑制器的防护能力，通常采用增大器件面积获得更大的结面积来提升浪涌和静电能力。但与此同时，器件的寄生电容会明显增大，导致信号传输时容易发生数据丢失，无法满足高速信号端口传输的要求。
发明内容
为了解决上述问题，本发明目的在于：提供一种低电容瞬态电压抑制器，电容维持在原有较小的水平，通过优化电流导通路径，具有较高浪涌和静电防护能力，以满足高速信号传输端口对瞬态电压抑制器的性能需求。
本发明的再一目的在于：提供上述低电容瞬态电压抑制器的制造方法。
本发明目的通过下述方案实现：一种低电容瞬态电压抑制器，采用N+衬底硅片，包括：
N+衬底层，在N+衬底正面生长一层P-外延层和背面作为接地端的金属层；
在P-外延层上表面内有N+埋层，在N+埋层上连接深N+区，深N+区之间的P+区与P-外延相连接；
在深N+区和P+区上表面有浅N+层；
浅N+层上有正面金属层，作为输入端。
在上述方案基础上，所述的N+衬底硅片电阻率为0.0005~0.01Ω*cm。
在上述方案基础上，进一步的，可在P-外延与N+衬底之间增加一个浓度缓冲薄层。
优选的，所述的P-外延层厚度为4~12μm，电阻率为20~200Ω*cm。
所述的N+埋层离子注入的元素为锑或砷，注入剂量1E15~1E16/cm2，注入能量100~120KeV，注入角度为7度。
本发明提供一种性能更优的瞬态电压抑制器，依序包括：N+衬底、P-外延层、N+埋层、形成的P+区和深N+区的P型外延层、浅N+区，在浅N+区上表面有连接输入端的正面金属层，在N+衬底背面有连接地端的背面金属层，其中，N+埋层在P-外延层的上表面内，深N+区在N+埋层上表面。
本发明还提供了一种低电容瞬态电压抑制器的制造方法，包括下述步骤：
步骤1：首先选用N+型衬底硅片，然后在其上表面生长一层厚度为4~12μm和电阻率为20~200Ω*cm的P-外延层；
步骤2：在P-外延层上表面，通过N+埋层光刻、离子注入，在其表面局部进行N+埋层注入，并进入高温炉管进行热过程推进；
步骤3：在上述表面进行第二次外延生长，生长厚度为3~10μm和电阻率为0.1~50Ω*cm的P型外延层；
步骤4：在上述P外延层表面，通过深N+光刻定义深N+阱区域，然后进行深N+离子注入，其中，深N+离子注入磷元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV；
步骤5：在上述表面，通过P+光刻定义P+区，然后进行P+离子注入，其中，P+区离子注入硼元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV；将该硅片再进入炉管进行高温推进，使得深N+区与N+埋层相连接，同时P+区与P-外延相连接；
步骤6：在深N+区和P+区上述表面，通过浅N+区光刻、离子注入，形成浅N+区，其中，浅N+区离子注入磷或砷，注入剂量1E15~1E16/cm2，注入能量60~100KeV，然后进行退火工艺；
步骤7：在浅N+区表面进行金属淀积，形成厚度范围是2~6μm的正面金属层，作为输入端；
步骤8：对上述硅片正表面进行贴蓝膜保护，然后对硅片背面通过化学机械研磨进行减薄至80~150μm，然后对硅片背面进行金属蒸发或淀积工艺，形成背面金属，作为接地端，得到低电容瞬态电压抑制器。
硅片背面减薄可以进一步降低衬底电阻，有利于降低导通电阻和钳位电压。
步骤1中，外延工艺温度不做限制，可以用常规的高温技术生长，也可以用低温技术生长。更为优选的，可以在P-外延与N+衬底之间增加一个浓度缓冲薄层。
步骤2中炉管的热过程工艺条件为，温度1100~1200℃，时间80~120分钟。
步骤4中，深N+可以进行多次能量由大到小的离子注入，以获得更佳的导通特性。
步骤5中，P+区可以进行多次能量由大到小的离子注入，以获得更佳的导通特性。
步骤5中，高温推进条件为1100~1150℃，时间范围是60~360分钟，可以使得深N+区与N+埋层相连接，同时P+区与P-外延也相连接。推进时间根据外延层厚度进行选择。
步骤6中，退火工艺用炉管退火，工艺条件为900~950℃，30~60分钟；或使用快速热退火（RTP）工艺，工艺条件为980~1100℃，时间15~45秒。两种方法均可以激活注入杂质，消除注入损伤并防止结漏电。
步骤7中，金属淀积可以使用铝，也可以使用铝硅的化合物，或者使用钛、氮化钛、铝组成三层结构，其中钛的厚度为300~600Å，氮化钛厚度400~1000Å，金属总的。
本发明比传统低容结构的TVS器件，满足高速信号传输端口的要求，可以应用在诸如网口、RJ45、无线局域网、笔记本电脑等设备中，具有以下技术优势：
（1）对器件结构进行创新，在衬底与外延之间增加的N+埋层，并通过深N+/浅N+区引出。由于浅N+、深N+、N+埋层与P+区均是重掺杂，因此它们组成的三个结（浅N+/P+结、深N+/P+结、N+埋层/P+结）都具有较低的反向击穿电压。当器件输入端遭受浪涌电压或静电释放冲击时，这三个结将率先击穿，因此比传统TVS，多出了深N+/P+结、N+埋层/P+结两个结，电流导通面积增加，抗浪涌及静电释放的能力得以大幅提升。
（2）当器件遭遇更大浪涌冲击或静电释放时，由浅N+/深N+/P-外延组成了另一NP结，也将开启导通，这是由于P-外延的掺杂浓度较低，因此具有稍高的击穿电压。即，电流通过N+埋层/P-外延结往其下方的P-外延体内流入，相当于再次增加了电流导通面积，进一步提高的抗浪涌冲击及静电释放的能力。
（3）当电流通过以上两点所述，继续往下方流动时，由于要通过由P-外延/N+衬底组成的正向二极管，而此二极管由于P-外延掺杂浓度较小，具有宽的空间电荷区，并且P-外延/N+衬底的结面积没有增大，因此其电容仍然较小，可以有效降低整个器件的电容。
附图说明
图1本发明实施例1低电容瞬态电压抑制器结构剖面结构示意图；
图2至8实施例1步骤1至七硅片的剖面结构示意图；
图9为图1器件的等效电路图；
图10当实施例1器件输入端遭受浪涌电压或静电释放冲击时，浅N+/P+结、深N+/P+结、N+埋层/P+结三个结率先击穿，浪涌及静电释放的电流路径示意图；
图11为器件遭遇更大浪涌冲击或静电释放时，电流通过N+埋层/P-外延结往其下方的P-外延体内流入的电流路径示意图；
图12实施例2低电容瞬态电压抑制器结构剖面结构示意图；
图13实施例3低电容瞬态电压抑制器结构剖面结构示意图；
图14实施例4低电容瞬态电压抑制器结构剖面结构示意图；
图15实施例5低电容瞬态电压抑制器结构剖面结构示意图；
图中标号说明：
图1至图13中：
100——N+衬底；
101——P-外延；
1011——N+埋层；1011、1012、1013——N+埋层一、二、三；
102——P外延；
1021——深N+区；10211、10212、10213——深N+区一、二、三；
1022——P+区；10221、10222——P+区一、二；
103——浅N+层；
104——正面金属层；
105——背面金属层；
106、107——深N+多晶硅深槽一、二；
图14中：
200——P-衬底；2001、2002——N+埋层一、二；
201——P+外延；2011、2012——深N+区一、二；
202——背面N+；
203——浅N+层；
204——正面金属层；
205——背面金属层；
图15：
300——P+衬底；
301——N-外延；
3011、3012——P+埋层；
302——N+区；
3021、3022——深P+区一、二；
1022——P+区；10221、10222——P+区一、二；
303——浅P+层；
304——正面金属层；
305——背面金属层。
具体实施方式
实施例1
一种低电容瞬态电压抑制器，图1所示结构，采用N+衬底硅片，其电阻率为0.0005~0.01Ω*cmN+，包括：
N+衬底100，在N+衬底正面生长一层厚度为4~12μm、电阻率为20~200Ω*cm的P-外延101和背面作为接地端的背金属层105；
在P-外延101上表面内左右二侧分设有二个N+埋层一、二1011、1012，在二个N+埋层一、二1011、1012上表面连接深N+区一、二10211、10212，深N+区一、二10211、10212之间有P+区1022与P-外延101相连接，其中，所述的N+埋层1011、1012离子注入的元素为锑或砷，注入剂量1E15~1E16/cm2，注入能量100~120KeV，注入角度为7度；
在二个深N+区一、二10211、10212和P+区1022上表面有浅N+层103；
浅N+层103上有正面金属层104，作为输入端。
本实施例所提供的一种低电容瞬态电压抑制器，按下述步骤制备，如图2至8为步骤1至7硅片的剖面结构示意图所示：
步骤1：首先选用N+型衬底100硅片，然后在其上表面生长一层厚度为4~12μm和电阻率为20~200Ω*cm的P-外延101，如图2所示；
步骤2：在P-外延101上表面，通过N+埋层光刻、离子注入，在其表面局部进行N+埋层1011注入，并进入高温炉管进行热过程推进，温度1100~1200℃，时间80~120分钟，得到如图3所示的硅片；
步骤3：在上述表面进行第二次外延生长，生长厚度为3~10μm和电阻率为0.1~50Ω*cm的P外延102，得到如图4所示的硅片；
步骤4：在上述P外延102表面，通过深N+光刻定义深N+阱区域，然后进行深N+离子注入，其中，深N+离子注入磷元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV，得到如图5所示的硅片；
步骤5：在上述表面，通过P+光刻定义P+区，然后进行P+离子注入，其中，P+区离子注入硼元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV；将该硅片再进入炉管进行高温推进，高温推进条件为1100~1150℃，时间范围是60~360分钟，使得深N+区1021与N+埋层1011相连接，同时P+区1022与P-外延101相连接，得到如图6所示的硅片；
步骤6：在深N+区1021和P+区1022上述表面，通过浅N+区光刻、离子注入，形成浅N+区103，其中，浅N+区离子注入磷或砷，注入剂量1E15~1E16/cm2，注入能量60~100KeV，然后进行退火工艺，用炉管退火，温度900~950℃，退火30~60分钟，以激活注入杂质，消除注入损伤并防止结漏电，得到如图7所示的硅片；
步骤7：在浅N+区103表面进行金属淀积，形成厚度范围是2~6μm的正面金属层104，作为输入端，得到如图8所示的硅片；
步骤8：对上述硅片正表面进行贴蓝膜保护，然后对硅片背面通过化学机械研磨进行减薄至80~150μm，然后对硅片背面进行金属蒸发或淀积工艺，形成背面金属层105，作为接地端，得到一种低电容瞬态电压抑制器。
硅片背面减薄可以进一步降低衬底电阻，有利于降低导通电阻和钳位电压。
外延工艺温度不做限制，本实施例用常规的高温技术生长，也可以用低温技术生长。更为优选的，可以在P-外延与N+衬底之间增加一个浓度缓冲薄层。
为获得更佳的导通特性，本实施例步骤4中，深N+可以进行多次能量由大到小的离子注入。
为获得更佳的导通特性，步骤5中，P+区也可以进行多次能量由大到小的离子注入。
步骤6中，退火工艺也可使用快速热退火（RTP）工艺，退火温度980~1100℃，时间15~45秒。
步骤7中，金属淀积可以使用铝，也可以使用铝硅的化合物，或者使用钛、氮化钛、铝组成三层结构，其中钛的厚度为300~600Å，氮化钛厚度400~1000Å。
本实施例器件的等效电路见如图9所示，其中，Q1为图1左侧深N+/N+埋层/P+/P-外延/N+衬底组成的NPN晶体管、Q2为图1右侧深N+/N+埋层/P+/P-外延/N+衬底组成的NPN晶体管、Q3为图1中间浅N+/P+/P-外延/N+衬底组成的NPN晶体管。
实施例在衬底与外延之间增加了的N+埋层，并通过深N+/浅N+区引出。由于浅N+、深N+、N+埋层与P+区均采用重掺杂，因此它们组成的三个PN结，如浅N+/P+结、深N+/P+结、N+埋层/P+结都具有较低的反向击穿电压。当器件输入端遭受浪涌电压或静电释放冲击时，这三个结将率先击穿，因此比传统TVS，多出了两个结（深N+/P+结、N+埋层/P+结），电流导通面积增加，浪涌及静电释放的电流能力得以大幅提升。其电流路径如图10黑色箭头所示。
当本实施例器件遭遇更大浪涌冲击或静电释放时，除了图10所示的电流路径外，由浅N+/深N+/P-外延组成了另一NP结，也将开启导通，这是由于P-外延的掺杂浓度较低，因此具有稍高的击穿电压。即，电流通过N+埋层/P-外延结往其下方的P-外延体内流入，相当于再次增加了电流导通面积，进一步提高的抗浪涌冲击及静电释放的能力。额外增加的电流路径如图11白色箭头所示。
实施例2
一种低电容瞬态电压抑制器，其他与实施例1相同，只是在二个N+埋层之间增加了一个结构和掺杂浓度相同的N+埋层三，和与之对应的深N+三，在各深N+区之间掺杂P+区，如图12所示结构，采用N+衬底硅片，其电阻率为0.0005~0.01Ω*cmN+，包括：
N+衬底100，在N+衬底正面生长一层厚度为4~12μm、电阻率为20~200Ω*cm的P-外延101和背面作为接地端的背金属层105；
在P-外延101上表面内有三个N+埋层一、二、三1011、1012、1013，在三个N+埋层一、二、三1011、1012、1013上表面连接深N+区一、二、三10211、10212、10213，深N+区一、三10211、10213和深N+区二、三10212、10213之间有P+区一、二10221、10222与P-外延101相连接，其中，所述的N+埋层一、二、三1011、1012、1013离子注入的元素为锑或砷，注入剂量1E15~1E16/cm2，注入能量100~120KeV，注入角度为7度；
在深N+区1021和P+区1022上表面有浅N+层103；
浅N+层103上有正面金属层104，作为输入端。
实施例3
一种低电容瞬态电压抑制器，与实施例1近似，只是N+区（阱）改为N+多晶硅深槽，图13所示结构，采用N+衬底硅片，其电阻率为0.0005~0.01Ω*cmN+，包括：
N+衬底100；
在N+衬底100正面生长一层厚度为4~12μm、电阻率为20~200Ω*cm的P-外延101和背面作为接地端的背金属层105；
在P-外延101上表面内左右二侧有N+埋层一、二1011、1012，在P-外延101上表面依序生长有P+区102、浅N+层103，二个深N+多晶硅深槽一、二106、107贯通浅N+层103、P+区102分别与N+埋层一、二1011、1012的上表面连接；
在二个深N+多晶硅深槽一、二106、107和浅N+层103上表面有正面金属层104，作为输入端。
实施例4
一种低电容瞬态电压抑制器，其他与实施例1相同，采用P-衬底硅片，在P-衬底背面增加N+区202，如图14所示，包括以下结构：
P-衬底200；
在P-衬底200背面生长一层背面N+202，在背面N+202的底面有作为接地端的背面金属层205；
在P-衬底200上表面内左右二侧有N+埋层一、二2001、2002，在二个N+埋层一、二2001、2002上表面连接深N+区一、二2011、2012，深N+区一、二2011、2012之间有P+外延201与P-衬底200相连接；
在深N+区和P+外延201上表面有浅N+层203；
浅N+层203上有正面金属层204，作为输入端。
实施例5
一种低电容瞬态电压抑制器，结构与实施例1相同，但硅片不同，如图15所示结构，采用P+衬底硅片，包括：
P+衬底300；
在P+衬底300正面生长一层N-外延301和背面作为接地端的背金属层305；
在N-外延301上表面内左右二侧有P+埋层一、二3011、3012，在二个P+埋层一、二3011、3012上表面连接深P+区一、二3021、3022，深P+区一、二3021、3022之间有N+区302与N-外延301相连接；
在深P+区3021、3022和N+区302上表面有浅P+层303；
浅P+层303上有正面金属层304，作为输入端。
以上所述，只是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。本发明虽然已经作为较佳的实施例公布如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (16)
1.一种低电容瞬态电压抑制器，采用衬底硅片，在TVS器件结构基础上，其特征在于，在衬底与外延之间增加N+埋层，并通过深N+/浅N+区引出，或者，在衬底与外延之间增加P+埋层，并通过深P+/浅P+区引出。
2.根据权利要求1所述的一种低电容瞬态电压抑制器，其特征在于，所述的衬底为N+衬底层，其中，
在N+衬底正面生长一层P-外延层和背面作为接地端的金属层；
在P-外延层上表面内有二个以N+埋层，在N+埋层上连接深N+区，深N+区之间有P+区与P-外延相连接；
在深N+区和P+区上表面有浅N+层；
浅N+层上有正面金属层，作为输入端。
3.根据权利要求1或2所述的一种低电容瞬态电压抑制器，其特征在于，所述的衬底为电阻率0.0005~0.01Ω*cm的N+衬底硅片。
4.根据权利要求2所述的一种低电容瞬态电压抑制器，其特征在于，在P-外延与N+衬底之间增加一个浓度缓冲薄层。
5.根据权利要求2所述的一种低电容瞬态电压抑制器，其特征在于，所述的P-外延层厚度为4~12μm，电阻率为20~200Ω*cm。
6.根据权利要求2所述的一种低电容瞬态电压抑制器，其特征在于，所述的N+埋层离子注入的元素为锑或砷，注入剂量1E15~1E16/cm2，注入能量100~120KeV，注入角度为7度。
7.根据权利要求2所述的一种低电容瞬态电压抑制器，其特征在于，所述的N+区改为N+多晶硅深槽，采用N+衬底硅片，包括：
在N+衬底正面生长一层厚度为4~12μm、电阻率为20~200Ω*cm的P-外延和背面作为接地端的背金属层；
在P-外延上表面内有二个以上的N+埋层，在P-外延上表面依序生长有P+区层、浅N+层，与N+埋层数对应的二个以上深N+多晶硅深槽贯通浅N+层和P+区层与N+埋层的上表面连接；
在深N+多晶硅深槽和浅N+层上有正面金属层，作为输入端。
8.根据权利要求1所述的一种低电容瞬态电压抑制器，其特征在于，采用P-衬底硅片，在P-衬底背面增加N+区层，包括以下结构：
在P-衬底200背面生长一层背面N+层，在背面N+层的底面有作为接地端的背金属层；
在P-衬底上表面内有二个以上的N+埋层，在N+埋层上表面连接深N+区，深N+区之间有P+外延与P-衬底相连接；
在深N+区和P+外延上表面有浅N+层；
浅N+层203上有正面金属层204，作为输入端。
9.根据权利要求1所述的一种低电容瞬态电压抑制器，其特征在于，采用P+衬底硅片，包括：
在P+衬底正面生长一层N-外延和背面作为接地端的背金属层；
在N-外延上表面内有二个以上P+埋层，在P+埋层上表面连接深P+区，各深P+区之间有N+区与N-外延相连接；
在深P+区和N+区上表面有浅P+层；
浅P+层上有正面金属层304，作为输入端。
10.一种根据权利要求2-6任一项所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，包括下述步骤：
步骤1：首先选用N+型衬底硅片，然后在其上表面生长一层厚度为4~12μm和电阻率为20~200Ω*cm的P-外延层；
步骤2：在P-外延层上表面，通过N+埋层光刻、离子注入，在其表面局部进行N+埋层注入，并进入高温炉管进行热过程推进；
步骤3：在上述表面进行第二次外延生长，生长厚度为3~10μm和电阻率为0.1~50Ω*cm的P型外延层；
步骤4：在上述P外延层表面，通过深N+光刻定义深N+阱区域，然后进行深N+离子注入，其中，深N+离子注入磷元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV；
步骤5：在上述表面，通过P+光刻定义P+区，然后进行P+离子注入，其中，P+区离子注入硼元素，注入剂量为5E15~1E16/cm2，注入能量为100K~1MeV；将该硅片再进入炉管进行高温推进，使得深N+区与N+埋层相连接，同时P+区与P-外延相连接；
步骤6：在深N+区和P+区上述表面，通过浅N+区光刻、离子注入，形成浅N+区，其中，浅N+区离子注入磷或砷，注入剂量1E15~1E16/cm2，注入能量60~100KeV，然后进行退火工艺；
步骤7：在浅N+区表面进行金属淀积，形成厚度范围是2~6μm的正面金属层，作为输入端；
步骤8：对上述硅片正表面进行贴蓝膜保护，然后对硅片背面通过化学机械研磨进行减薄至80~150μm，然后对硅片背面进行金属蒸发或淀积工艺，形成背面金属，作为接地端，得到低电容瞬态电压抑制器。
11.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤2中炉管的热过程工艺条件为，温度1100~1200℃，时间80~120分钟。
12.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤4中，深N+进行多次能量由大到小的离子注入，以获得更佳的导通特性。
13.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤5中，P+区进行多次能量由大到小的离子注入，以获得更佳的导通特性。
14.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤5中，根据外延层厚度，高温推进条件为1100~1150℃，时间范围是60~360分钟，使得深N+区与N+埋层相连接，同时P+区与P-外延也相连接。
15.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤6中，退火工艺用炉管退火，工艺条件为900~950℃，30~60分钟；或使用快速热退火（RTP）工艺，工艺条件为980~1100℃，时间15~45秒。
16.根据权利要求10所述的一种低电容瞬态电压抑制器的制造方法，其特征在于，步骤7中，金属淀积可以使用铝，也可以使用铝硅的化合物，或者使用钛、氮化钛、铝组成三层结构，其中钛的厚度为300~600Å，氮化钛厚度400~1000Å，金属总的。
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