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TWI441315B - 帶有低電容和正向電壓降以及耗盡的半導體控制整流器做為控向二極體的瞬態電壓抑制器 - Google Patents

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TWI441315B
TWI441315B TW099109672A TW99109672A TWI441315B TW I441315 B TWI441315 B TW I441315B TW 099109672 A TW099109672 A TW 099109672A TW 99109672 A TW99109672 A TW 99109672A TW I441315 B TWI441315 B TW I441315B
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TW
Taiwan
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tvs
transient voltage
epitaxial layer
voltage suppressor
diode
Prior art date
Application number
TW099109672A
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English (en)
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TW201036143A (en
Inventor
Madhur Bobde
Lingpeng Guan
Limin Weng
Anup Bhalla
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW201036143A publication Critical patent/TW201036143A/zh
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Publication of TWI441315B publication Critical patent/TWI441315B/zh

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Description

帶有低電容和正向電壓降以及耗盡的半導體控制整流器做為控向二極體的瞬態電壓抑制器
本發明涉及一種瞬態電壓抑制器(TVS)的電路結構以及製作方法。更確切地說，本發明是關於一種改良的電路結構及其製作方法，這種簡化結構是將控向二極體和穩壓二極體結合起來，以降低瞬態電壓抑制器(TVS)的電容。
瞬態電壓抑制器(TVS)的結合和製備方法，在進一步降低電容的同時，簡化製備過程、降低成本，並減小瞬態電壓抑制器(TVS)所占的體積等方面，仍然遇到許多技術難題。更確切地說，瞬態電壓抑制器(TVS)通常用於保護積體電路免受突發過電壓產生的影響。積體電路的設計是在電壓的正常範圍內使用。但是，靜電放電(ESD)、電流快速瞬態以及雷電、意外的不可控的高電壓等情況都可能對電路造成影響。瞬態電壓抑制器(TVS)就是當發生這種高壓情況時，用於保護積體電路不被過電壓損壞。隨著易受過電壓損壞的積體電路裝置數量增多，對瞬態電壓抑制器(TVS)的需求也日漸增長。瞬態電壓抑制器(TVS)典型應用於USB電源以及資料傳輸線保護、數位視頻界面、高速乙太網、筆記本電腦、監視器以及平板顯示器。
第1A-1圖表示帶有二極體陣列的瞬態電壓 抑制器(TVS)電路，通常用於靜電放電(ESD)保護高帶寬資料匯流排。瞬態電壓抑制器(TVS)陣列包括一個主穩壓二極體與一對控向二極體(高端控向二極體以及低端控向二極體)。高端控向二極體連接到電壓源Vcc，低端控向二極體連接到接地端GND，輸入/輸出端連接在高端和低端控向二極體之間。穩壓二極體的尺寸較大，以便作為從高壓端(也就是電壓源Vcc)一直到接地電壓端(也就是Gnd端)的雪崩二極體。當一個輸入/輸出(I/O)端載入正向電壓時，高端二極體提供正向偏壓，並被大的Vcc-Gnd二極體(例如穩壓二極體)嵌位。高端控向二極體和低端控向二極體的設計尺寸都很小，以便降低I/O電容，減少在高速線路(例如高速乙太網等應用)上的介入損失。
控向二極體與穩壓二極體結合在一起使用，已成為一種工業化趨勢。第1A-2圖和第1A-3圖表示控向二極體和穩壓二極體結合起來使用。其高端和低端從外部並不可見。第1A-2圖表示高端控向二極體和低端控向二極體與一個單向穩壓二極體結合起來。從外面看來，二極體單元就像是一個電容很低的穩壓二極體，但是在內部，高端和低端二極體卻與穩壓二極體結合在一起。內部電路與第1A-1圖所示的電路相同。輸入/輸出端為陰極，接地端為陽極。第1A-3圖表示高端控向二極體和低端控向二極體與一個雙向穩壓二極體電路集合在一起。然而，對於電子裝置的現代化應用，帶有這種結合裝置的保護電路必須在不增加佈線面積的基礎上實現。而且，必須優化設計方案，在控向二極體的電容和正向偏壓之間找到最優的平衡點，獲得更好的整體電壓嵌位元。
第1B-1圖表示一種傳統瞬態電壓抑制器(TVS)電路的標準電路圖，第1B-2圖為一橫截面視圖，表示採用互補金屬氧化物半導體(CMOS)處理技術的瞬態電壓抑制器(TVS)電路，將瞬態電壓抑制器(TVS)電路 製成積體電路(IC)晶片的真實裝置。如第1B-2圖所示，采使用互補金屬氧化物半導體(CMOS)處理技術，在半導體襯底中製備二極體、NPN和PNP電晶體，這些二極體和電晶體會沿水平方向延伸。通過使用這種裝置佈線和裝置結構的瞬態電壓抑制器(TVS)電路，在襯底中佔有較大的面積。因此，很難將帶有如第1B-1圖和第1B-2圖所示的瞬態電壓抑制器(TVS)保護電路的電子裝置做得很小。
本專利的發明人在待審批的美國專利申請US 11/606,602中提出了一種瞬態電壓抑制器(TVS)電路，帶有如第1C圖所示的新型改良裝置結構。第1C圖表示一種帶有主穩壓二極體的瞬態電壓抑制器(TVS)電路，主穩壓二極體形成在P本體/N-外延結中。由於所形成的主穩壓二極體和高端二極體都帶有垂直結構，減小了瞬態電壓抑制器(TVS)電路所占的面積，使得如第1C圖所示的瞬態電壓抑制器(TVS)電路有了明顯的改進。這種電路只需使用兩個輸入/輸出端，以及兩套對應的高端和低端二極體。高端控向二極體還通過絕緣溝道，與主穩壓二極體絕緣，以便預防寄生半導體晶閘管沿水平方向突然導通。
本專利的發明人在另一個待審批的美國專利申請US 12/286,817中提出了另一種瞬態電壓抑制器(TVS)電路，帶有如第1D圖所示的新型改良裝置結構。第1D圖表示一對控向二極體與一個主穩壓二極體相結合的瞬態電壓抑制器(TVS)電路，其中高端二極體、低端二極體以及主穩壓二極體都是在半導體襯底中的垂直二極體。由於高端二極體與主穩壓二極體部分重疊，因此，瞬態電壓抑制器(TVS)所占的面積明顯減小，有利於如第1D圖所示的被改良型瞬態電壓抑制器(TVS)結構所保護的電子裝置進一步小型化。還可以選擇，將電壓源金屬一起省去。這種裝置利用源極下沉區，定義高端二極體的區域。但是 第1D圖中所示的裝置在控制整個晶片中的摻雜物的均勻性，以便在由同種製備過程製造的一批多個瞬態電壓抑制器(TVS)晶片中，保持穩定、精確地控制裝置性能參數等方面還存在不少的困難。而且，為了進一步提高裝置的性能，仍然有必要繼續降低控向二極體的電容。
因此，仍然需要簡化裝置結構，使用更多可控、統一的摻雜結構和特徵來製備瞬態電壓抑制器(TVS)。此外，還需要進一步降低控向二極體的電容。為了達到上述目的，我們必須研發一種帶有嶄新裝置結構和製作方法的新型改良裝置。
因此，本發明的一個方面就是為了提出一種帶有一對控向二極體(高端二極體和低端二極體)的改良瞬態電壓抑制器(TVS)結構。控向二極體與主穩壓二極體結合在一起，其中高端二極體、低端二極體以及主穩壓二極體都是在半導體襯底中的垂直二極體。由於高端二極體與主穩壓二極體部分重疊，因此，瞬態電壓抑制器(TVS)所占的面積明顯減小。同時，改良後的裝置結構與N-頂部摻雜層和P+接觸區下麵的P外延層中橫向延伸的N掩埋層形成的多個PN結，可以組成一個底部穩壓二極體，同時也作為一個半導體控制整流器(SCR)，起高端控向二極體的作用。由於半導體控制整流器(SCR)的PN結形成的同等電容串聯在一起，因此，這種裝置的電容顯著降低。在一個較佳實施例中，N-頂部摻雜層為輕摻雜，這進一步降低了裝置電容。而且，半導體控制整流器(SCR)的N-頂部摻雜層部分是浮動的，在零偏壓下完全耗盡，因此半導體控制整流器(SCR)就像是一個電容很低的普通二極體，上述技術難題與挑戰也隨之迎刃而解。
本發明的一個較佳實施例主要提出了一種設置在第一導電類型的半導體襯底上的瞬態電壓抑制器 (TVS)。這種瞬態電壓抑制器(TVS)包括一個第二導電類型的掩埋摻雜區，設置在第一導電類型的外延層中，並包圍著它，其中掩掩埋摻雜層橫向延伸到高端控向二極體的區域以外，並帶有一個與外延層交界的底部延伸結區域，作為瞬態電壓抑制器(TVS)的穩壓二極體。這種瞬態電壓抑制器(TVS)還包括一個在掩埋摻雜層上方的區域，這個區域由第二導電類型的頂部摻雜層以及第一導電類型的接觸區組成，其中頂面接觸區與外延層和掩埋摻雜區組合，形成多個PN結，構成一個半導體控制整流器(SCR)。這個半導體控制整流器(SCR)可以作為一個第一控向二極體，與穩壓二極體和一第二控向二極體一起用於抑制瞬態電壓。可以在橫向離開第一控向二極體和穩壓二極體的地方，形成第二控向二極體。第二控向二極體為在第二導電類型的接觸區和第一導電類型的外延層之間的PN結。在一個較佳實施例中，頂部摻雜層可以包圍第二控向二極體的第二導電類型的接觸區的周圍，使得第二控向二極體的PN結是形成在頂部摻雜層和外延層之間，而不是形成在接觸區和外延層之間，而且頂部摻雜層的摻雜濃度較低，使得第二控向二極體的電容較低。可以通過形成絕緣溝道，來隔離和定義控向二極體的區域。在一個典型實施例中，掩埋摻雜區上方區域中的多個PN-結垂直堆積在掩埋摻雜區上，就像多個電容串連在一起，從而降低了半導體控制整流器(SCR)的結電容。在另一個典型實施例中，半導體控制整流器(SCR)還包括一個摻雜結構，組成一個耗盡的半導體控制整流器(SCR)結構，其中半導體控制整流器(SCR)的第二導電類型的頂部摻雜層，被半導體控制整流器(SCR)的頂部接觸層以及外延層部分，在零偏壓下，被完全耗盡。正是通過對半導體控制整流器(SCR)的頂部摻雜層以及其他部分的摻雜濃度和寬度的設計，才實現了這種效果，而且這種效果有利於消除 典型半導體控制整流器(SCR)的不良特性，例如不必要的閂鎖(Latch-up)觸發以及迅速回跳(Snap-back)等半導體控制整流器(SCR)的I-V特性。耗盡後的半導體控制整流器(SCR)就像一個電容很低的普通二極體。在另一個較佳實施例中，第一導電類型的接觸區為重摻雜區，第二導電類型的頂部摻雜層為輕摻雜區，第一導電類型的外延層為輕摻雜區，第二導電類型的掩埋摻雜區為重摻雜區，共同構成一個垂直P+/N-/P-/N+(或N+/P-/N-/P+)半導體控制整流器(SCR)結構。
本發明還提出了一種製備瞬態電壓抑制器(TVS)的方法。該方法包括：a)在第一導電類型的半導體襯底上生長一個第一導電類型的外延層，並植入一個第二導電類型的掩埋摻雜區，掩埋摻雜區在外延層中橫向延伸，可以在第一導電類型的外延層生長到一半後再植入掩埋摻雜區；b)在外延層頂部形成一個第二導電類型的頂部摻雜層；c)在頂部摻雜層上表面形成接觸區，以便形成與控向二極體結構相結合的可控矽整流器(SCR)，還帶有垂直堆積的PN結，串聯在一起後的等效電容很小。在另一個典型實施例中，本方法還包括導通多個開口溝道，穿過外延層，一直延伸到掩埋摻雜區，形成絕緣溝道，掩埋摻雜區在絕緣部分的上方和下方橫向延伸。本方法還包括在頂部摻雜層上方形成絕緣層，在絕緣層中導通輸入/輸出(I/O)接觸開口，以便將頂部摻雜層的頂面裸露出來。頂部摻雜層可以植入到第一導電類型的外延層頂部，或者外延生長在第一導電類型的外延層上方。在另一個典型實施例中，頂部摻雜層可以均厚植入到第一導電類型的外延層頂部中。
對於本領域的技術人員，閱讀以下較佳實施例的詳細說明及各個參考附圖後，本發明的這些方面及優勢無疑將顯而易見。
GND‧‧‧接地電壓端
I/O‧‧‧輸入/輸出
NPN、PNP‧‧‧電晶體
VCC‧‧‧高壓電壓源
100‧‧‧瞬態電壓抑制器
100’‧‧‧瞬態電壓抑制器
105‧‧‧半導體襯底
110‧‧‧P-外延層
110-1‧‧‧底部P-外延層
110-2‧‧‧頂部P-外延層
115‧‧‧N-頂部層
120‧‧‧N+掩埋層
121‧‧‧P+觸發植入區
130-1‧‧‧高端控向二極體
130-2‧‧‧低端控向二極體
130-3‧‧‧穩壓二極體
130-1’‧‧‧控向二極體
130-2’‧‧‧控向二極體
130-3’‧‧‧穩壓二極體
130-4‧‧‧低電容穩壓二極體
135-1‧‧‧串聯電容
135-2‧‧‧串聯電容
135-3‧‧‧串聯電容
139‧‧‧絕緣溝道
140‧‧‧N+接觸區
145‧‧‧頂部絕緣層
150‧‧‧P+接觸區
170-1‧‧‧輸入/輸出(I/O)襯墊
170-2‧‧‧輸入/輸出(I/O)襯墊
170-3‧‧‧底部電極
第1A-1圖表示通常用於靜電放電(ESD)保護的帶有二極體陣列的傳統瞬態電壓抑制器(TVS)電路。
第1A-2圖和第1A-3圖表示穩壓二極體和控向二極體結合，分別用於在單向和雙向阻滯瞬態電壓抑制器(TVS)二極體中獲得低電容。
第1B-1圖表示傳統瞬態電壓抑制器(TVS)電路的標準電路圖，第1B-2圖表示採用互補金屬氧化物半導體處理技術的瞬態電壓抑制器(TVS)電路的真實結構的橫截面視圖，將瞬態電壓抑制器(TVS)電路作為積體電路(IC)晶片。
第1C圖表示為了減小瞬態電壓抑制器(TVS)電路的尺寸，一種將某些二極體作為垂直二極體的瞬態電壓抑制器(TVS)電路。
第1D圖為穩壓二極體與高端、低端控向二極體相結合的橫截面視圖，用帶有N+掩埋層和絕緣溝道的瞬態電壓抑制器(TVS)的等效電路來解釋說明，形成垂直瞬態電壓抑制器(TVS)二極體，以減小二極體陣列所占的面積。
第2A圖為利用P型外延區中的一個掩埋N+層形成的，本發明帶有耗盡可控矽整流器(SCR)高端結構和低端控向二極體與穩壓二極體相結合的橫截面視圖，外加從頂面植入的P和N型區域。其中可控矽整流器(SCR)是通過P+/N-/P-/P+的摻雜結構形成的，以便獲得較低的結電容。
第2A-1圖表示第2A圖所示裝置結構的等效電路。
第2B圖表示從第2A圖頂部看來的近距離視圖，表示電路的等效電容。第2C圖為與第2A圖所示的相同的橫截面視圖，但其中的導電類型相反。
第3A圖至第3G圖表示NBL和觸發植入層製備過程的橫截面視圖。
參照第2A圖的側方橫截面視圖，用來表示本發明的瞬態電壓抑制器(TVS)的等效電路。如圖所示的瞬態電壓抑制器(TVS)是由一個耗盡的可控矽整流器(SCR)高端結構，使用P型外延區中的掩埋N+層，外加從頂面植入的P和N型區域形成的。為了獲得較低的結電容，低端二極體採用P+/N-/P-/N+(或N+/N-/P-/P+)摻雜結構形成。確切地說，瞬態電壓抑制器(TVS)100形成在重摻雜P+半導體襯底105上，P+半導體襯底支撐著輕摻雜P-外延層110。N-頂部摻雜層115位於P-外延層110上方。瞬態電壓抑制器(TVS)100含有一個在N掩埋區120上方的半導體襯底的頂面附近的P+接觸區150，以便增加同輸入/輸出(I/O)襯墊170-1的電接觸。瞬態電壓抑制器(TVS)100還包括一個形成在P-外延層110中的N+掩埋區120。一個半導體可控整流器(SCR)130-1形成在P+接觸區150和N+掩埋層120之間，並擔負第一控向二極體的作用，也就是本例中的高端控向二極體。半導體可控整流器(SCR)130-1從P+接觸區150到N-頂部摻雜層115、到P-外延區110、到N+掩埋層120，是在垂直方向上形成的。N+掩埋區120在絕緣溝道139外延伸出一定長度，同N+掩埋區120下方的P-外延層110一起，作為瞬態電壓抑制器(TVS)的主穩壓二極體130-3。這種結構利用絕緣深溝道定義高端二極體的邊界。這樣就可以降低因使用N+下沉物產生的側壁P-N結電容。而且，絕緣溝道還有助於避免寄生電晶體作用。由於氧化物等電介質的介質常數比矽小，因此用它們填充絕緣溝道，可以進一步降低任何側壁的耦合電容。用氧化物填 充溝道還能在降低輸入/輸出(I/O)襯墊到襯底接地電容方面，起重要作用。在這種裝置結構中，使用多個絕緣溝道後，可以進一步降低輸入/輸出(I/O)襯墊的電容。在一個可選實施例中，絕緣溝道139可以由一個帶有氧化物的多晶矽中心組成。被氧化物填充的絕緣溝道139可以位於第一控向二極體130-1周圍，也就是第一輸入/輸出(I/O)襯墊170-1所處的位置，這有助於降低輸入/輸出(I/O)襯墊到襯底的接地電容。可以選用深電壓擊穿(VBD)觸發植入層121形成穩壓二極體130-3的重疊帶，用P+摻雜離子植入到設置在外延層110以及在頂部N-層115下方的N+掩埋層120之間的深電壓擊穿(VBD)觸發植入層121中，以便控制電壓擊穿。
在第二控向二極體130-2(在此結構中，第二控向二極體為低端控向二極體)上方製備一個N+摻雜接觸區140，第二控向二極體130-2形成在P-外延層110和N-頂部摻雜層115之間。形成N+接觸區140，以便增大與另一個輸入/輸出(I/O)襯墊170-2之間的電接觸。第二控向二極體通過重摻雜半導體襯底105，連接到穩壓二極體上。在半導體區域中，低端控向二極體130-2與高端控向二極體130-1通過一段水平距離和絕緣溝道139相互分離，以便避免出現不同輸入/輸出(I/O)端之間在半導體區域中的閂鎖效應。輸入/輸出(I/O)端170-1以及170-2可以在第三維度上相互連接(圖中沒有表示出)。覆蓋在頂面上的氧化絕緣層145具有開口，使得輸入/輸出(I/O)端170-1和170-2可以分別與接觸區150和140接觸，並使電壓源襯墊(圖中沒有明確表示，可選項)通過下沉區或其他方法(圖中沒有表示)，接觸N掩埋層120高端二極體以及穩壓二極體重疊帶。
第2A-1圖表示第2A圖所示的瞬態電壓抑制器(TVS)100的等效電路。從外觀來看，瞬態電壓抑制器 (TVS)100看上去就像是一個獨立的低電容穩壓二極體130-4，但是在它內部，卻是由一個主穩壓二極體130-3以及一個高端控向二極體130-1和一個低端控向二極體130-2共同組合而成的。
第2A圖所示的瞬態電壓抑制器(TVS)通過P+區150、N-頂部層115、P-外延110和N+掩埋層120之間的PNPN結，配置成一個耗盡可控矽整流器(SCR)裝置。可控矽整流器(SCR)130-1中的N層115和P區150、110都帶有摻雜結構，使得可控矽整流器(SCR)中的N摻雜層115通過附近的P區150和110，在零偏壓下完全耗盡，耗盡後的可控矽整流器(SCR)130-1就像是一個普通二極體。另外，可控矽整流器(SCR)130-1中間的P和N區110、115通過絕緣溝道139實現分離，因此，它對可控矽整流器(SCR)130-1的多餘觸發或閂鎖效應沒有影響。也可以通過配置可控矽整流器(SCR)，使得可控矽整流器(SCR)的P-外延110部分也被耗盡。如第2B圖所示，由於這些PN介面層之間會形成多餘的結，因此圖中的瞬態電壓抑制器(TVS)具有顯著降低電容的優點。在原有技術中，高端二極體僅含有一個獨立PN結。這個獨立結的電容可以相當的高，並經歷處理變動的風險。本發明的可控矽整流器(SCR)130-1具有三個PN結，對應三個串聯電容135-1、135-2和135-3，使得總的等效電容很低。此外，由電容135-2的PN結以及電容135-1的半個PN結組成的區域115和110的摻雜濃度很低，也有助於降低總電容。由於三個PN結被高能級的少數載流子注入所耗盡，因此這種正向傳導類似於獨立二極體的傳導。正向電壓降小於帶有兩個串聯的高端控向二極體的瞬態電壓抑制器(TVS)(這是傳統的用於降低二極體電容的方法)，而且本發明的瞬態電壓抑制器(TVS)所占的面積也比兩個串聯控向二極體的要小。本發明所述的瞬態電壓抑制器 (TVS)還有一個優勢：能夠降低第二(低端)控向二極體130-2的電容。位於N+接觸區140和P-外延110之間的低端控向二極體130-2的PN結，不含N-頂部摻雜層115，會產生很高的電容。在本發明中，將PN結移至N-頂部摻雜層115和P-外延110之間，使得N-頂部摻雜層115的摻雜濃度較低，電容也變得更低。如圖所示的瞬態電壓抑制器(TVS)還可以通過標準製備過程，來方便地集成和製造。參見下文，與傳統的瞬態電壓抑制器(TVS)相比，這個種製作工藝不再需要另外的掩膜。正如本方法中所述，P-外延層110還包括一個底部P-外延層和一個頂部P-外延層。
本發明所述的瞬態電壓抑制器(TVS)的製備也可以使用與第2A圖中所示的相反的導電類型。在第2C圖中，瞬態電壓抑制器(TVS)100'中每個區域的導電類型都是相反的。例如，此處的襯底為N+，而不是P+，掩埋層120為P+，而不是N+。控向二極體130-1'和130-2’以及穩壓二極體130-3’的極性也是相反的。第一控向二極體130-1’仍然是一個耗盡的可控矽整流器(SCR)，並擔負高端控向二極體的作用，從P+掩埋層120到N-外延層110、到P-頂部摻雜層115、到N+接觸區150都是垂直形成。第二控向二極體130-2’擔負低端二極體的作用。主穩壓二極體130-3’也位於同一個相對位置，從P+掩埋層120到下面的N-外延層110，但其極性相反。當頂部電極(圖中沒有明確表示)電連接到P+掩埋層120上，並作為接地端時，底部電極170-3也擔負電壓源終端的作用。
第3A圖至第3G圖為一系列橫截面視圖，用於說明第2圖所示的本發明帶有耗盡可控矽整流器(SCR)的低電容瞬態電壓抑制器(TVS)的製備工藝。第3A圖表示一個重摻雜的P+襯底105，並在上面生長一個輕摻雜的底部P-外延層110-1。在第3B圖中，使用一個帶有掩膜的 植入物(掩埋沒有表示出)形成N+植入區120以及P+觸發植入區121。在第3C圖中，在底部P-外延層110-1上方生長一個頂部P-外延層110-2，它們共同形成P-外延層110。在第3D圖中，在頂部P-外延層110-2的上方，使用表層植入物形成N-層115。在第3E圖中，利用溝道掩膜(圖中沒有表示出來)，導通絕緣溝道139，然後用絕緣材料填充溝道(不包括多晶矽中心)。在第3F圖中，在N-頂部摻雜層115的頂面附近，利用植入掩膜(圖中沒有表示出來)形成N+接觸區140以及P+接觸區150，作為低端和高端二極體。可以通過植入或外延生長，形成頂部摻雜層115。如果通過表層植入或外延生長，形成頂部摻雜層115，那麼與類似不採用耗盡可控矽整流器(SCR)的瞬態電壓抑制器(TVS)相比，這種瞬態電壓抑制器(TVS)並不需要多餘的掩膜。瞬態電壓抑制器(TVS)可以選用這種結構(例如摻雜形式、區域寬度等)，以便在零偏壓下，使可控矽整流器(SCR)耗盡。然後形成頂部絕緣層145以及輸入/輸出(I/O)襯墊170-1和170-2。在第3G圖中，底部電極170-3可以形成在P+襯底105下面，作為接地端襯墊，最終完成這種瞬態電壓抑制器(TVS)的製備過程。
根據上述說明，本發明提出了一種設置在第一導電類型的半導體襯底上的瞬態電壓抑制器(TVS)。這種瞬態電壓抑制器(TVS)包括一個設置在半導體襯底上方的第一導電類型的外延層，以及一個設置在第一外延層上方的第二導電類型的頂部摻雜層。這種瞬態電壓抑制器(TVS)還包括一個第二導電類型的掩埋摻雜區，設置並被包圍在外延層中，其中掩埋摻雜區橫向延伸，並有一個延伸底部結區，與掩埋摻雜區下面的外延層區域構成了瞬態電壓抑制器(TVS)的穩壓二極體。而且，這種瞬態電壓抑制器(TVS)還包括一個設置在頂部摻雜層頂面上的 第一導電類型的接觸區，構成一個半導體可控整流器(SCR)，起高端控向二極體結構的作用，並配有多個結，降低了裝置電容。由於這種瞬態電壓抑制器(TVS)並不是一個單一PN結有一個單電容，而是具有三個PN結，作為多電容串聯堆積在一起，因此其總電容很低。
在一個較佳實施例中，利用瞬態電壓抑制器(TVS)，使得其頂部摻雜層部分在零偏壓下耗盡，整個瞬態電壓抑制器(TVS)就像一個普通二極體一樣，電容很低。在一個典型實施例中，這種瞬態電壓抑制器(TVS)還含有多個絕緣溝道，使部分半導體區域隔離，以便設置與高端控向二極體結構結合的半導體可控整流器(SCR)。
在另一個典型實施例中，設置在頂部摻雜層中的第一導電類型的頂部接觸區，設置在半導體的頂面上，以便增強與頂部接觸區上方的頂面相接觸的輸入/輸出(I/O)襯墊的電接觸。
在另一個典型實施例中，這種瞬態電壓抑制器(TVS)還包括一個設置在頂部摻雜層中距離高端二極體還有一段水準距離的第二導電類型的第二頂部接觸區，構成了所述瞬態電壓抑制器(TVS)的低端控向二極體，通過堆積第二頂部接觸區和頂部摻雜層以及外延層，將電容串聯在一起。
在另一個典型實施例中，設置在第二外延層中的第二導電類型的第二頂部接觸區，設置在半導體的頂面上，以便增強與第二接觸區上方的頂面相接觸的第二輸入/輸出(I/O)襯墊的電接觸。
在另一個典型實施例中，這種瞬態電壓抑制器(TVS)還包括設置在作為高端控向二極體結構的半導體可控整流器(SCR)和低端控向二極體之間的高端低端絕緣溝道。
在另一個典型實施例中，第一導電類型為P- 型。在另一個典型實施例中，第一導電類型為N-型。
在另一個典型實施例中，這種瞬態電壓抑制器(TVS)還包括一個電壓擊穿(VBD)觸發區，電壓擊穿(VBD)觸發區在穩壓二極體重疊區中具有第一導電類型的高摻雜濃度，穩壓二極體重疊區位于掩埋摻雜區下方的第一外延層中，以便控制電壓擊穿。
在另一個典型實施例中，這種瞬態電壓抑制器(TVS)還包括一個覆蓋在半導體頂面上的絕緣層，絕緣層在頂部接觸區上方有開口，用於形成與頂部接觸區相接觸的輸入/輸出(I/O)襯墊。
在另一個典型實施例中，這種瞬態電壓抑制器(TVS)還包括一個覆蓋在半導體頂面上的絕緣層，絕緣層在頂部接觸區上方有一個開口，用於形成與高壓電壓源Vcc電接觸的金屬層，以便將作為高端控向二極體結構和穩壓二極體的半導體可控整流器(SCR)連接到高壓電壓源Vcc上。
在另一個典型實施例中，第一導電類型為P-型；由N+襯底組成的襯底的底面連接到接地電壓端Gnd上。
在另一個典型實施例中，第一導電類型為N-型；由N+襯底組成的襯底的底面連接到高壓電壓源Vcc上。
在另一個典型實施例中，被包圍在外延層中的掩埋摻雜區，在橫向延伸至絕緣溝道之外，並有一個延伸底部結區，從而構成了帶有延伸PN結區的穩壓二極體。
在另一個典型實施例中，半導體可控整流器(SCR)還含有一個摻雜物結構，形成耗盡半導體可控整流器(SCR)結構，其中半導體可控整流器(SCR)的第二導電類型層被具有相反的導電類型的頂部接觸層和作為第三層的外延層完全耗盡。
以上是通過對半導體可控整流器(SCR)的摻雜濃度和第二導電類型層的寬度設計而實現的，並且這有利於消除半導體可控整流器(SCR)I-V特性中的迅速回跳(Snap-back)特性。
在一個較佳實施例中，第一導電類型的接觸區為高摻雜，第二導電類型的頂部摻雜層為輕摻雜，第一導電類型的外延層為輕摻雜，第二導電類型的掩埋摻雜區為重摻雜，以便形成一種P+/N-/P-/N+(或N+/P-/N-/P+)垂直半導體可控整流器(SCR)結構。
儘管上述內容對本發明的較佳實施例進行了完整說明，但並不應作為本發明的局限。對於本領域的技術人員而言，閱讀上述內容後，各種變化和修正將顯而易見。因此，所附的申請專利範圍第書的範圍應涵蓋本發明真實意圖的全部變化及修正。
100‧‧‧瞬態電壓抑制器
105‧‧‧半導體襯底
110‧‧‧P-外延層
115‧‧‧N-頂部層
120‧‧‧N+掩埋層
121‧‧‧P+觸發植入區
130-1‧‧‧高端控向二極體
130-2‧‧‧低端控向二極體
130-3‧‧‧穩壓二極體
139‧‧‧絕緣溝道
140‧‧‧N+摻雜接觸區
145‧‧‧頂部絕緣層
150‧‧‧P+接觸區
1701‧‧‧輸入/輸出(I/O)襯墊
170-2‧‧‧輸入/輸出(I/O)襯墊
170-3‧‧‧底部電極
I/O‧‧‧輸入/輸出
GND‧‧‧接地電壓端

Claims (22)

  1. 一種瞬態電壓抑制器(TVS)包括：一個第一導電類型的半導體襯底；一個設置在所述的半導體襯底上方的第一導電類型的外延層以及一個設置在所述的外延層上方的第二導電類型的頂部摻雜層；一個設置並被包圍在外延層中的第二導電類型的掩埋摻雜區，其中所述的掩埋摻雜區與其下方的外延層部分介面相接，構成了所述的瞬態電壓抑制器(TVS)的穩壓二極體；以及一個設置在所述的掩埋摻雜區上方的所述的頂部摻雜層上面的第一導電類型的第一接觸區，用於形成作為一第一控向二極體的半導體可控整流器(SCR)，其中所述的半導體可控整流器(SCR)在垂直方向上，由第一接觸區、頂部摻雜層、外延層以及掩埋摻雜區組成。
  2. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)還包括：多個絕緣溝道，隔離一部分所述的外延層以及頂部摻雜層，用於隔離所述的半導體可控整流器(SCR)。
  3. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)還包括：一個第二導電類型的第二接觸區，設置在所述的頂部摻雜層上方，並與半導體可控整流器(SCR)以及第一控向二極體有一定橫向距離，其中所述的第二接觸區與頂部摻雜層互相連接，用於作為一第二控向二極體，與所述的第一控向二極體一起作為所述的瞬態電壓抑制器(TVS)中的一對控向二極體。
  4. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)還包括：一個與半導體可控整流器(SCR)以及第一控向二極體有一定橫向距離的一第二控向二極體，其中所述的第一和第二控向二極體形成一對控向二極體，所述的一對控向二極體由一個高端控向二極體和一個低端控向二極體組成。
  5. 如申請專利範圍第3項所述的瞬態電壓抑制器(TVS)，其中：所述的第二控向二極體還包括一部分頂部摻雜層，用於降低所述的第二控向二極體的電容。
  6. 如申請專利範圍第3項所述的瞬態電壓抑制器(TVS)，其中：所述的第一和第二控向二極體分別通過一第一和一第二接觸區，連接到一第一和一第二輸入/輸出(I/O)襯墊上。
  7. 如申請專利範圍第6項所述的瞬態電壓抑制器(TVS)還包括：圍繞在第一和第二控向二極體周圍，並設置在第一和第二輸入/輸出(I/O)襯墊下方的絕緣溝道。
  8. 如申請專利範圍第4項所述的瞬態電壓抑制器(TVS)，其中：第一控向二極體和所述的第二控向二極體通過至少一個絕緣溝道隔離開。
  9. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)，其中：所述的第一導電類型為P型，第一控向二極體為一個高端控向二極體。
  10. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)，其中： 所述的第一導電類型為N型，第一控向二極體為一個低端控向二極體。
  11. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)還包括：一個具有第一導電類型的高摻雜濃度的電壓擊穿(VBD)觸發區，所述電壓擊穿(VBD)觸發區在一穩壓二極體重疊區中，所述穩壓二極體重疊區位于掩埋摻雜區下方的外延層中，以便控制電壓擊穿。
  12. 如申請專利範圍第3項所述的瞬態電壓抑制器(TVS)還包括：覆蓋在半導體襯底頂面上的、帶有開口的絕緣層，以便與所述的瞬態電壓抑制器(TVS)形成頂部接觸。
  13. 申請專利範圍第1項所述的瞬態電壓抑制器(TVS)，其中：所述的第一導電類型為P型；所述的半導體襯底作為接地電壓端(GND)。
  14. 如申請專利範圍第2項所述的瞬態電壓抑制器(TVS)，其中：被包圍在所述的外延層中的所述的掩埋摻雜區，橫向延伸出絕緣溝道以外，並有一個延伸底部結區，從而構成了帶有延伸PN結區的所述的穩壓二極體。
  15. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)，其中：所述的外延層還包括一個底部外延層和一個頂部外延層，在底部外延層和頂部外延層的交界面處設置一個掩埋摻雜區。
  16. 如申請專利範圍第1項所述的瞬態電壓抑制器(TVS)，其中：所述的半導體可控整流器(SCR)還包括一個摻雜結構，用於形成耗盡半導體可控整流器(SCR)結構， 其中半導體可控整流器(SCR)的所述的頂部摻雜層被第一接觸區和外延層，完全耗盡。
  17. 一種瞬態電壓抑制器(TVS)還包括：一個第一導電類型的半導體襯底；一個形成在所述的半導體襯底上方的第一導電類型的外延層；一個設置並被包圍在第一導電類型的所述的外延層中的第二導電類型的掩埋摻雜區，其中所述的掩埋摻雜區具有一個與其下方的外延層部分介面相接的底部結區，構成了所述的瞬態電壓抑制器(TVS)的穩壓二極體；在所述的掩埋摻雜區上方的數個摻雜區，與外延層以及所述的掩埋摻雜區相結合，形成多個互相連接的PN結，構成一耗盡半導體可控整流器(SCR)作為一第一控向二極體，與所述的穩壓二極體一起工作；以及與第一控向二極體有一定橫向距離的一第二控向二極體，用於抑制瞬態電壓。
  18. 一種用於製造瞬態電壓抑制器(TVS)的方法包括：在第一導電類型的半導體襯底上生長一個第一導電類型的外延層，並在所述的外延層中植入一個第二導電類型的掩埋摻雜區，所述的掩埋摻雜區與其下方的外延層部分形成一個穩壓二極體；在所述的外延層頂部形成一個第二導電類型的頂部摻雜層；以及在所述的頂部摻雜層上表面形一個第一導電類型的接觸區，以便形成一個耗盡的可控矽整流器(SCR)，此可控矽整流器(SCR)組成由一個高端控向二極體和一個低端控向二極體組成的一對控向二極體對中的一個。
  19. 如申請專利範圍第18項所述的用於製造瞬態電壓抑制器(TVS)的方法，其中：所述的在所述的頂部摻雜層上表面形成所述的接觸區的過程，還包括在接觸區、頂部摻雜層以及外延層中植入一個摻雜結構，以便通過接觸區和外延層，在零偏壓下將半導體可控整流器(SCR)的頂部摻雜層完全耗盡。
  20. 如申請專利範圍第18項所述的用於製造瞬態電壓抑制器(TVS)的方法，其中：所述的生長所述的外延層的過程，還包括在半導體襯底上方生長一個第一導電類型的底部外延層，在底部外延層上方生長一個第一導電類型的頂部外延層；並且，其中：所述的植入掩埋摻雜區的過程是在所述的生長底部外延層的過程之後，並在所述的生長頂部外延層的過程之前。
  21. 如申請專利範圍第18項所述的用於製造瞬態電壓抑制器(TVS)的方法，其中：所述的形成頂部摻雜層的過程還包括植入頂部摻雜區。
  22. 如申請專利範圍第18項所述的用於製造瞬態電壓抑制器(TVS)的方法，其中：所述的形成頂部摻雜層的過程還包括利用外延生長過程形成頂部摻雜層。
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