TWI572075B - 記憶元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。
隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件變得更小而且積集度更高。因此，三維記憶元件已逐漸受到業界的高度關注。
然而，隨著三維記憶元件的積集度提高，由於高表面積體積比（High surface area to volume ratio），表面力（例如是毛細力、摩擦力以及附著力）將嚴重影響三維記憶元件結構的穩定性。特別是對於極端高高寬比（High aspect ratio）的元件結構。因此，如何發展出一種記憶元件及其製造方法，以避免高高寬比的元件結構彎曲或是崩塌將成為未來重要的一門課題。
本發明提供一種具有蓋層的記憶元件及其製造方法，其可避免高高寬比的元件結構彎曲或是崩塌的現象。
本發明提供一種記憶元件包括堆疊結構、多個第一蓋層以及多個第二蓋層。堆疊結構位於基底上。堆疊結構包括相互交替堆疊的多個第一導體層以及多個介電層。第一蓋層分別位於第一導體層的側壁上。第二蓋層分別位於介電層的側壁上。
在本發明的一實施例中，上述第一蓋層的材料與第二蓋層的材料相同。
在本發明的一實施例中，上述第一蓋層的材料與第二蓋層的材料不同。
在本發明的一實施例中，上述第一蓋層的材料與第二蓋層的材料包括含氮材料。
在本發明的一實施例中，上述含氮材料包括氮化矽、氮氧化矽或其組合。
在本發明的一實施例中，上述記憶元件更包括第二導體層以及電荷儲存層。第二導體層覆蓋堆疊結構。電荷儲存層位於堆疊結構以及第二導體層之間。第一蓋層分別位於第一導體層與電荷儲存層之間。第二蓋層分別位於介電層與電荷儲存層之間。
在本發明的一實施例中，上述第一蓋層的材料與電荷儲存層的部分材料相同。第二蓋層的材料與電荷儲存層的部分材料不同。
在本發明的一實施例中，上述第一導體層與第二導體層其中之一者為多個閘極層。第一導體層與第二導體層其中之另一者為多個通道層。
本發明提供一種記憶元件包括堆疊結構、第二導體層以及電荷儲存結構。堆疊結構位於基底上。堆疊結構包括相互交替堆疊的多個第一導體層以及多個介電層。第二導體層覆蓋堆疊結構。電荷儲存結構位於堆疊結構以及第二導體層之間。電荷儲存結構包括多個第一部分以及多個第二部分。第一部分位於第一導體層的側壁上。第二部分位於介電層的側壁上。第一部分的結構與該些第二部分的結構至少有一部分不同。
在本發明的一實施例中，上述第一部分包括氮化矽/氧化矽/氮化矽/氧化矽。
在本發明的一實施例中，上述第二部分包括氮氧化矽/氧化矽/氮化矽/氧化矽。
本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成堆疊結構。堆疊結構包括多個第一導體層以及多個介電層。第一導體層與介電層相互交替堆疊。於第一導體層的側壁上分別形成多個第一蓋層，且於介電層的側壁上分別形成第二蓋層。
在本發明的一實施例中，於第一導體層的側壁上分別形成第一蓋層，且於介電層的側壁上分別形成第二蓋層的方法包括進行表面處理製程。
在本發明的一實施例中，上述表面處理製程包括氮化處理、氮氧化處理或其組合。
在本發明的一實施例中，上述氮化處理包括電漿處理、化學氣相沈積處理、物理氣相沈積處理或其組合。
在本發明的一實施例中，上述第一蓋層的材料與第二蓋層的材料不同。
在本發明的一實施例中，上述第一蓋層的材料與第二蓋層的材料包括含氮材料。
在本發明的一實施例中，上述含氮材料包括氮化矽、氮氧化矽或其組合。
在本發明的一實施例中，上述記憶元件的製造方法更包括以下步驟。於堆疊結構、第一蓋層以及第二蓋層的表面上形成第二導體層。第二導體層覆蓋堆疊結構。於堆疊結構以及第二導體層之間形成電荷儲存層。
在本發明的一實施例中，上述第一導體層與第二導體層其中之一者為多個閘極層。第一導體層與第二導體層其中之另一者為多個通道層。
基於上述，本發明利用第一蓋層以及第二蓋層分別覆蓋在第一導體層以及介電層的側壁上。由於第一蓋層以及第二蓋層的材料為具有較大硬度的含氮材料，因此，第一蓋層以及第二蓋層可提升本發明之堆疊結構整體的硬度，以避免高高寬比的堆疊結構彎曲或是崩塌的現象。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為依照本發明實施例所繪示的記憶元件之製造流程的剖面示意圖。
請參照圖1A，首先，提供基底100。基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。
然後，於基底100上形成堆疊層102。堆疊層102包括多數個導體層104以及多數個介電層106。導體層104與介電層106相互交替堆疊。在一實施例中，導體層104的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法來形成。導體層104的厚度可例如是100 nm至500 nm。介電層106的材料可例如是氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。介電層106的厚度可例如是100 nm至500 nm。雖然，圖1A僅繪示12層的導體層104以及12層的介電層106，但本發明不以此為限，在其他實施例中，導體層104的數目可例如是8層、16層、32層或更多層。同樣地，介電層106配置於相鄰兩個導體層104之間，因此，介電層106亦可例如是8層、16層、32層或更多層。
接著，請參照圖1A與圖1B，於堆疊層102上依序形成罩幕層108以及圖案化的罩幕層110。在一實施例中，罩幕層108可例如是先進圖案化薄膜（Advanced Patterning Film，APF）。先進圖案化薄膜（APF）的材料包括含碳材料，而含碳材料可例如是非晶碳。圖案化的罩幕層110的材料可例如是正型光阻材料或負型光阻材料。圖案化罩幕層110可藉由微影製程而形成。
請參照圖1B與圖1C，以圖案化的罩幕層110為罩幕，先對罩幕層108進行蝕刻製程，移除部分罩幕層108，以形成圖案化的罩幕層108a。之後，再以圖案化的罩幕層108a為罩幕，對堆疊層102進行蝕刻製程，移除部分導體層104以及部分介電層106，以形成多個開口10以及多個堆疊結構102a。在一實施例中，開口10暴露基底100的表面。堆疊結構102a沿第一方向D1（亦即垂直於紙面方向）延伸，且堆疊結構102a與開口10亦沿著第二方向D2相互交替。在一實施例中，第一方向D1與第二方向D2不同，且相互垂直。在進行上述蝕刻製程時，會耗損圖案化的罩幕層110，因此堆疊結構102a上會殘留圖案化的罩幕層108a（如圖1C所示）。在本實施例中，堆疊結構102a的高寬比（H1/W1）可介於10至50之間。開口10的寬度W2可小於150 nm。
請參照圖1D，進行表面處理製程112，以於開口10中的導體層104a的側壁上分別形成第一蓋層114或第二蓋層116。在一實施例中，在進行表面處理製程112時，可同時且分別於開口10中的介電層106a的側壁上形成第二蓋層116或第一蓋層114。另外，在另一實施例中，在進行表面處理製程112時，亦可同時且分別於開口10底部的基底100的表面上形成第三蓋層117。表面處理製程112包括氮化處理、氮氧化處理、或其組合。氮化處理可例如是電漿處理、化學氣相沈積處理、物理氣相沈積處理或其組合。在一實施例中，表面處理製程112為氮氣電漿處理（N
2plasma treatment），其可於高真空腔（High-Vaccum Chamber）內，在20℃至70℃的反應室溫度下，通入流量為10 sccm至500 sccm的含氮氣體來進行電漿處理。在本實施例中，含氮氣體可例如是氮氣（N
2）、NH
3或其組合。然而，本發明並不限於此，只要此表面處理製程基本上不移除或是僅移除少量的堆疊結構102a，並於堆疊結構102a的側壁上形成蓋層即可。在一實施例中，第一蓋層114、第二蓋層116以及第三蓋層117的材料可以相同或是不同。第一蓋層114、第二蓋層116以及第三蓋層117的材料包括含氮材料，含氮材料可例如是氮化矽、氮氧化矽或其組合。在一實施例中，導體層104a為多晶矽；介電層106a為氧化矽；第一蓋層114為氮化矽；第二蓋層116為氮氧化矽；第三蓋層117為氮化矽。第一蓋層114的厚度可例如是1 nm至5 nm。第二蓋層116的厚度可例如是1 nm至5 nm。第三蓋層117的厚度可例如是1 nm至5 nm。
請參照圖1D與圖1E，移除圖案化的罩幕層108a。之後，於堆疊結構102a、第一蓋層114、第二蓋層116以及第三蓋層117上形成電荷儲存層118。在一實施例中，電荷儲存層118沿著堆疊結構102a的表面、第一蓋層114、第二蓋層116以及第三蓋層117的表面共形地形成。在一實施例中，電荷儲存層118可例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide, ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可例如是化學氣相沈積法。
值得一提的是，由於移除圖案化的罩幕層108a之前，已經先分別形成第一蓋層114以及第二蓋層116於第一導體層104a以及介電層106a的側壁上。第一蓋層114以及第二蓋層116可強化整體堆疊結構102a的強度。如此一來，當移除圖案化的罩幕層108a時，其可降低移除步驟中的表面力（例如是毛細力、摩擦力以及附著力）對於堆疊結構102a的影響，以維持堆疊結構102a的穩定性。
然後，請參照圖1E與圖1F，於電荷儲存層118上形成導體層120。在一實施例中，導體層120共形地形成在電荷儲存層118上。但本發明不以此為限，在其他實施例中，導體層120亦可填滿開口10中。導體層120的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法。導體層120的厚度可例如是10 nm至20 nm。後續的製程，可以包括將導體層120進一步圖案化等步驟，於此不再詳述。
請參照圖1F，本發明提供一種記憶元件包括多個堆疊結構102a、電荷儲存層118、導體層120、第一蓋層114以及第二蓋層116。堆疊結構102a位於基底100上。堆疊結構102a包括多個導體層104a以及多個介電層106a。導體層104a與介電層106a相互交替堆疊。在一實施例中，導體層104a可例如是閘極層（又或者稱為字元線）；導體層120可例如是通道層（又或者是稱為位元線）。但本發明不以此為限，在其他實施例中，導體層104a亦可例如是通道層（又或者稱為位元線）；導體層120可例如是閘極層（又或者稱為字元線）。第一蓋層114位於導體層104a的側壁上。第二蓋層116位於介電層106a的側壁上。電荷儲存層118位於堆疊結構102a、第一蓋層114以及第二蓋層116的表面上。第二導體層120位於電荷儲存層118上。在一實施例中，第一蓋層114以及覆蓋在第一蓋層114上的部分電荷儲存層118可視為第一部分P1。而第二蓋層116以及覆蓋在第二蓋層116上的部分電荷儲存層118可視為第二部分P2。第一部分P1與第二部分P2的結構至少有一部分不同。在一實施例中，第一部分P1的結構可例如是由氮化矽114/氧化矽118a/氮化矽118b/氧化矽118c所構成（自堆疊結構102a的表面往電荷儲存層118的延伸方向）；而第二部分的結構可例如是由氮氧化矽116/氧化矽118a/氮化矽118b/氧化矽118c所構成，但本發明不以此為限。相對於介電層106a，第一蓋層114以及第二蓋層116的材料具有較大的硬度（其楊氏係數可例如介於220 GPa至270 GPa之間）。因此，第一蓋層114以及第二蓋層116可提升本實施例之堆疊結構102a整體的硬度，以減少表面力（例如是毛細力、摩擦力以及附著力）的影響，進而避免高高寬比的堆疊結構彎曲或是崩塌。
此外，當導體層104a為字元線，而導體層120為位元線時。在抹除（Erase）的操作上，由於位於導體層104a表面上的第一蓋層114具有一定厚度，其可避免閘極注入（Gate injection）電子至電荷儲存層118中，因此提升抹除操作上的裕度（Window）。
綜上所述，本發明利用第一蓋層以及第二蓋層分別覆蓋第一導體層以及介電層的側壁上。由於第一蓋層以及第二蓋層的材料為具有較大硬度（例如是含氮材料），因此，第一蓋層以及第二蓋層可提升本發明之堆疊結構整體的硬度，以減少表面力（例如是毛細力、摩擦力以及附著力）的影響，進而避免高高寬比的堆疊結構彎曲或是崩塌。此外，位於導體層表面上的第一蓋層還可避免閘極注入電子至電荷儲存層中，進而提升抹除操作上的裕度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧開口
100‧‧‧基底
102‧‧‧堆疊層
102a‧‧‧堆疊結構
104、104a、120‧‧‧導體層
106、106a‧‧‧介電層
108、108a、110‧‧‧罩幕層
112‧‧‧表面處理製程
114‧‧‧第一蓋層
116‧‧‧第二蓋層
117‧‧‧第三蓋層
118‧‧‧電荷儲存層
118a‧‧‧氧化矽
118b‧‧‧氮化矽
118c‧‧‧氧化矽
H1‧‧‧高度
P1、P2‧‧‧部分
W1、W2‧‧‧寬度
圖1A至圖1F為依照本發明實施例所繪示的記憶元件之製造流程的剖面示意圖。
100：基底 102a：堆疊結構 104a、120：導體層 106a：介電層 114：第一蓋層 116：第二蓋層 117：第三蓋層 118：電荷儲存層 118a：氧化矽 118b：氮化矽 118c：氧化矽 P1、P2：部分
Claims (9)
- 一種記憶元件，包括：多個堆疊結構，位於一基底上，各該些堆疊結構包括相互交替堆疊的多個第一導體層以及多個介電層，且相鄰的兩個堆疊結構之間具有一開口；多個第一蓋層，分別位於該些第一導體層的側壁上；多個第二蓋層，分別位於該些介電層的側壁上；一第二導體層，沿著一第二方向延伸並覆蓋該些堆疊結構；以及一電荷儲存層，位於該基底與該第二導體層之間，以及該些堆疊結構與該第二導體層之間，其中該電荷儲存層覆蓋該些堆疊結構的側壁與頂面以及該些開口的底部，以隔離該第二導體層與該些堆疊結構，並隔離該第二導體層與該基底，其中各該些堆疊結構沿著一第一方向延伸，且該些堆疊結構與該些開口沿著該第二方向交替排列，而該第一方向與該第二方向不同。
- 如申請專利範圍第1項所述的記憶元件，其中該些第一蓋層的材料與該些第二蓋層的材料相同或不同。
- 如申請專利範圍第1項所述的記憶元件，其中該些第一蓋層的材料與該些第二蓋層的材料包括一含氮材料。
- 如申請專利範圍第3項所述的記憶元件，其中該含氮材料包括氮化矽、氮氧化矽或其組合。
- 如申請專利範圍第1項所述的記憶元件，其中該些第一蓋層分別位於該些第一導體層與該電荷儲存層之間，且該些第二蓋層分別位於該些介電層與該電荷儲存層之間。
- 一種記憶元件的製造方法，包括：於一基底上形成多個堆疊結構，各該些堆疊結構包括多個第一導體層以及多個介電層，該些第一導體層與該些介電層相互交替堆疊，且相鄰的兩個堆疊結構之間具有一開口；以及於該些第一導體層的側壁上分別形成多個第一蓋層，且於該些介電層的側壁上分別形成多個第二蓋層；於該基底上形成一第二導體層，該第二導體層沿著一第二方向延伸並覆蓋該些堆疊結構；以及於該基底上形成一電荷儲存層，其中該電荷儲存層位於該基底與該第二導體層之間，以及該些堆疊結構與該第二導體層之間，其中該電荷儲存層覆蓋該些堆疊結構的側壁與頂面以及該些開口的底部，以隔離該第二導體層與該些堆疊結構，並隔離該第二導體層與該基底，其中各該些堆疊結構沿著一第一方向延伸，且該些堆疊結構與該些開口沿著該第二方向交替排列，而該第一方向與該第二方向不同。
- 如申請專利範圍第6項所述的記憶元件的製造方法，其中於該些第一導體層的側壁上分別形成該些第一蓋層，且於該些介電層的側壁上分別形成該些第二蓋層的方法包括進行一表面處 理製程。
- 如申請專利範圍第7項所述的記憶元件的製造方法，其中該表面處理製程包括一氮化處理、一氮氧化處理或其組合。
- 如申請專利範圍第8項所述的記憶元件的製造方法，其中該氮化處理包括電漿處理、化學氣相沈積處理、物理氣相沈積處理或其組合。
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