TWI613761B - 三維非揮發性記憶體及其製造方法 - Google Patents
三維非揮發性記憶體及其製造方法 Download PDFInfo
- Publication number
- TWI613761B TWI613761B TW105121852A TW105121852A TWI613761B TW I613761 B TWI613761 B TW I613761B TW 105121852 A TW105121852 A TW 105121852A TW 105121852 A TW105121852 A TW 105121852A TW I613761 B TWI613761 B TW I613761B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- volatile memory
- dimensional non
- gates
- dielectric
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000003860 storage Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 69
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 30
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052684 Cerium Inorganic materials 0.000 claims description 6
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 6
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 5
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 244000166124 Eucalyptus globulus Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一種三維非揮發性記憶體，包括基底、堆疊結構與通道層。堆疊結構設置於基底上，且包括多個第一介電層、多個閘極與多個電荷儲存結構。第一介電層與閘極交替地堆疊。電荷儲存結構設置於閘極的一側。相鄰兩個電荷儲存結構藉由位於其間的第一介電層進行隔離。各個電荷儲存結構包括依序設置於各個閘極的一側的第一氧化層、氮化層與第二氧化層。通道層設置於堆疊結構的鄰近於電荷儲存結構的側壁上。
Description
本發明是有關於一種記憶體，且特別是有關於一種三維非揮發性記憶體。
非揮發性記憶體元件(如，快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
目前業界較常使用的快閃記憶體陣列包括反或閘(NOR) 快閃記憶體與反及閘(NAND)快閃記憶體。由於NAND快閃記憶體的非揮發性記憶體結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。
此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，由於目前三維NAND快閃記憶體中串接的記憶胞的電荷儲存結構是彼此相連的連續結構，因此在進行操作時常會在記憶胞之間產生干擾現象。
本發明提供一種三維非揮發性記憶體及其製造方法，其可改善在進行操作時記憶胞之間的干擾現象。
本發明提出一種三維非揮發性記憶體，包括基底、堆疊結構與通道層。堆疊結構設置於基底上，且包括多個第一介電層、多個閘極與多個電荷儲存結構。第一介電層與閘極交替地堆疊。電荷儲存結構設置於閘極的一側。相鄰兩個電荷儲存結構藉由位於其間的第一介電層進行隔離。各個電荷儲存結構包括依序設置於各個閘極的一側的第一氧化層、氮化層與第二氧化層。通道層設置於堆疊結構的鄰近於電荷儲存結構的側壁上。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，第一介電層的材料例如是氧化矽。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，第一氧化層的材料例如是氧化矽或氮氧化矽。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，第二氧化層的材料例如是氧化矽或氮氧化矽。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，通道層的材料例如是半導體材料。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，更包括第二介電層。第二介電層設置於通道層遠離堆疊結構的一側。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，更包括導體層。導體層連接於通道層的上部。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，堆疊結構更包括緩衝層。緩衝層設置於各個閘極與各個電荷儲存結構之間。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，緩衝層的材料例如是高介電常數材料。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，堆疊結構更包括阻障層。阻障層設置於各個閘極與緩衝層之間。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體中，阻障層的材料例如是功函數金屬材料。
本發明提出一種三維非揮發性記憶體的製造方法，包括下列步驟。於基底上形成堆疊結構。堆疊結構包括多個第一介電層、多個閘極與多個電荷儲存結構。第一介電層與閘極交替地堆疊。電荷儲存結構設置於閘極的一側。相鄰兩個電荷儲存結構藉由位於其間的第一介電層進行隔離。各個電荷儲存結構包括依序設置於各個閘極的一側的第一氧化層、氮化層與第二氧化層。於堆疊結構的鄰近於電荷儲存結構的側壁上形成通道層。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，堆疊結構的形成方法包括下列步驟。於基底上形成交替地堆疊的多個第一介電材料層與多個氮化矽材料層。對第一介電材料層與氮化矽材料層進行第一圖案化製程，而形成第一開口。對由第一開口所暴露的氮化矽材料層進行第一氧化製程，而將由第一開口所暴露的部分氮化矽材料層轉變成第二氧化層。對第一介電材料層與氮化矽材料層進行第二圖案化製程，而形成第二開口。移除由第二開口所暴露的部分氮化矽材料層，而形成多個第三開口。對由第三開口所暴露的氮化矽材料層進行第二氧化製程，而將由第三開口所暴露的部分氮化矽材料層轉變成第一氧化層，且由氮化矽材料層的剩餘部分形成氮化層。形成填滿第三開口的閘極。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，第一氧化製程例如是遠程電漿氧化(remote plasma oxidation)製程。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，由第二開口所暴露的部分氮化矽材料層的移除方法例如是濕式蝕刻法。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，第二氧化製程例如是遠程電漿氧化製程。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，更包括於通道層遠離堆疊結構的一側形成第二介電層。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，更包括形成連接於通道層的上部的導體層。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，更包括於各個閘極與各個電荷儲存結構之間形成緩衝層。
依照本發明的一實施例所述，在上述的三維非揮發性記憶體的製造方法中，更包括於各個閘極與緩衝層之間形成阻障層。
基於上述，在本發明所提出的三維非揮發性記憶體及其製造方法中，由於相鄰兩個電荷儲存結構藉由位於其間的第一介電層進行隔離，因此可改善在進行操作時記憶胞之間的干擾現象。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G為本發明一實施例的三維非揮發性記憶體的製造流程剖面圖。
請參照圖1A，於基底100上形成交替地堆疊的多個介電材料層102與多個氮化矽材料層104。所屬技術具有通常知識者可根據產品設計需求在基底100中形成摻雜區(如，N+摻雜區)(未繪示)。介電材料層102的材料例如是氧化矽。介電材料層102與氮化矽材料層104例如是分別藉由化學氣相沉積法所形成。
請參照圖1B，對介電材料層102與氮化矽材料層104進行圖案化製程，而形成開口106。在上述圖案化製程中，更可選擇性地移除部分基底100，使得開口106延伸至基底100中。
對由開口106所暴露的氮化矽材料層104進行氧化製程，而將由開口106所暴露的部分氮化矽材料層104轉變成氧化層108。氧化層108的材料例如是氧化矽或氮氧化矽。當氧化層108的材料為氮氧化矽時，可提供較佳的程式化特性。上述氧化製程例如是遠程電漿氧化製程。即使在具有高深寬比(aspect ratio)的結構中，當使用遠程電漿氧化製程來形成氧化層108時，氧化層108仍可具有較佳的均勻性與成膜品質，且氧化層108與氮化矽材料層104之間具有較佳的界面。
請參照圖1C，在開口106的表面上形成通道層110。通道層110的材料例如是半導體材料，如多晶矽等。通道層110的形成方法例如是化學氣相沉積法。
形成填滿開口106的介電層112。介電層112的材料例如是氧化矽或旋塗式介電材料(spin on dielectric，SOD)。介電層112的形成方法例如是利用化學氣相沉積法或旋塗法形成填滿開口106的介電材料層(未繪示)，再對介電材料層進行回蝕刻製程。
形成連接於通道層110的上部的導體層114。導體層114的材料例如是摻雜多晶矽等導體材料。導體層114的形成方法例如是利用化學氣相沉積法形成填滿開口106的導體材料層(未繪示)，再對導體材料層進行圖案化製程。
請參照圖1D，可形成覆蓋導體層114的介電層116。介電層116的材料例如是氧化矽。介電層116的形成方法例如是化學氣相沉積法。
對介電層116、介電材料層102與氮化矽材料層104進行圖案化製程，而形成開口118。在對介電材料層102進行圖案化製程之後，介電材料層102的剩餘部分形成介電層102a。
請參照圖1E，移除由開口118所暴露的部分氮化矽材料層104，而形成開口120。由開口118所暴露的部分氮化矽材料層104的移除方法例如是濕式蝕刻法。上述濕式蝕刻法所使用的蝕刻劑例如是磷酸(H
3PO
4)。
請參照圖1F，對由開口120所暴露的氮化矽材料層104進行氧化製程，而將由開口120所暴露的部分氮化矽材料層104轉變成氧化層122，且由氮化矽材料層104的剩餘部分形成氮化層104a。氮化層104a可用以作為電荷儲存層。氧化層122的材料例如是氧化矽或氮氧化矽。當氧化層122的材料為氧化矽時，可提供較佳的抹除特性。上述氧化製程例如是遠程電漿氧化製程。即使在具有高深寬比的結構中，當使用遠程電漿氧化製程來形成氧化層122時，氧化層122仍可具有較佳的均勻性與成膜品質，且氧化層122與氮化層104a之間具有較佳的界面。
此外，由氧化層122、氮化層104a與氧化層108可形成電荷儲存結構124。本實施例的電荷儲存結構124中的氧化層122、氮化層104a與氧化層108的形成順序與方法與傳統三維非揮發性記憶體的電荷儲存結構中的氧化層、氮化層與氧化層(ONO)並不相同。另外，藉由本實施例的方法來製作電荷儲存結構124，能夠有效地減少製程步驟，進而降低製程複雜度。
請參照圖1G，可選擇性地於開口120中形成緩衝層126。緩衝層126可用以提升抹除特性。緩衝層126的材料例如是高介電常數材料，如氧化鋁等。緩衝層126的形成方法例如是原子層沉積法(ALD)。
可選擇性地於緩衝層126上形成阻障層128。阻障層128的材料例如是功函數金屬材料，如TiN等。阻障層128的形成方法例如是化學氣相沉積法。
形成填滿開口120的閘極130。閘極130的材料例如是鎢等導體材料。閘極130的形成方法例如是化學氣相沉積法形成填滿開口的閘極材料層(未繪示)，再藉由濕蝕刻法移除開口120以外的閘極材料層。
在圖1G中，雖然保留位在開口120以外的阻障層128與緩衝層126，然而在閘極130形成之後，所屬技術領域具有通常知識者更可選擇性地在後續製程中移除開口120以外的阻障層128與緩衝層126。
此外，可由介電層102a、閘極130與電荷儲存結構124形成堆疊結構132。此外，堆疊結構132更可選擇性地包括緩衝層126與阻障層128中的至少一者。在此實施例中，堆疊結構132的形成方法雖然是以上述方法為例進行說明，然而本發明的堆疊結構132的形成方法並不以此為限。
基於上述實施例可知，在上述三維非揮發性記憶體的製造方法中，由於相鄰兩個電荷儲存結構124藉由位於其間的介電層102a進行隔離，因此可改善在進行操作時記憶胞之間的干擾現象。
以下，藉由圖1G來說明本實施例的三維非揮發性記憶體。此外，本實施例的三維非揮發性記憶體的製造方法雖然是以上述方法為例進行說明，然而本發明的三維非揮發性記憶體的形成方法並不以此為限。
請參照圖1G，三維非揮發性記憶體包括基底100、堆疊結構132與通道層110。堆疊結構132設置於基底100上，且包括多個介電層102a、多個閘極130與多個電荷儲存結構124。介電層102a與閘極130交替地堆疊。電荷儲存結構124設置於閘極130的一側。相鄰兩個電荷儲存結構124藉由位於其間的介電層102a進行隔離。各個電荷儲存結構124包括依序設置於各個閘極130的一側的氧化層122、氮化層104a與氧化層108。堆疊結構132更可選擇性地包括緩衝層126與阻障層128中的至少一者。緩衝層126設置於各個閘極130與各個電荷儲存結構124之間。阻障層128設置於各個閘極130與緩衝層126之間。通道層110設置於堆疊結構132的鄰近於電荷儲存結構124的側壁上。
此外，三維非揮發性記憶體更可選擇性地包括介電層112與導體層114中的至少一者。介電層112設置於通道層110遠離堆疊結構132的一側。導體層114連接於通道層110的上部。
另外，三維非揮發性記憶體中各構件的材料、設置方式、形成方法與功效已於上述圖1A至圖1G的製造方法中進行詳盡地說明，故於此不再贅述。
綜上所述，在上述實施例的三維非揮發性記憶體及其製造方法中，由於相鄰兩個電荷儲存結構藉由位於其間的介電層進行隔離，因此可改善在進行操作時記憶胞之間的干擾現象。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100：基底 102：介電材料層 102a、112、116：介電層 104：氮化矽材料層 104a：氮化層 106、118、120：開口 108、122：氧化層 110：通道層 114：導體層 124：電荷儲存結構 126：緩衝層 128：阻障層 130：閘極 132：堆疊結構
圖1A至圖1G為本發明一實施例的三維非揮發性記憶體的製造流程剖面圖。
100：基底 102a、112、116：介電層 104a：氮化層 106、118、120：開口 108、122：氧化層 110：通道層 114：導體層 124：電荷儲存結構 126：緩衝層 128：阻障層 130：閘極 132：堆疊結構
Claims (20)
- 一種三維非揮發性記憶體，包括：一基底；一堆疊結構，設置於該基底上，且包括：多個第一介電層與多個閘極，其中該些第一介電層與該些閘極交替地堆疊；以及多個電荷儲存結構，設置於該些閘極的一側，且相鄰兩個電荷儲存結構藉由位於其間的該第一介電層完全隔離，其中各該電荷儲存結構包括依序設置於各該閘極的一側的一第一氧化層、一氮化層與一第二氧化層；以及一通道層，設置於該堆疊結構的鄰近於該些電荷儲存結構的側壁上。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中該第一介電層的材料包括氧化矽。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中該第一氧化層的材料包括氧化矽或氮氧化矽。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中該第二氧化層的材料包括氧化矽或氮氧化矽。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中該通道層的材料包括半導體材料。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，更包括一第二介電層，設置於該通道層遠離該堆疊結構的一側。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，更包括一導體層，連接於該通道層的上部。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，更包括一緩衝層，設置於各該閘極與各該電荷儲存結構之間。
- 如申請專利範圍第8項所述的三維非揮發性記憶體，其中該緩衝層的材料包括高介電常數材料。
- 如申請專利範圍第8項所述的三維非揮發性記憶體，更包括一阻障層，設置於各該閘極與該緩衝層之間。
- 如申請專利範圍第10項所述的三維非揮發性記憶體，其中該阻障層的材料包括功函數金屬材料。
- 一種三維非揮發性記憶體的製造方法，包括：於一基底上形成一堆疊結構，其中該堆疊結構包括：多個第一介電層與多個閘極，其中該些第一介電層與該些閘極交替地堆疊；以及多個電荷儲存結構，設置於該些閘極的一側，且相鄰兩個電荷儲存結構藉由位於其間的該第一介電層完全隔離，其中各該電荷儲存結構包括依序設置於各該閘極的一側的一第一氧化層、一氮化層與一第二氧化層；以及於該堆疊結構的鄰近於該些電荷儲存結構的側壁上形成一通道層。
- 如申請專利範圍第12項所述的三維非揮發性記憶體的製造方法，其中該堆疊結構的形成方法包括： 於該基底上形成交替地堆疊的多個第一介電材料層與多個氮化矽材料層；對該些第一介電材料層與該些氮化矽材料層進行一第一圖案化製程，而形成一第一開口；對由該第一開口所暴露的該些氮化矽材料層進行一第一氧化製程，而將由該第一開口所暴露的部分該些氮化矽材料層轉變成該些第二氧化層；對該些第一介電材料層與該些氮化矽材料層進行一第二圖案化製程，而形成一第二開口；移除由該第二開口所暴露的部分該些氮化矽材料層，而形成多個第三開口；對由該些第三開口所暴露的該些氮化矽材料層進行一第二氧化製程，而將由該些第三開口所暴露的部分該些氮化矽材料層轉變成該些第一氧化層，且由該些氮化矽材料層的剩餘部分形成該些氮化層；以及形成填滿該些第三開口的該些閘極。
- 如申請專利範圍第13項所述的三維非揮發性記憶體的製造方法，其中該第一氧化製程包括遠程電漿氧化製程。
- 如申請專利範圍第13項所述的三維非揮發性記憶體的製造方法，其中由該第二開口所暴露的部分該些氮化矽材料層的移除方法包括濕式蝕刻法。
- 如申請專利範圍第13項所述的三維非揮發性記憶體的製造方法，其中該第二氧化製程包括遠程電漿氧化製程。
- 如申請專利範圍第12項所述的三維非揮發性記憶體的製造方法，更包括於該通道層遠離該堆疊結構的一側形成一第二介電層。
- 如申請專利範圍第12項所述的三維非揮發性記憶體的製造方法，更包括形成連接於該通道層的上部的一導體層。
- 如申請專利範圍第12項所述的三維非揮發性記憶體的製造方法，更包括於各該閘極與各該電荷儲存結構之間形成一緩衝層。
- 如申請專利範圍第19項所述的三維非揮發性記憶體的製造方法，更包括於各該閘極與該緩衝層之間形成一阻障層。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105121852A TWI613761B (zh) | 2016-07-12 | 2016-07-12 | 三維非揮發性記憶體及其製造方法 |
| CN201610882122.7A CN107611129B (zh) | 2016-07-12 | 2016-10-10 | 三维非易失性存储器及其制造方法 |
| US15/294,338 US10181475B2 (en) | 2016-07-12 | 2016-10-14 | Three-dimensional non-volatile memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105121852A TWI613761B (zh) | 2016-07-12 | 2016-07-12 | 三維非揮發性記憶體及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201803029A TW201803029A (zh) | 2018-01-16 |
| TWI613761B true TWI613761B (zh) | 2018-02-01 |
Family
ID=60941300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105121852A TWI613761B (zh) | 2016-07-12 | 2016-07-12 | 三維非揮發性記憶體及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10181475B2 (zh) |
| CN (1) | CN107611129B (zh) |
| TW (1) | TWI613761B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI683424B (zh) * | 2019-04-12 | 2020-01-21 | 大陸商長江存儲科技有限責任公司 | 具有沉積的半導體插塞的立體記憶體元件及其形成方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI613761B (zh) * | 2016-07-12 | 2018-02-01 | 旺宏電子股份有限公司 | 三維非揮發性記憶體及其製造方法 |
| CN109451765B (zh) * | 2018-04-18 | 2020-05-22 | 长江存储科技有限责任公司 | 用于形成三维存储器设备的沟道插塞的方法 |
| JP7194813B2 (ja) | 2018-09-13 | 2022-12-22 | 長江存儲科技有限責任公司 | 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング |
| WO2020198944A1 (en) | 2019-03-29 | 2020-10-08 | Yangtze Memory Technologies Co., Ltd. | Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same |
| CN110114879B (zh) | 2019-03-29 | 2021-01-26 | 长江存储科技有限责任公司 | 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法 |
| CN111403408B (zh) * | 2020-03-23 | 2023-06-30 | 长江存储科技有限责任公司 | 一种半导体器件制作方法和用该方法制成的半导体器件 |
| US11937426B2 (en) * | 2021-01-08 | 2024-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and manufacturing method thereof |
| US20220328513A1 (en) * | 2021-04-12 | 2022-10-13 | Winbond Electronics Corp. | Memory device and method of fabricating the same |
| US12029037B2 (en) * | 2021-10-21 | 2024-07-02 | Sandisk Technologies Llc | Three-dimensional memory device with discrete charge storage elements and methods for forming the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201244007A (en) * | 2011-04-11 | 2012-11-01 | Sandisk Technologies Inc | 3D vertical NAND and method of making thereof by front and back side processing |
| TW201428895A (zh) * | 2012-11-13 | 2014-07-16 | Micron Technology Inc | 半導體構造及形成半導體構造之方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080072461A (ko) * | 2007-02-02 | 2008-08-06 | 삼성전자주식회사 | 전하 트랩형 메모리 소자 |
| JP5514004B2 (ja) * | 2010-06-15 | 2014-06-04 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US8946808B2 (en) * | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| KR20150070819A (ko) * | 2013-12-17 | 2015-06-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US9698156B2 (en) * | 2015-03-03 | 2017-07-04 | Macronix International Co., Ltd. | Vertical thin-channel memory |
| US9136130B1 (en) * | 2014-08-11 | 2015-09-15 | Sandisk Technologies Inc. | Three dimensional NAND string with discrete charge trap segments |
| US9589979B2 (en) * | 2014-11-19 | 2017-03-07 | Macronix International Co., Ltd. | Vertical and 3D memory devices and methods of manufacturing the same |
| US9524980B2 (en) * | 2015-03-03 | 2016-12-20 | Macronix International Co., Ltd. | U-shaped vertical thin-channel memory |
| US9466610B1 (en) * | 2015-03-24 | 2016-10-11 | Macronix International Co., Ltd. | Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof |
| US9324789B1 (en) * | 2015-05-27 | 2016-04-26 | Macronix International Co., Ltd. | Memory device and method for fabricating the same |
| US9748171B2 (en) * | 2015-09-25 | 2017-08-29 | Macronix International Co., Ltd. | Memory structure |
| TWI582964B (zh) * | 2015-12-30 | 2017-05-11 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
| US10002879B2 (en) * | 2016-04-07 | 2018-06-19 | Macronix International Co., Ltd. | Semiconductor structure having gate replacement and method for manufacturing the same |
| TWI613761B (zh) * | 2016-07-12 | 2018-02-01 | 旺宏電子股份有限公司 | 三維非揮發性記憶體及其製造方法 |
-
2016
- 2016-07-12 TW TW105121852A patent/TWI613761B/zh active
- 2016-10-10 CN CN201610882122.7A patent/CN107611129B/zh active Active
- 2016-10-14 US US15/294,338 patent/US10181475B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201244007A (en) * | 2011-04-11 | 2012-11-01 | Sandisk Technologies Inc | 3D vertical NAND and method of making thereof by front and back side processing |
| TW201428895A (zh) * | 2012-11-13 | 2014-07-16 | Micron Technology Inc | 半導體構造及形成半導體構造之方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI683424B (zh) * | 2019-04-12 | 2020-01-21 | 大陸商長江存儲科技有限責任公司 | 具有沉積的半導體插塞的立體記憶體元件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10181475B2 (en) | 2019-01-15 |
| CN107611129A (zh) | 2018-01-19 |
| CN107611129B (zh) | 2021-04-20 |
| US20180019254A1 (en) | 2018-01-18 |
| TW201803029A (zh) | 2018-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI613761B (zh) | 三維非揮發性記憶體及其製造方法 | |
| US20250280537A1 (en) | Vertical semiconductor device and method for fabricating the vertical semiconductor device | |
| CN105280486A (zh) | 金属栅极结构的制作方法 | |
| CN107195633A (zh) | 半导体存储装置及其制造方法 | |
| TWI646634B (zh) | 三維半導體元件及其製造方法 | |
| TW201603125A (zh) | 金屬閘極結構與其製作方法 | |
| TWI647822B (zh) | 三維非揮發性記憶體及其製造方法 | |
| CN108666310A (zh) | 半导体存储装置及其形成方法 | |
| US10424593B2 (en) | Three-dimensional non-volatile memory and manufacturing method thereof | |
| CN101197395B (zh) | 半导体存储器件及其制造方法 | |
| US9911754B1 (en) | 3D memory structure | |
| CN112164696A (zh) | 三维存储器及其制造方法 | |
| CN110071113B (zh) | 三维非易失性存储器及其制造方法 | |
| TWI615949B (zh) | 三維記憶體元件及其製造方法 | |
| TWI618224B (zh) | 記憶體結構及其製造方法 | |
| TWI775534B (zh) | 三維及式快閃記憶體及其形成方法 | |
| TWI571975B (zh) | 半導體元件及其製造方法 | |
| TWI580086B (zh) | 記憶體裝置及其製造方法 | |
| CN106158750A (zh) | 半导体元件及其制造方法 | |
| TW201624622A (zh) | 非揮發性記憶胞、ｎａｎｄ型非揮發性記憶體及其製造方法 | |
| TWI565035B (zh) | 記憶單元及其製造方法 | |
| US20240373621A1 (en) | Method for manufacturing a semiconductor device | |
| TWI559455B (zh) | 非揮發性記憶體的製造方法 | |
| TWI559446B (zh) | 半導體元件及其製造方法 | |
| TWI572075B (zh) | 記憶元件及其製造方法 |