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TWI571874B - 電阻式記憶體裝置及其寫入方法 - Google Patents

電阻式記憶體裝置及其寫入方法 Download PDF

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TWI571874B
TWI571874B TW104133523A TW104133523A TWI571874B TW I571874 B TWI571874 B TW I571874B TW 104133523 A TW104133523 A TW 104133523A TW 104133523 A TW104133523 A TW 104133523A TW I571874 B TWI571874 B TW I571874B
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達 陳
林孟弘
王炳琨
廖紹憬
周詮勝
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華邦電子股份有限公司
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Description

電阻式記憶體裝置及其寫入方法
本發明是有關於一種記憶體裝置及其寫入方法，且特別是有關於一種電阻式記憶體裝置及其寫入方法。
非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電子產品維持正常操作所必備的記憶元件。目前，電阻式隨機存取記憶體(resistive random access memory，RRAM)是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。
一般來說，電阻式記憶體可根據所施加的脈衝電壓大小及極性來改變絲狀導電路徑(filament path)的寬度。藉此將電阻值可逆且非揮發地設定為低電阻狀態(low resistance state，LRS)或高電阻狀態(high resistance state，HRS)，以分別表示不同邏輯準位 的儲存資料。舉例來說，在寫入資料邏輯1時，可藉由施加重置脈衝(RESET pulse)來窄化絲狀導電路徑的寬度以形成高電阻狀態。在寫入資料邏輯0時，可藉由施加極性相反的設定脈衝(SET pulse)來增加絲狀導電路徑的寬度以形成低電阻狀態。藉此，在讀取資料時，可依據不同電阻狀態下產生的不同大小範圍的讀取電流，來讀取邏輯1或邏輯0的資料。
然而，在寫入資料邏輯0時，可變電阻元件中的絲狀導電路徑卻可能因為施加設定脈衝之後，造成其輪廓較為銳利(sharped)，形成一端寬度過寬，另一端寬度過窄的絲狀導電路徑，從而產生電致遷移(electromigration，EM)的問題。具體而言，在大電流持續通過可變電阻元件時，絲狀導電路徑中愈窄的地方，會是電流密度愈高的地方，電場也會愈高，而導致金屬原子沿著可變電阻元件本身的晶粒邊界，往電子流動的方向移動的現象。隨著電致遷移持續增加，電流密度亦會隨之增加，使情況更加惡化。若電致遷移太過劇烈，導致可變電阻元件的斷開，造成斷路，從而無法正確地寫入資料。
本發明提供一種電阻式記憶體裝置及其寫入方法，可正確地寫入資料。
本發明的一種電阻式記憶體裝置的寫入方法，包括：接收邏輯資料，並且選擇電阻式記憶胞；判斷邏輯資料的邏輯準位； 以及當邏輯資料為第一邏輯準位時，其中電阻式記憶胞的第一讀取電流大於第一參考電流，在寫入期間，提供設定脈衝以及重置脈衝至電阻式記憶胞。重置脈衝及該設定脈衝的極性相反。當邏輯資料為第二邏輯準位時，在寫入期間，一般提供重置脈衝至電阻式記憶胞，以在驗證(verification)期間施加讀取電壓至電阻式記憶胞時產生小於第二參考電流的第二讀取電流。在重置脈衝無法產生小於第二參考電流的第二讀取電流的例子中，在重新施加(re-applying)重置脈衝之前，係施加設定脈衝。
本發明的一種電阻式記憶體裝置，包括電阻式記憶胞陣列以及控制單元。電阻式記憶胞陣列包括多個電阻式記憶胞。控制單元耦接至電阻式記憶胞陣列。控制單元接收邏輯資料。控制單元從電阻式記憶胞中選擇電阻式記憶胞。控制單元判斷邏輯資料的邏輯準位。當邏輯資料為第一邏輯準位時，其中電阻式記憶胞的第一讀取電流大於第一參考電流，在寫入期間，控制單元提供設定脈衝以及重置脈衝至電阻式記憶胞。重置脈衝及該設定脈衝的極性相反。
基於上述，在本發明的範例實施例中，在寫入期間，控 制單元提供設定脈衝至電阻式記憶胞之後，會再提供重置脈衝至電阻式記憶胞，以避免其可變電阻元件中的絲狀導電路徑過度窄化，產生電致遷移的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式做詳細說明如下。
113‧‧‧可變電阻元件
200‧‧‧電阻式記憶體裝置
210‧‧‧電阻式記憶胞陣列
212、214‧‧‧電阻式記憶胞
220‧‧‧電流驗證單元
230‧‧‧控制單元
DATA‧‧‧邏輯資料
BL‧‧‧位元線
SL‧‧‧源極線
IR1‧‧‧第一讀取電流
IR2‧‧‧第二讀取電流
RESET‧‧‧重置脈衝
SET‧‧‧設定脈衝
S410、S420、S430、S440、S510、S520、S532、S534、S536、S538、S542、S544、S546、S548‧‧‧電阻式記憶體裝置的寫入方法的各步驟
圖1是依照本發明一實施例所繪示之施加設定脈衝至電阻式記憶胞，其可變電阻元件的概要示意圖。
圖2是依照本發明一實施例所繪示之施加設定脈衝及重置脈衝至電阻式記憶胞，其可變電阻元件的概要示意圖。
圖3是依照本發明一實施例所繪示之電阻式記憶體裝置的示意圖。
圖4是依照本發明一實施例所繪示之電阻式記憶體裝置的寫入方法的流程圖。
圖5是依照本發明另一實施例所繪示之電阻式記憶體裝置的寫入方法的流程圖。
圖1是依照本發明一實施例所繪示之施加設定脈衝至電阻式記憶胞，其可變電阻元件的概要示意圖。圖2是依照本發明一實施例所繪示之施加設定脈衝及重置脈衝至電阻式記憶胞，其可變電阻元件的概要示意圖。請參照圖1及圖2，在寫入期間，電阻式記憶體裝置可藉由施加正極性的設定脈衝來形成低電阻狀態以例如儲存邏輯0的資料。因此在讀取資料時，即可藉由對應不同電阻狀態的讀取電流來分辨其電阻狀態，以正確地讀取邏輯0的資料。但是，由圖1可以看出，在寫入資料邏輯0時，可變電 阻元件113的絲狀導電路徑卻可能因為施加設定脈衝之後，造成其輪廓較為銳利，形成一端寬度過寬，另一端寬度過窄的絲狀導電路徑，從而產生電致遷移的問題。在本發明的一實施例中，控制單元提供設定脈衝至電阻式記憶胞之後，會再提供重置脈衝至電阻式記憶胞，以改變可變電阻元件113的輪廓，使其絲狀導電路徑中寬度過窄的一端相對較寬，從而降低電致遷移的問題，如圖2所示。
以下將說明如何實現本發明實施例所提出的電阻式記憶體裝置及其寫入方法。
圖3是依照本發明一實施例所繪示之電阻式記憶體裝置的示意圖。請參照圖3，電阻式記憶體裝置200包括電阻式記憶胞陣列210、電流驗證單元220以及控制單元230。電阻式記憶胞陣列210包括多個電阻式記憶胞212。電阻式記憶胞陣列210透過多條位元線BL耦接至電流驗證單元220，以及透過多條源極線SL耦接至控制單元230。每個電阻式記憶胞212可以包括開關元件，例如金氧半導場效電晶體或雙極性接面電晶體，以及可變電阻元件，且每個電阻式記憶胞212可以提供單一個位元的儲存資料。
電流驗證單元220可以是任何類型電流量測元件/電路。 例如，感測放大器電路。電流驗證單元220可透過多條位元線BL耦接電阻式記憶胞212。電流驗證單元220用以在邏輯資料被寫入電阻式記憶胞212時，驗證電阻式記憶胞212所產生的讀取電流符合預設的參考電流，以表示控制單元230成功將邏輯資料寫入 電阻式記憶胞212。
控制單元230可例如是中央處理單元(Central Processing Unit，CPU)、微處理器(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似裝置或這些裝置的組合。控制單元230係可耦接至電流驗證單元220以及電阻式記憶胞陣列210的多條源極線SL。以下即舉實施例說明電阻式記憶體裝置200的資料寫入方法的詳細步驟。
圖4是依照本發明一實施例所繪示之電阻式記憶體裝置 的寫入方法的流程圖。請同時參照圖3及圖4，本實施例之邏輯資料的寫入方法至少適用於圖3的電阻式記憶體裝置200，以下搭配電阻式記憶體裝置200中的各項元件說明本發明實施例之寫入方法的各個步驟。
在步驟S410中，控制單元230接收邏輯資料DATA，並 選擇對應的電阻式記憶胞212。具體而言，當控制單元230接收到單一位元的邏輯資料DATA時，控制單元230由多個電阻式記憶胞212中選擇對應的一個電阻式記憶胞214。在本實施例中，電阻式記憶胞214包括開關元件以及可變電阻元件，例如圖1的可變電阻元件113。控制單元230例如提供選擇電壓至電阻式記憶胞214中作為開關元件的電晶體的閘極(或基極)以將其導通，以針對電阻式記憶胞214進行後續資料的寫入操作。
在步驟S420中，控制單元230判斷邏輯資料DATA的邏 輯準位。具體而言，控制單元230可判斷單一位元的邏輯資料DATA為邏輯1或邏輯0。
當邏輯資料DATA為邏輯1(第二邏輯準位)時，在步驟S430中，在寫入期間，控制單元230提供重置脈衝RESET至電阻式記憶胞214。在驗證期間，控制單元230施加讀取電壓至電阻式記憶胞214時，電阻式記憶胞214產生小於第二參考電流的第二讀取電流IR2，並且輸出至電流驗證單元220進行驗證。在一實施例中，如果電阻式記憶胞214所產生的第二讀取電流IR2沒有通過電流驗證單元220的驗證，控制單元230例如可更提供設定脈衝SET至電阻式記憶胞214，以讓電阻式記憶胞214產生小於第二參考電流的第二讀取電流IR2。在此例中，控制單元230在重置操作期間係重複且依序地提供重置脈衝RESET以及設定脈衝SET至電阻式記憶胞214，以讓電阻式記憶胞214產生的第二讀取電流IR2可通過電流驗證單元220的驗證。
另一方面，當邏輯資料DATA為邏輯0(第一邏輯準位)時，在步驟S440中，在寫入期間，控制單元230提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214。在驗證期間，控制單元230施加讀取電壓至電阻式記憶胞214時，電阻式記憶胞214產生大於第一參考電流的第一讀取電流IR1。換句話說，在本實施例中，控制單元230在設定操作期間係重複且依序地提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214，以讓電阻式記憶胞214產生的第一讀取電流IR1可通過電流驗證單元220 的驗證。因此，本實施例的寫入方法在寫入期間，藉由依序地提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214，可改變可變電阻元件113的輪廓，使其絲狀導電路徑中寬度過窄的一端相對較寬，從而降低電致遷移的問題。
在本實施例中，第二參考電流以及第一參考電流例如是 依據電阻式記憶胞214在電阻值為零的情況下施加讀取電壓所產生的基準電流來決定的，第二參考電流以及第一參考電流的設定值可相同或不相同，本發明並不加以限制。此外，在本實施例中，重置脈衝例如是負極性的脈衝，設定脈衝例如是正極性的脈衝，兩者的極性相反。
另外，在本實施例中，控制單元230在寫入期間是將邏 輯資料DATA寫入對應的電阻式記憶胞214中。在寫入過程中，電流驗證單元220在驗證期間對讀取電流進行驗證，以確保資料寫入的正確性。因此，本實施例之寫入期間包括驗證期間，寫入電阻式記憶胞214的邏輯資料DATA經電流驗證單元220驗證通過後，表示資料寫入成功，以完成寫入操作。
為使本領域技術人員能更加了解本發明，以下將再舉一 實施例以詳加說明。
圖5是依照本發明另一實施例所繪示之電阻式記憶體裝 置的寫入方法的流程圖。請同時參照圖3及圖5，本實施例之邏輯資料的寫入方法例如至少適用於圖3的電阻式記憶體裝置200，以下即搭配電阻式記憶體裝置200中的各項元件說明本發明實施例 之寫入方法的各個步驟。
在步驟S510中，控制單元230接收邏輯資料DATA，並選擇對應的電阻式記憶胞214。在步驟S520中，控制單元230判斷邏輯資料DATA的邏輯準位。此等步驟S510、S520係與圖4實施例的步驟S410、S420相同或相似，故其詳細內容在此不再贅述。
接著，在本實施例中，當邏輯資料DATA為邏輯1(第二邏輯準位)時，在步驟S532中，控制單元230提供重置脈衝RESET至電阻式記憶胞214。在步驟S534中，電流驗證單元220判斷第二讀取電流IR2是否大於第二參考電流。若否，即第二讀取電流IR2小於或等於第二參考電流，表示通過驗證，本實施例之邏輯資料的寫入方法會執行步驟S536。在步驟S536中，控制單元230將第二邏輯準位的邏輯資料寫入電阻式記憶胞214，以完成將資料寫入電阻式記憶胞214的操作。
另一方面，若第二讀取電流IR2大於第二參考電流，表 示沒有通過驗證，本實施例之邏輯資料的寫入方法會執行步驟S538。在步驟S538中，控制單元230先提供設定脈衝SET至電阻式記憶胞214。為了降低電致遷移的問題，在提供設定脈衝SET至電阻式記憶胞214之後，控制單元230再提供重置脈衝RESET至電阻式記憶胞214，以讓第二讀取電流IR2小於或等於第二參考電流，從而通過電流驗證單元220的驗證。換句話說，若第二讀取電流IR2大於第二參考電流，本實施例之邏輯資料的寫入方法會重複執行步驟S534及步驟S536，以讓電流驗證單元220判斷 第二讀取電流IR2是否大於第二參考電流，以及讓控制單元提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214，直到第二讀取電流IR2小於或等於第二參考電流，從而通過電流驗證單元220的驗證。
從另一觀點來看，在步驟S532至步驟S536中，控制單 元230在重置操作期間係重複且依序地提供重置脈衝RESET以及設定脈衝SET至電阻式記憶胞214，以讓電阻式記憶胞214產生的第二讀取電流IR2可通過電流驗證單元220的驗證。並且，在步驟S538中，在提供設定脈衝SET至電阻式記憶胞214之後，控制單元230再提供重置脈衝RESET至電阻式記憶胞214以降低電致遷移的問題。
接著，在本實施例中，當邏輯資料DATA為邏輯0(第一邏輯準位)時，在步驟S542中，控制單元230先提供設定脈衝SET至電阻式記憶胞214。為了降低電致遷移的問題，在步驟S544中，在提供設定脈衝SET至電阻式記憶胞214之後，控制單元230再提供重置脈衝RESET至電阻式記憶胞214。接著，在步驟S546中，電流驗證單元220判斷第一讀取電流IR1是否小於第一參考電流。若否，即第一讀取電流IR1大於或等於第二參考電流，表示通過驗證，本實施例之邏輯資料的寫入方法會執行步驟S548。在步驟S536中，控制單元230將第一邏輯準位的邏輯資料寫入電阻式記憶胞214，以完成將資料寫入電阻式記憶胞214的操作。
另一方面，若第一讀取電流IR1小於第一參考電流，表 示沒有通過驗證，本實施例之邏輯資料的寫入方法會回到步驟S542，以讓控制單元230再次提供設定脈衝SET至電阻式記憶胞214。換句話說，若第一讀取電流IR1小於第一參考電流，本實施例之邏輯資料的寫入方法會重複執行步驟S542至步驟S546，以讓控制單元提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214，以及讓電流驗證單元220判斷第一讀取電流IR1是否小於第一參考電流，直到第二讀取電流IR2大於或等於第一參考電流，從而通過電流驗證單元220的驗證。
因此，在步驟S542至步驟S546中，控制單元230在設定操作期間係重複且依序地提供設定脈衝SET以及重置脈衝RESET至電阻式記憶胞214，以讓電阻式記憶胞214產生的第一讀取電流IR1可通過電流驗證單元220的驗證。並且，在步驟S542及步驟S544中，在提供設定脈衝SET至電阻式記憶胞214之後，控制單元230再提供重置脈衝RESET至電阻式記憶胞214以降低電致遷移的問題。
另外，本發明之實施例的電阻式記憶體裝置的寫入方法可以由圖1至圖4實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，在本發明的範例實施例中，在重置操作期間控制單元係重複且依序地提供重置脈衝以及設定脈衝至電阻式記憶胞。或者，在設定操作期間控制單元係重複且依序地提供設定脈衝以及重置脈衝至電阻式記憶胞。因此，在提供設定脈衝至電 阻式記憶胞之後，控制單元會再提供重置脈衝至電阻式記憶胞，以避免其可變電阻元件中的絲狀導電路徑過度窄化，產生電致遷移的問題。因此，本發明的範例實施例提供的電阻式記憶體裝置及其寫入方法，可正確地寫入資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S410、S420、S430、S440‧‧‧電阻式記憶體裝置的寫入方法的各步驟

Claims (10)

  1. 一種電阻式記憶體裝置的寫入方法，包括：接收一邏輯資料，並且選擇一電阻式記憶胞；判斷該邏輯資料的邏輯準位；以及當該邏輯資料為一第一邏輯準位時，其中該電阻式記憶胞的一第一讀取電流大於一第一參考電流，在一寫入期間，提供一設定脈衝以及一重置脈衝至該電阻式記憶胞，其中該重置脈衝及該設定脈衝的極性相反。
  2. 如申請專利範圍第1項所述之電阻式記憶體裝置的寫入方法，其中當該邏輯資料為該第一邏輯準位時，在該寫入期間，提供該重置脈衝以及該設定脈衝至該電阻式記憶胞的步驟包括：先提供該設定脈衝至該電阻式記憶胞；以及在提供該設定脈衝至該電阻式記憶胞之後，再提供該重置脈衝至該電阻式記憶胞。
  3. 如申請專利範圍第2項所述之電阻式記憶體裝置的寫入方法，其中當該邏輯資料為該第一邏輯準位時，在該寫入期間，所述電阻式記憶體裝置的寫入方法更包括：判斷該第一讀取電流是否小於該第一參考電流；以及若該第一讀取電流小於該第一參考電流，提供該設定脈衝以及該重置脈衝至該電阻式記憶胞。
  4. 如申請專利範圍第3項所述之電阻式記憶體裝置的寫入方法，其中當該邏輯資料為該第一邏輯準位時，在該寫入期間，所 述電阻式記憶體裝置的寫入方法更包括：若該第一讀取電流大於或等於該第一參考電流，將該第一邏輯準位的該邏輯資料寫入該電阻式記憶胞。
  5. 如申請專利範圍第3項所述之電阻式記憶體裝置的寫入方法，其中若該第一讀取電流小於該第一參考電流，重複執行判斷該第一讀取電流是否小於該第一參考電流的步驟，以及提供該設定脈衝以及該重置脈衝至該電阻式記憶胞的步驟，直到該第一讀取電流大於或等於該第一參考電流。
  6. 如申請專利範圍第1項所述之電阻式記憶體裝置的寫入方法，更包括：當該邏輯資料為一第二邏輯準位時，其中該電阻式記憶胞的一第二讀取電流小於一第二參考電流，在該寫入期間，提供該重置脈衝至該電阻式記憶胞；以及當該邏輯資料為該第二邏輯準位時，其中該電阻式記憶胞的該第二讀取電流大於該第二參考電流，在該寫入期間，更提供該設定脈衝至該電阻式記憶胞。
  7. 一種電阻式記憶體裝置，包括：一電阻式記憶胞陣列，包括多個電阻式記憶胞；以及一控制單元，耦接至該電阻式記憶胞陣列，該控制單元接收一邏輯資料；該控制單元從該些電阻式記憶胞中選擇一電阻式記憶胞；該控制單元判斷該邏輯資料的邏輯準位；以及當該邏輯資料為一第一邏輯準位時，其中該電阻式記憶胞的一第一讀取電流 大於一第一參考電流，在一寫入期間，該控制單元提供一設定脈衝以及一重置脈衝至該電阻式記憶胞，其中該重置脈衝及該設定脈衝的極性相反。
  8. 如申請專利範圍第7項所述之電阻式記憶體裝置，其中當該邏輯資料為該第一邏輯準位時，在該寫入期間，該控制單元先提供該設定脈衝至該電阻式記憶胞，以及在提供該設定脈衝至該電阻式記憶胞之後，該控制單元再提供該重置脈衝至該電阻式記憶胞。
  9. 如申請專利範圍第7項所述之電阻式記憶體裝置，其中當該邏輯資料為一第二邏輯準位時，其中該電阻式記憶胞的一第二讀取電流小於一第二參考電流，在該寫入期間，該控制單元提供該重置脈衝至該電阻式記憶胞；以及當該邏輯資料為該第二邏輯準位時，其中該電阻式記憶胞的該第二讀取電流大於該第二參考電流，在該寫入期間，該控制單元更提供該設定脈衝至該電阻式記憶胞。
  10. 如申請專利範圍第9項所述之電阻式記憶體裝置，其中當該邏輯資料為該第二邏輯準位時，在該寫入期間，一電流驗證單元判斷該第二讀取電流是否大於該第二參考電流，以及若該第二讀取電流大於該第二參考電流，該控制單元提供該設定脈衝以及該重置脈衝至該電阻式記憶胞。
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