TW201419279A - 電阻式記憶體裝置及其操作方法 - Google Patents
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Abstract
電阻式記憶體裝置及其操作方法在此揭露。電阻式記憶體裝置包括至少一個電阻式記憶體元件以及控制電路。電阻式記憶體元件包括底電極、非晶態氧化銦鎵鋅(amorphous Indium-Gallium-Zinc-Oxide，a-IGZO)層、鈦層以及頂電極。非晶態氧化銦鎵鋅層配置於底電極上。鈦層配置於非晶態氧化銦鎵鋅層。頂電極配置於鈦層上。控制電路用以提供電訊號給電阻式記憶體元件，以改變電阻式記憶體元件的電阻值。
Description
本發明是有關於一種記憶體裝置及其操作方法，特別是有關於一種電阻式記憶體裝置及其操作方法。
隨著科技的發展，非揮發性記憶體已被廣泛地應用各式電子裝置上，如筆記型電腦、行動電話與平板電腦等。其中，電阻式記憶體元件由於具有結構簡單、低耗損能量、低操作電壓和高操作速度等優點，已成為此領域重要的研究議題。
此外，隨著顯示科技的發展，將系統整合於面板上的系統整合型面板(system on panel，SOP)技術亦為當今熱門的研究議題，其中非揮發性記憶體元件的製程為關鍵技術之一。然而，觀諸現有的電阻式記憶體元件，其所使用的材料及製程條件(例如溫度)皆難以整併於顯示面板的製程當中，而增加電阻式記憶體元件應用在系統整合型面板上的困難。
是以，為使電阻式記憶體元件被更廣泛地應用，一種新型態的電阻式記憶體元件有必要被提出。
本發明一實施樣態為一種電阻式記憶體裝置的操作方法。
根據本發明一實施例，該電阻式記憶體裝置包括至少一電阻式記憶體元件，該電阻式記憶體元件包括一底電極、配置於該底電極上的一非晶態氧化銦鎵鋅(amorphous Indium-Gallium-Zinc-Oxide，a-IGZO)層、配置於該非晶態氧化銦鎵鋅層上的一鈦層以及配置於該鈦層上的一頂電極，該操作方法包括：提供電訊號給該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，其中提供電訊號給該電阻式記憶體元件的步驟包括：提供一設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，當該電阻式記憶體元件處於啟始狀態時，該電阻式記憶體元件具有一第一電阻值。提供該設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流的步驟包括：提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第一電流界限內時，使該電阻式記憶體元件的電阻值改變為一第二電阻值，其中該第二電阻值小於該第一電阻值。
根據本發明一實施例，提供該設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流的步驟包括：提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第二電流界限內時，使該電阻式記憶體元件的電阻值改變為一第三電阻值；以及，提供該設定電壓予具有該第一電阻
值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第三電流界限內時，使該電阻式記憶體元件的電阻值改變為一第四電阻值。該第三電流界限大於該第二電流界限，該第二電流界限大於該第一電流界限，且該第四電阻值小於該第三電阻值，且該第三電阻值小於該第二電阻值。
根據本發明一實施例，操作方法更包括在提供該設定電壓予該電阻式記憶體元件後，提供一重置電壓予該電阻式記憶體元件，以重置該電阻式記憶體元件的電阻值為該第一電阻值。
根據本發明一實施例，該設定電壓與該重置電壓電性相反。
根據本發明一實施例，提供電訊號給該電阻式記憶體元件的步驟包括：提供至少一脈衝訊號至該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，當該電阻式記憶體元件處於啟始狀態時，該電阻式記憶體元件具有一第一電阻值。提供一脈衝訊號至該電阻式記憶體元件的步驟包括：在該電阻式記憶體元件具有該第一電阻值時，提供一第一脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第二電阻值。在該電阻式記憶體元件具有該第二電阻值時，提供一第二脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第三電阻值。在該電阻式記憶體元件具有該第三電阻值時，提供一第三脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的
電阻值改變為一第四電阻值。在該電阻式記憶體元件具有該第四電阻值時，提供一第四脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為該第一電阻值。
根據本發明一實施例，該第四脈衝訊號與該第三脈衝訊號電性相反，且該第三脈衝訊號與該第二脈衝訊號、該第一脈衝訊號電性相同。
根據本發明一實施例，該第三脈衝訊號的振幅大於該第二脈衝訊號的振幅，該第二脈衝訊號的振幅大於第一脈衝訊號的振幅，且該第一電阻值大於該第二電阻值，該第二電阻值大於該第三電阻值，該第三電阻值大於該第四電阻值。
根據本發明一實施例，該第三脈衝訊號、該第二脈衝訊號以及該第一脈衝訊號的脈衝寬度彼此相同，且該第四脈衝訊號的脈衝寬度大於該第三脈衝訊號的脈衝寬度。
本發明的另一實施樣態為一種電阻式記憶體裝置。根據本發明一實施例，該電阻式記憶體裝置包括至少一電阻式記憶體元件以及控制電路。其中該電阻式記憶體元件的結構與前一實施樣態中的電阻式記憶體元件相同，故在此不再贅述。該控制電路用以提供電訊號給該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，該控制電路提供一設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，當該電阻式記憶體元件處於啟
始狀態時，該電阻式記憶體元件具有一第一電阻值。當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第一電流界限內時，該電阻式記憶體元件的電阻值改變為一第二電阻值，其中該第二電阻值小於該第一電阻值。
根據本發明一實施例，當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第二電流界限內時，該電阻式記憶體元件的電阻值改變為一第三電阻值。當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第三電流界限內時，該電阻式記憶體元件的電阻值改變為一第四電阻值。該第三電流界限大於該第二電流界限，該第二電流界限大於該第一電流界限，該第四電阻值小於該第三電阻值，且該第三電阻值小於該第二電阻值。
根據本發明一實施例，該控制電路在提供該設定電壓予該電阻式記憶體元件後，提供一重置電壓予該電阻式記憶體元件，以重置該電阻式記憶體元件的電阻值為該第一電阻值。
根據本發明一實施例，該設定電壓與該重置電壓的電性相反。
根據本發明一實施例，該控制電路用以提供至少一脈衝訊號至該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
根據本發明一實施例，當該電阻式記憶體元件處於啟
始狀態時，該電阻式記憶體元件具有一第一電阻值。在該電阻式記憶體元件具有該第一電阻值時，該控制電路提供一第一脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第二電阻值。在該電阻式記憶體元件具有該第二電阻值時，該控制電路提供一第二脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第三電阻值。在該電阻式記憶體元件具有該第三電阻值時，該控制電路提供一第三脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第四電阻值。在該電阻式記憶體元件具有該第四電阻值時，該控制電路提供一第四脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為該第一電阻值。
根據本發明一實施例，該第四脈衝訊號與該第三脈衝訊號電性相反，該第三脈衝訊號與該第二脈衝訊號、該第一脈衝訊號電性相同。該第三脈衝訊號的振幅大於該第二脈衝訊號的振幅，該第二脈衝訊號的振幅大於第一脈衝訊號的振幅，且該第一電阻值大於該第二電阻值，該第二電阻值大於該第三電阻值，該第三電阻值大於該第四電阻值。
根據本發明一實施例，該第三脈衝訊號、該第二脈衝訊號以及該第一脈衝訊號的脈衝寬度彼此相同，且該第四脈衝訊號的脈衝寬度大於該第三脈衝訊號的脈衝寬度。
綜上所述，應用上述的實施例，一種電阻式記憶體裝置可被實現。其中電阻式記憶體元件的轉換層材料可與部份顯示面板中薄膜電晶體的半導體層材料相同，並可在室
溫下(如攝氏27度至攝氏100度)沉積，故能直接形成於玻璃基板上，有助於實現系統整合型面板(system on panel，SOP)。此外，在上述的實施例中，電阻式記憶體裝置可透過控制提供給電阻式記憶體元件的脈衝訊號或電流，使電阻式記憶體元件具有多種儲存狀態，進而提高電阻式記憶體元件的儲存密度。
以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之較佳實施例後，當可由本揭示內容所教示之技術，加以改變及修飾，其並不脫離本揭示內容之精神與範圍。
第1圖為根據本發明一實施例所繪示的電阻式記憶體裝置100之示意圖。電阻式記憶體裝置100可包括控制電路110以及至少一個電阻式記憶體元件120。控制電路110可電性連接電阻式記憶體元件120，並用以提供電訊號(例如可為電壓及/或電流)予電阻式記憶體元件120，以改變電阻式記憶體元件120的電阻值，使得電阻式記憶體元件120具有複數個不同的儲存狀態。控制電路110例如可用電晶體及/或二極體所構成。
第2圖為根據本發明一實施例所繪示的電阻式記憶體元件120之示意圖。電阻式記憶體元件120可配置於基底10上，其中基底10例如可為矽基底或玻璃基底。
電阻式記憶體元件120可包括底電極122、非晶態氧化銦鎵鋅(amorphous Indium-Gallium-Zinc-Oxide，a-IGZO)
層124、鈦層126以及頂電極128。底電極122可配置於基板10之上，例如可用鉑金、銥、金、氮化鈦或上述材料的混合物所製成。非晶態氧化銦鎵鋅層124可配置於底電極122之上。鈦層126可配置於非晶態氧化銦鎵鋅層124之上，用以提升電阻式記憶體元件120的穩定性。頂電極128可配置於鈦層126之上，例如可用氮化鈦製成。另外，上述電極122、非晶態氧化銦鎵鋅層124、鈦層126以及頂電極128可在室溫下(如攝氏27度至攝氏100度)以物理氣相沉積法製成。
在一實施例中，底電極122的厚度例如可為60奈米，非晶態氧化銦鎵鋅層124的厚度例如可為50奈米，鈦層126的厚度例如可為10奈米，且頂電極128的厚度例如可為70奈米。
另外，在一實施例中，電阻式記憶體元件120與基板10之中可另有一鈦層或二氧化鈦層(未繪示)，用以幫助底電極122附著於基板10上，此一鈦層或二氧化鈦層的厚度例如可為20奈米。
上述的配置中，由於非晶態氧化銦鎵鋅層124的電阻轉換特性，電阻式記憶體元件120的電阻值可在接收電訊號時被改變，因此電阻式記憶體元件120可具備多種儲存狀態。另一方面，在上述實施例中，由於電阻式記憶體元件120的轉換層的材料為非晶態氧化銦鎵鋅，與部份顯示面板中薄膜電晶體的半導體層材料相同，且電阻式記憶體元件120可在室溫下沉積，故能直接形成於軟性基板或玻璃基板上(熔點約攝氏350度)，使得電阻式記憶體元件120
易於整合在薄膜電晶體顯示面板的製程當中，而有助於達成系統整合型面板(system on panel，SOP)的目標。
以下的段落將介紹電阻式記憶體裝置100的操作方法，其中電阻式記憶體元件120可相應其自身的電阻值而具有不同的儲存狀態。電阻式記憶體裝置100可利用控制電路110提供電訊號給電阻式記憶體元件120，以改變電阻式記憶體元件120的電阻值，使得電阻式記憶體元件120具有至少兩種儲存狀態。以下將以具有四種儲存狀態的電阻式記憶體元件120為例進行說明，然而熟習本領域者當可依照需求調整提供給電阻式記憶體元件120的電訊號，使電阻式記憶體元件120具有多種儲存狀態，而不以本文所述實施例為限。
另外，下述的操作方法可用於結構與前述第1、2圖中相同或類似的電阻式記憶體裝置100。為方便說明，下述控制方法係以第1、2圖所示之實施例為例進行描述，但並不以第1、2圖之實施例為限。
在本發明的第一實施例中，控制電路110係藉由提供設定電壓Vset予電阻式記憶體元件120，並限制流過電阻式記憶體元件120的電流，以改變電阻式記憶體元件120的電阻值，亦即，使電阻式記憶體元件120由高電阻狀態轉態為低電阻狀態。
第3圖為根據本發明第一實施例所繪示的操作方法300示意圖。
在啟始狀態時，電阻式記憶體元件120具有第一電阻值，此時電阻式記憶體元件120為第一儲存狀態(0，0)。
當控制電路120提供設定電壓Vset予具有第一電阻值(即處於第一儲存狀態(0，0))的電阻式記憶體元件120，並限制流過電阻式記憶體元件120的電流於第一電流界限L1內時，電阻式記憶體元件120的電阻值由第一電阻值改變為第二電阻值，且電阻式記憶體元件120由第一儲存狀態轉態(0，0)轉態為第二儲存狀態(0，1)。且第二電阻值小於第一電阻值。
當控制電路120提供設定電壓Vset予具有第一電阻值(即處於第一儲存狀態(0，0))的電阻式記憶體元件120，並限制流過電阻式記憶體元件120的電流於第二電流界限L2內時，電阻式記憶體元件120的電阻值由第一電阻值改變為第三電阻值，且電阻式記憶體元件120由第一儲存狀態轉態(0，0)轉態為第三儲存狀態(1，0)。
當控制電路120提供設定電壓Vset予具有第一電阻值(即處於第一儲存狀態(0，0))的電阻式記憶體元件120，並限制流過電阻式記憶體元件120的電流於第三電流界限L3內時，電阻式記憶體元件120的電阻值由第一電阻值改變為第四電阻值，且電阻式記憶體元件120由第一儲存狀態轉態(0，0)轉態為第四儲存狀態(1，1)。
另一方面，在控制電路110提供設定電壓Vset予電阻式記憶體元件120後(亦即，在電阻式記憶體元件120處於第二、第三、第四儲存狀態(0，1)、(1，0)、(1，1)時)，控制電路110可提供重置電壓Vreset予電阻式記憶體元件120，以重置電阻式記憶體元件120的電阻值為第一電阻值，(亦即，使電阻式記憶體元件120的儲存狀態轉態為第
一儲存狀態(0，0))。
透過上述的操作，電阻式記憶體元件120可在不同的儲存狀態間切換。
簡言之，上述實施例係藉由分別控制流過電阻式記憶體元件120的電流於複數個電流界限之內，以使電阻式記憶體元件120分別具有相應於此些電流界限的電阻值，使得單一電阻式記憶體元件120可具有2位元以上的儲存空間。
另外，在電阻式記憶體元件120接收設定電壓Vset而由高電阻狀態轉態為低電阻狀態時，若限制電阻式記憶體元件120流過電阻式記憶體元件120的電流界限越大，則電阻式記憶體元件120的電阻值就會被改變得越小。例如，若第三電流界限大於第二電流界限且第二電流界限大於第一電流界限，則第四電阻值小於第三電阻值且第三電阻值小於第二電阻值。
再者，重置電壓Vreset可和設定電壓Vset電性相反，例如重置電壓Vreset可為負電壓，設定電壓Vset可為正電壓。於一實施例中，重置電壓Vreset例如可為-2伏特，設定電壓Vset例如可為2伏特，第三電流界限例如可為0.2毫安培，第二電流界限例如可為0.5毫安培，第一電流界限例如可為2毫安培。當注意到，以上數值僅為實施上的例示，本發明不以此為限。
以下第4圖至第5圖分別說明在上述操作方法300中電阻式記憶體元件120的特性。
第4圖為根據本發明一實施例所繪示的電阻式記憶體
元件120限制在不同電流界限L1-L3下的電阻切換特性示意圖。如圖所示，透過限制流過電阻式記憶體元件120的電流於不同電流界限內，可控制電阻式記憶體元件120在接收設定電壓Vset(例如是2伏特)而由高電阻狀態轉態為低電阻狀態後的電阻值，使得單一電阻式記憶體元件120可具有2位元以上的儲存空間。
第5圖為根據本發明一實施例所繪示的電阻式記憶體元件120的資料保存能力測試圖。如圖所示，在電阻式記憶體元件120處於各個儲存狀態下，並持續接收讀取電壓例如為0.2伏特，電阻式記憶體元件120的電阻值皆能穩定維持。
以下段落將介紹本發明的第二實施例。在本實施例中，控制電路110係透過提供至少一脈衝訊號至電阻式記憶體元件120，以改變電阻式記憶體元件120的電阻值。
第6圖為根據本發明的第二實施例所繪示的操作方法700示意圖。第7圖為第7圖中電阻式記憶體元件120儲存狀態變化示意圖。
同時參照第6、7圖，在啟始狀態時，電阻式記憶體元件120具有第一電阻值，此時電阻式記憶體元件120為第一儲存狀態(0，0)。
在電阻式記憶體元件120具有第一電阻值時(即處於第一儲存狀態(0，0))，控制電路110可提供第一脈衝訊號V1予電阻式記憶體元件120，使電阻式記憶體元件120的電阻值改變為第二電阻值，並使電阻式記憶體元件120轉態為第二儲存狀態(0，1)。
在電阻式記憶體元件120具有第二電阻值時(即處於第二儲存狀態(0，1))，控制電路110可提供第二脈衝訊號V2予電阻式記憶體元件120，使電阻式記憶體元件120的電阻值改變為第三電阻值，並使電阻式記憶體元件120轉態為第三儲存狀態(1，0)。
在電阻式記憶體元件120具有第三電阻值時(即處於第三儲存狀態(1，0))，控制電路110可提供第三脈衝訊號V3予電阻式記憶體元件120，使電阻式記憶體元件120的電阻值改變為第四電阻值，並使電阻式記憶體元件120轉態為第四儲存狀態(1，1)。
在電阻式記憶體元件120具有第四電阻值時(即處於第四儲存狀態(1，1))，控制電路110可提供第四脈衝訊號V4予電阻式記憶體元件120，使電阻式記憶體元件120的電阻值改變為第一電阻值，並使電阻式記憶體元件120轉態為第一儲存狀態(0，0)。
透過上述的操作，電阻式記憶體元件120可在不同的儲存狀態間切換。
簡言之，上述第二實施例係分別在複數個儲存狀態下提供電阻式記憶體元件120相應於儲存狀態的脈衝訊號，以使電阻式記憶體元件120的電阻值相應於此些脈衝訊號改變，使得單一電阻式記憶體元件120可具有2位元以上的儲存空間。
在第二實施例中，第一脈衝訊號V1可與第二脈衝訊號V2、第三脈衝訊號V3電性相同，例如可皆為正脈衝訊號，第四脈衝訊號V4可與第一脈衝訊號V1、第二脈衝訊
號V2、第三脈衝訊號V3電性不同，例如可為負脈衝訊號。第三脈衝訊號V3的振幅可大於第二脈衝訊號V2的振幅，第二脈衝訊號V2的振幅可大於第一脈衝訊號的振幅。並且，第一電阻值可大於第二電阻值，第二電阻值可大於第三電阻值，第三電阻值大於第四電阻值。
此外，第三脈衝訊號V3、第二脈衝訊號V2以及第一脈衝訊號V1的脈衝寬度可彼此相同，且第四脈衝訊號V4的脈衝寬度可大於第三、第二及第一脈衝訊號V3、V2、V1的脈衝寬度。
在一實施例中，第一脈衝訊號V1的振幅例如是1伏特，脈衝寬度例如是50奈秒。第二脈衝訊號V2的振幅例如是1.5伏特，脈衝寬度例如是50奈秒。第三脈衝訊號V3的振幅例如是2.5伏特，脈衝寬度例如是50奈秒。第四脈衝訊號V4的振幅例如是-1.5伏特，脈衝寬度例如是1微秒。當注意到，以上數值僅為實施上的例示，本發明不以此為限。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
100‧‧‧電阻式記憶體裝置
110‧‧‧控制電路
120‧‧‧電阻式記憶體元件
122‧‧‧底電極
124‧‧‧非晶態氧化銦鎵鋅層
126‧‧‧鈦層
128‧‧‧頂電極
Vset‧‧‧電壓
Vreset‧‧‧電壓
V1-V4‧‧‧脈衝訊號
L1-L3‧‧‧電流界限
(0，0)‧‧‧儲存狀態
(0，1)‧‧‧儲存狀態
(1，0)‧‧‧儲存狀態
(1，1)‧‧‧儲存狀態
第1圖為根據本發明一實施例所繪示的電阻式記憶體裝置之示意圖；第2圖為根據本發明一實施例所繪示的電阻式記憶體
元件之示意圖；第3圖為根據本發明第一實施例所繪示的操作方法示意圖；第4圖為根據本發明一實施例所繪示的電阻式記憶體元件限制在不同電流界限下的電阻切換特性示意圖；第5圖為根據本發明一實施例所繪示的電阻式記憶體元件的資料保存能力測試圖；第6圖為根據本發明的第二實施例所繪示的操作方法示意圖；第7圖為第6圖中電阻式記憶體元件儲存狀態變化示意圖。
10‧‧‧基板
120‧‧‧電阻式記憶體元件
122‧‧‧底電極
124‧‧‧非晶態氧化銦鎵鋅層
126‧‧‧鈦層
128‧‧‧頂電極
Claims (14)
- 一種電阻式記憶體裝置的操作方法，其中該電阻式記憶體裝置包括至少一電阻式記憶體元件，該電阻式記憶體元件包括一底電極、配置於該底電極上的一非晶態氧化銦鎵鋅(amorphous Indium-Gallium-Zinc-Oxide，a-IGZO)層、配置於該非晶態氧化銦鎵鋅層上的一鈦層以及配置於該鈦層上的一頂電極，該操作方法包括：提供電訊號給該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
- 如請求項1所述的操作方法，其中提供電訊號給該電阻式記憶體元件的步驟包括：提供一設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流，以改變該電阻式記憶體元件的電阻值。
- 如請求項2所述的操作方法，其中當該電阻式記憶體元件處於啟始狀態時，該電阻式記憶體元件具有一第一電阻值，提供該設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流的步驟包括：提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第一電流界限內時，使該電阻式記憶體元件的電阻值改變為一第二電阻值，其中該第二電阻值小於該第一電阻值；以及在提供該設定電壓予該電阻式記憶體元件後，提供一 重置電壓予該電阻式記憶體元件，以重置該電阻式記憶體元件的電阻值為該第一電阻值，其中該設定電壓與該重置電壓電性相反。
- 如請求項3所述的操作方法，提供該設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流的步驟包括：提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第二電流界限內時，使該電阻式記憶體元件的電阻值改變為一第三電阻值；以及提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第三電流界限內時，該電阻式記憶體元件的電阻值改變為一第四電阻值，該第三電流界限大於該第二電流界限，該第二電流界限大於該第一電流界限，且該第四電阻值小於該第三電阻值，且該第三電阻值小於該第二電阻值。
- 如請求項1所述的操作方法，其中提供電訊號給該電阻式記憶體元件的步驟包括：提供至少一脈衝訊號至該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
- 如請求項5所述的操作方法，其中當該電阻式記憶 體元件處於啟始狀態時，該電阻式記憶體元件具有一第一電阻值，且其中提供該至少一脈衝訊號至該電阻式記憶體元件的步驟包括：在該電阻式記憶體元件具有該第一電阻值時，提供一第一脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第二電阻值，在該電阻式記憶體元件具有該第二電阻值時，提供一第二脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第三電阻值，在該電阻式記憶體元件具有該第三電阻值時，提供一第三脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第四電阻值，在該電阻式記憶體元件具有該第四電阻值時，提供一第四脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為該第一電阻值。
- 如請求項6所述的操作方法，其中該第四脈衝訊號與該第三脈衝訊號電性相反，且該第三脈衝訊號與該第二脈衝訊號、該第一脈衝訊號電性相同，該第三脈衝訊號的振幅大於該第二脈衝訊號的振幅，該第二脈衝訊號的振幅大於第一脈衝訊號的振幅，且該第一電阻值大於該第二電阻值，該第二電阻值大於該第三電阻值，該第三電阻值大於該第四電阻值，該第三脈衝訊號、該第二脈衝訊號以及該第一脈衝訊 號的脈衝寬度彼此相同，且該第四脈衝訊號的脈衝寬度大於該第三脈衝訊號的脈衝寬度。
- 一種電阻式記憶體裝置，包括：至少一電阻式記憶體元件，包括：一底電極；一非晶態氧化銦鎵鋅層，配置於該底電極上；一鈦層，配置於該非晶態氧化銦鎵鋅層上；以及一頂電極，配置於該鈦層上；以及一控制電路，用以提供電訊號給該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
- 如請求項8所述的電阻式記憶體裝置，其中該控制電路提供一設定電壓予該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流，以改變該電阻式記憶體元件的電阻值。
- 如請求項9所述的電阻式記憶體裝置，其中當該電阻式記憶體元件處於啟始狀態時，該電阻式記憶體元件具有一第一電阻值，當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第一電流界限內時，該電阻式記憶體元件的電阻值改變為一第二電阻值，該第二電阻值小於該第一電阻 值；以及在該控制電路在提供該設定電壓予該電阻式記憶體元件後，提供一重置電壓予該電阻式記憶體元件，以重置該電阻式記憶體元件的電阻值為該第一電阻值，其中該設定電壓與該重置電壓的電性相反。
- 如請求項10所述的電阻式記憶體裝置，其中當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第二電流界限內時，該電阻式記憶體元件的電阻值改變為一第三電阻值，當該控制電路提供該設定電壓予具有該第一電阻值的該電阻式記憶體元件，並限制流過該電阻式記憶體元件的電流於一第三電流界限內時，該電阻式記憶體元件的電阻值改變為一第四電阻值，該第三電流界限大於該第二電流界限，該第二電流界限大於該第一電流界限，該第四電阻值小於該第三電阻值，且該第三電阻值小於該第二電阻值。
- 如請求項8所述的電阻式記憶體裝置，其中該控制電路用以提供至少一脈衝訊號至該電阻式記憶體元件，以改變該電阻式記憶體元件的電阻值。
- 如請求項9所述的電阻式記憶體裝置，其中當該電阻式記憶體元件處於啟始狀態時，該電阻式記憶體元件 具有一第一電阻值，在該電阻式記憶體元件具有該第一電阻值時，該控制電路提供一第一脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第二電阻值，在該電阻式記憶體元件具有該第二電阻值時，該控制電路提供一第二脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第三電阻值，在該電阻式記憶體元件具有該第三電阻值時，該控制電路提供一第三脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為一第四電阻值，在該電阻式記憶體元件具有該第四電阻值時，該控制電路提供一第四脈衝訊號予該電阻式記憶體元件，使該電阻式記憶體元件的電阻值改變為該第一電阻值。
- 如請求項13所述的電阻式記憶體裝置，其中該第四脈衝訊號與該第三脈衝訊號電性相反，該第三脈衝訊號與該第二脈衝訊號、該第一脈衝訊號電性相同，該第三脈衝訊號的振幅大於該第二脈衝訊號的振幅，該第二脈衝訊號的振幅大於第一脈衝訊號的振幅，且該第一電阻值大於該第二電阻值，該第二電阻值大於該第三電阻值，該第三電阻值大於該第四電阻值，該第三脈衝訊號、該第二脈衝訊號以及該第一脈衝訊號的脈衝寬度彼此相同，且該第四脈衝訊號的脈衝寬度大於該第三脈衝訊號的脈衝寬度。
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