TWI559535B - 半導體裝置及其形成方法及積體電路 - Google Patents
半導體裝置及其形成方法及積體電路 Download PDFInfo
- Publication number
- TWI559535B TWI559535B TW103146484A TW103146484A TWI559535B TW I559535 B TWI559535 B TW I559535B TW 103146484 A TW103146484 A TW 103146484A TW 103146484 A TW103146484 A TW 103146484A TW I559535 B TWI559535 B TW I559535B
- Authority
- TW
- Taiwan
- Prior art keywords
- seal ring
- ring
- fin
- integrated circuit
- fin structures
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 68
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000002955 isolation Methods 0.000 claims description 73
- 238000007789 sealing Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 20
- 239000010410 layer Substances 0.000 description 61
- 239000000463 material Substances 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
- H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0151—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本揭露係有關於半導體技術，且特別有關於具有密封環的半導體裝置及其形成方法。
在半導體技術中，透過各種不同製作步驟加工一半導體晶圓而形成積體電路。數個積體電路通常形成於相同的半導體晶圓上。接著切割晶圓以裁切形成於其上的電路。
為了保護電路不受損，會形成圍繞電路的密封環。密封環形成於製作許多膜層期間，膜層包括前段製程(front-end-of-line,FEOL)及後段製程(back-end-of-line,BEOL)的電路。前段製程包括形成於半導體基底上的實體部件，諸如電晶體、電容器、二極體及電阻器。後段製程包括金屬層內連接及介層連接窗(via)以供前段製程的部件佈線之用。
在進行後段製程期間，形成一純金屬層圍繞電路以形成作為該層位的密封環部分。相似地，在進行前段製程期間，形成位於這些層位的密封環部分。在某些情形中，一隔離區形成於密封環與電路之間。若電路包括形成於鰭結構上方的閘極結構，則隔離區將會具有虛置特徵部件，其包括虛置閘極
及虛置鰭結構。
所需具有的密封環設計及隔離區設計是能夠高度密封而不會對密封環內的電路具有不良影響。
本發明一實施例提供一種半導體裝置，包括：一第一前段製程(FEOL)密封環，位於一基底上，密封環包括環型類鰭結構；一積體電路，形成於基底上，積體電路以第一密封環為界限；以及一隔離區，位於密封環與積體電路之間，隔離區包括一組鰭結構，每一鰭結構朝向一相同方向。
本發明另一實施例提供一種積體電路，形成於一半導體晶圓上，包括：一前段製程(FEOL)電路，形成於半導體晶圓上；一第一密封環，定出前段製程電路的界線，第一密封環包括複數同軸的環型類鰭結構；一隔離區，位於第一密封環與前段製程電路之間，隔離區包括複數鰭結構單元，沿著第一密封環的一內界線形成，每一鰭結構單元包括一串鰭結構，其朝向一相同方向；以及至少一虛置閘極，形成於該串鰭結構上。每一鰭結構單元的每一鰭結構朝向相同方向。
本發明又一實施例提供一種半導體裝置的形成方法，其包括：形成一積體電路於一半導體基底上；形成一密封環，其定出積體電路的界限，密封環包括一組同軸的環型類鰭結構；形成一組鰭結構於密封環的內界線與積體電路之間的隔離區內，每一鰭結構朝向一相同方向；以及形成一些虛置閘極於鰭結構上。
100、200、300‧‧‧上視示意圖
102‧‧‧(第一)密封環
104‧‧‧隔離區
106‧‧‧積體電路
108‧‧‧第二密封環
110‧‧‧垂直邊緣
112‧‧‧水平邊緣
202、410‧‧‧密封環
204、302、412‧‧‧隔離區
206‧‧‧金屬線
208‧‧‧類鰭結構
210、214、306、416‧‧‧虛置閘極結構
211、215、314、316、328、334‧‧‧寬度
212、504‧‧‧單元
213、217、312、318、320、322、324、326、330、332、336‧‧‧間距
216、304、420‧‧‧鰭結構
308‧‧‧組
402‧‧‧基底
404‧‧‧半導體層
406‧‧‧介電材料層/芯軸層
408‧‧‧材料層
409‧‧‧光阻層
418‧‧‧淺溝槽隔離結構
500‧‧‧密封環及隔離區設計
502‧‧‧密封環區
600‧‧‧方法
602、604、606、608‧‧‧操作步驟
第1圖係繪示出根據一些實施例之密封環的上視示意圖。
第2A及2B圖係繪示出根據一些實施例之密封環及隔離區設計的上視示意圖。
第3A圖係繪示出根據一些實施例之密封環及隔離區設計的上視示意圖。
第3B圖係繪示出根據一些實施例之第3A圖中特徵部件尺寸的上視示意圖。
第4A-4D圖係繪示出一些實施例之密封環及其對應的隔離區的形成方法示意圖。
第5A及5B圖係繪示出根據一些實施例之密封環及隔離區設計的示意圖。
第6圖係繪示出一些實施例之密封環及其對應的隔離區的形成方法流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。例如，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或
文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”之上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
如以上所述，所需具有的密封環設計及隔離區設計是能夠高度密封而不會對密封環內的電路具有不良影響。此處所述的密封環具體構造包括形成於一前段製程基底上密封環。密封環環繞著構成積體電路的裝置部件。位於裝置部件與密封環之間的是隔離區。
隔離區包括形成於鰭結構上的一組虛置閘極裝置。虛置閘極裝置的製作與用於形成密封環內積體電路的實際閘極裝置的製程為同一製程。同樣地，隔離區的鰭結構的製作與用於形成積體電路的鰭結構的製程為同一製程。隔離區的鰭結構不論沿著密封環的位置為何，均朝向相同的方向。舉例來說，若鰭結構平行於密封環的第一邊緣，則鰭結構垂直於密封環的第二邊緣(其垂直於第一邊緣)。
在整個隔離區中維持一致的鰭方向提供了較大的製程容許度(process window)。製程容許度的增進能夠給予更多的自由度來調整光學微影製程，其用於在隔離區及積體電路
內形成鰭結構。
第1圖係繪示出密封環102的上視示意圖100。根據本範例，一第一密封環102環繞積體電路106。一隔離區104形成於積體電路106與第一密封環102之間。在一些範例中，一第二密封環108環繞第一密封環102。
積體電路106包括主要裝置部件，例如電阻器、電容器及電晶體。這些裝置利用不同的方法而形成於基底上。舉例來說，藉由形成一閘極裝置及摻雜鄰近於閘極裝置的半導體基底而形成一電晶體。密封環102內的積體電路106設計成單獨的晶片，其將裁切自一半導體晶圓。
密封環102用於保護積體電路106。特別的是於裁切晶圓時，密封環102作為一屏障以保護積體電路106。密封環102亦防止水氣或其他汙染物對積體電路106的不良影響。密封環102形成於製造前段製程部件及製造後段製程部件期間。舉例來說，於形成後段製程的金屬內連接時，形成一金屬環圍繞每一層的電路。因此最終的密封環為形成於各個膜層上的多重環。對於密封環102的前段製程部分，密封環102的金屬環係圍繞積體電路106。另外，以下將有進一步的詳細說明，鰭結構及虛置閘極結構形成於密封環102內。
密封環102包括垂直邊緣110及水平邊緣112兩者。這些邊緣為了探討目的而參照為垂直110及水平112。此參照的意思為指出彼此的關係而非指出某外部參考點。
隔離區104形成於積體電路106與第一密封環102之間。隔離區104作為密封環壁面與積體電路106的裝置部件壁
面之間的緩衝。以下將有進一步的詳細說明，隔離區104包括鰭結構及虛置閘極結構。
在一些範例中，可具有一第二密封環108，其環繞第一密封環102。第二密封環108提供位於第一密封環102內積體電路106的額外保護。此處所述的構造可實施為具有多個密封環。儘管所示的密封環102的角落為90度角，但在一些實施例中，上述角落可為圓化角或削角。
第2A及2B圖係繪示出密封環及隔離區設計的上視示意圖200。第2A圖係繪示出沿垂直邊緣(例如，110，第1圖)的密封環及隔離區的前段製程部分的上視示意圖。上視示意圖200繪示出一密封環202及一隔離區204。
密封環202包括金屬線206、類鰭結構208及虛置閘極結構210。金屬線206形成於密封環的內部及密封環的外部兩者之上。金屬線206可定出積體電路的界限。在一範例中，內金屬線可形成圍繞積體電路的一長環線。外金屬線也可形成一長環線。之所以稱作類鰭結構208是因為其製作與用於形成積體電路的鰭式場效電晶體裝置的鰭結構的製程為同一製程。但是，類鰭結構形成一環型體而不是用於鰭式場效電晶體裝置的鰭結構類型。類鰭結構208包括一半導體材料，例如矽或矽鍺。虛置閘極結構210可由用於形成積體電路內的實際閘極結構的同一材料所構成。舉例來說，虛置閘極結構210可由多晶矽所構成。
每一類鰭結構208可形成一環型體，其圍繞密封環202所定出的界限。此有助於隔離位於密封環202內側的電路與
密封環202外側的環境。虛置閘極結構210可以各種不同的方式放置於類鰭結構208上。在本範例中，虛置閘極結構210形成於每隔一個的類鰭結構208上。相鄰的虛置閘極結構210的線層也可彼此偏移。形成於類鰭結構208上的各式其他圖案可用於不同的實施例中。
如上所述，某些積體電路可具有一個以上的密封環。在上述情形中，每一密封還可相似於第2A圖所繪示的密封環。特別的是每一密封環可包括一組類鰭結構208，其形成一環型體。每間隔一個的類鰭結構可具有一虛置閘極結構210的線層形成於其上。在一些情形中，有些形成環型體的類鰭結構208位於多重密封環之間。這些類鰭結構208可具有或不具虛置閘極結構210形成於其上。
隔離區204可包括若干的單元212。每一單元包括一組鰭結構216。根據某繪示範例，隔離區的虛置閘極結構214形成於鰭結構216的邊緣。單元212也可放置於線層(其形成靠近密封環202內部的環型體)內。在一些範例中且如第2A圖所示，相鄰的單元的線層可彼此偏移。儘管僅繪示出二個單元的線層，但可預期的是隔離區204具有更多的單元的線層。
根據某些範例，每一鰭結構216的寬度215可約在0.048微米至0.14微米的範圍內。此寬度215可相等於密封環內類鰭結構208的寬度。鰭結構216之間的間距213可約在0.048微米至0.14微米的範圍內。此與類鰭結構208之間的間距(其在0.14微米至0.4微米的範圍內)有些微不同。虛置閘極結構214的寬度211可約在0.1微米至0.4微米的範圍內。此對應於密封環
202內的虛置閘極結構210的寬度。相鄰單元212之間的間距217可約在0.14微米至0.9微米的範圍內。密封環202內的虛置閘極結構210與一相鄰的類鰭結構208之間的間距可約在0.14微米至0.4微米的範圍內。
第2B圖係繪示出沿水平邊緣(例如，112，第1圖)的密封環202及一隔離區204的上視示意圖200。根據本範例，雖然密封環202的二個金屬線206之間的類鰭結構208朝向一不同的方向以配合在此邊緣的密封環202的方向，但隔離區的單元212則朝向相同的方向。特別的是鰭結構216現平行於密封環202的邊緣而非垂直於密封環202。因此，無論隔離區204的單元212沿密封環202的何處放置，鰭結構216都朝向相同方向。
隔離區204的鰭結構216及密封環202的類鰭結構208可於相同製程(用於形成積體電路(例如，106，第1圖)的finFET(鰭式場效電晶體)裝置的鰭結構)中形成。上述鰭結構可用以提供摻雜的基底與閘極裝置之間一較佳的連接。特別的是由摻雜的半導體所形成的鰭結構可形成於摻雜的基底上。接著可在這些其結構上形成閘極裝置。鰭結構於半導體材料與閘極材料之間形成了較大的接觸面積，因而具有較佳的裝置效能。
在與積體電路的裝置相同的製程中形成密封環202及隔離區204較有效率。特別的是用於形成電路的圖案化罩幕可包括用於密封環202及隔離區204的圖案。由於隔離區204的所有鰭結構216朝向同一方向，因此具有較大的製程容許度。此意味著用於形成鰭結構的器具的設定的誤差範圍較大。
此對於在設定積體電路的製程參數時，給予較大的彈性。在一些範例中，用於積體電路內鰭式場效電晶體裝置的所有鰭結構也朝向相同於隔離區204內鰭結構的方向。
另外，密封環內虛置閘極結構的密度可選擇相配於積體電路內實際閘極結構的平均密度。此給予較佳的化學機械研磨(chemical mechanical polishing,CMP)製程容許度。化學機械研磨製程係用於平坦化基底的表面。化學機械研磨製程需要具有小顆粒的研磨漿料。顆粒的尺寸的選擇取決於研磨材料的類型。因此，對於特定的圖案密度，可調整化學機械研磨製程。若密封環202內虛置閘極結構的圖案密度相近於實際閘極結構的圖案密度，則可提供較大的化學機械研磨製程容許度。
如上所述，在一些實施例中，可具有一個以上的密封環。在具有第二密封環的情形下，可以相似於第2A及2B圖中繪示的第一密封環的方式對其進行圖案化。特別的是第二密封環可具有一組環型類鰭結構，其環繞整個密封環。另外，一組虛置閘極結構可形成於類鰭結構上的一圖案中。
第3A圖係繪示出密封環202及隔離區302設計的上視示意圖300。根據本範例，隔離區302的鰭結構304可分成幾組308。每一組308具有一些彼此平行的鰭結構304。另外，每一組可包括一些虛置閘極結構306。虛置閘極結構306垂直於鰭結構304。另外，位於鰭結構304端點的虛置閘極結構306可與鰭結構304端點局部重疊。
第3A圖係繪示出隔離區302沿著密封環202的一垂
直部。當第3A圖的隔離區302鄰近於密封環202的一水平部時，鰭結構304將維持水平方位，而密封環的類鰭結構208將變成水平方位而不是垂直方位。
第3B圖係繪示出密封環及隔離區的各個不同尺寸的範例。根據本範例，密封環202的類鰭結構208的寬度314可約在0.048微米至0.14微米的範圍內。此可與隔離區302的鰭結構304的寬度328一致。密封環202的虛置閘極結構210的寬度316可約在0.1微米至0.4微米的範圍內。此可與隔離區302的虛置閘極結構306的寬度334一致。相鄰的鰭結構304之間的間距326可約在0.048微米至0.14微米的範圍內。但是，密封環302內的鰭結構208之間的間距318可約在0.14微米至0.4微米的範圍內。相鄰的鰭結構208(具有虛置閘極形成於其上)上的虛置閘極結構210之間的間距324可約在0.14微米至0.6微米的範圍內。隔離區302的每隔一個虛置閘極結構306之間的間距332可約在0.14微米至0.9微米的範圍內。
虛置閘極結構210與相鄰的類鰭結構208之間的間距320可約在0.09微米至0.4微米的範圍內。虛置閘極結構210與金屬線206之間的間距312可約在0.14微米至0.4微米的範圍內。隔離區302的相鄰的虛置閘極結構306之間的間距330可約在0.065微米至0.4微米的範圍內。隔離區302的鰭結構304末端與隔離區302的邊緣之間的間距336可約在0.036微米至0.14微米的範圍內。類鰭結構208邊緣與形成於其上的虛置閘極結構210邊緣之間的間距322可約在0.05微米至0.4微米的範圍內。關於第3A圖的密封環202所述及的尺寸可與第2A及2B圖的密封
環202的尺寸一致。
第4A-4D圖係繪示出用於形成密封環及對應的隔離區的製程示意圖。第4A圖位於密封環410與隔離區412兩者內的特徵部件製作。第4A圖為垂直邊緣(例如，110，第1圖)的剖面示意圖。因此，隔離區的鰭結構垂直於密封環的類鰭結構。
請參照第4A圖，基底402為一半導體基底，例如矽402。半導體層404將於最後形成鰭結構。半導體層404可藉由磊晶成長而成長於基底402上。半導體層404可包括一適當的半導體材料，例如矽、矽鍺或其他適合的半導體材料。沉積及圖案化一介電材料層(也稱作芯軸層)406，以作為一硬式罩幕。芯軸層406藉由一適當的製程，例如化學氣相沉積(chemical vapor deposition,CVD)沉積於半導體層404上。接著圖案化芯軸層406，如圖所示。可經由標準光學微影製成方法來進行芯軸層406的圖案化。
請再參照第4A圖，另一材料層408形成於圖案化的芯軸層406上，且實質上順應於上表面的輪廓。特別的是材料層408形成於位在芯軸層間隙內的半導體層404上，且進一步形成於芯軸層406的頂部及芯軸層406的側壁。在一些實施例中，材料層408包括一底部抗反射層(bottom anti-reflective coating,BARC)或其他適合材料。另外，一光阻層409形成於底部抗反射層408上，使光阻層409未覆蓋材料層408的頂部。此可透過局部去除光阻層409的頂部或者也可透過調整用於形成光阻層409的旋轉塗佈製程來完成。
請參照第4B圖，藉由適當的製程，例如蝕刻製程
去除材料層408的頂部，以選擇性去除未覆蓋光阻層409的材料層408，另外也可藉由化學機械研磨(CMP)製程而露出芯軸層406。此舉可容許去除芯軸層406。之後，藉由濕式剝除或電漿灰化來去除光阻層409。接著藉由適當製程，例如選擇性蝕刻，去除芯軸層406。特別的是使用去除芯軸層406但不去除材料層408的蝕刻製程。
在另外的其他實施例中，材料層408不同於芯軸層406的介電材料。材料層408沉積於芯軸層406的側壁及頂部，接著透過非等向性蝕刻，例如乾蝕刻，來進行局部去除，藉以在芯軸層406的側壁上形成間隙壁。因此，圖案化的材料層408定義出用於類鰭主動區的區域。
請參照第4C圖，其繪示出去除部分半導體層404的一蝕刻製程。此蝕刻也可為一選擇性蝕刻，其去除半導體層404但未去除材料層408。在完成蝕刻製程之後，可去除材料層408。
第4D圖係繪示出淺溝槽隔離(shallow trench isolation,STI)結構418與位於鰭結構420上的虛置閘極結構416的製作。淺溝槽隔離結構418可藉由適當的程序而形成。在一些實施例中，淺溝槽隔離結構418藉由包括沉積、CMP及回蝕刻的程序而形成。虛置閘極結構416可藉由適當的程序而形成，例如包括沉積及圖案化的程序。上述圖案化更包括微影及蝕刻。在一些範例中，虛置閘極結構416包括一閘極介電層及沉積於閘極介電層上的一閘極電極層。閘極介電層可包括氧化矽或其他適當的介電材料。閘極電極層可包括多晶矽或其他導電材料。需注意的是第4A-4D圖中的特徵部件並未依比例繪
示，而這些圖式是作為闡述之用。
第5A及5B圖係繪示出密封環及隔離區設計500知示意圖。特別的是此設計500為密封環區502的環型類鰭結構及單元504之間交替設置，如第5A及5B圖所繪示。
第5A圖係繪示出密封環區502的垂直部分。特別的是單元504的鰭結構垂直於密封環區502的垂直部分。
第5B圖係繪示出密封環區502的水平部分。特別的是單元504的鰭結構平行於密封環區502的水平部分。因此，位於密封環區502的不同部分的單元504的鰭結構朝向相同方向。儘管只繪示出二個交替的重複設置，但在不同的實施例可再額外重複設置。再者，單元504可具有不同的設計。舉例來說，單元504的設計可相似於第3A圖的設計。
第6圖係繪示出密封環及隔離區的形成方法流程圖。根據若干範例，方法600包括一操作步驟602，其形成積體電路於一半導體基底上。積體電路可包括裝置部件，例如電阻器及電晶體。電晶體可包括鰭式場效電晶體裝置，其包括位於一些其結構上的一閘極結構。
此方法600更包括一操作步驟604，其形成一密封環，以定出積體電路的界限。因此，密封環可完全環繞積體電路且作為屏障以保護積體電路。當電路裁切自半導體晶圓，密封環可設計成保護電路於切割製程期間不發生破裂或破損。密封環也可設計成保護積體電路不受到水氣或其他汙染物影響。
方法600更包括一操作步驟606，其形成一組鰭結構於密封環的內界線與積體電路之間的隔離區內，每一鰭結構
朝向一相同方向。因此，儘管隔離區順沿著密封環的內界線，鰭結構永遠朝向相同方向。此於形成隔離區的單元時，給予較大的製程容許度。需注意的是操作步驟602、604及606可在一相同製程流程中同時進行。
方法600更包括一操作步驟608，其形成一些虛置閘極於鰭結構上。形成的虛置閘極可垂直於鰭結構。在一些範例中，虛置閘極形成於鰭結構單元的末端。因此，虛置閘極與鰭結構的末端局部重疊。
根據一實施例之一種半導體裝置，包括：一第一前段製程(FEOL)密封環，位於一基底上，密封環包括環型類鰭結構；一積體電路，形成於基底上，積體電路以第一密封環為界限；一隔離區，位於密封環與積體電路之間，隔離區包括一組鰭結構，每一鰭結構朝向一相同方向。
根據一實施例之一種積體電路，形成於一半導體晶圓上，包括：一前段製程(FEOL)電路，形成於半導體晶圓上；一第一密封環，定出前段製程電路的界線，第一密封環包括複數同軸的環型類鰭結構；一隔離區，位於第一密封環與前段製程電路之間，隔離區包括複數鰭結構單元，沿著第一密封環的一內界線形成，每一鰭結構單元包括一串鰭結構，其朝向一相同方向；以及至少一虛置閘極，形成於該串鰭結構上。每一鰭結構單元的每一鰭結構朝向相同方向。
根據一實施例之一種半導體裝置的形成方法，其包括：形成一積體電路於一半導體基底上；形成一密封環，其定出積體電路的界限，密封環包括一組同軸的環型類鰭結構；
形成一組鰭結構於密封環的內界線與積體電路之間的隔離區內，每一鰭結構朝向一相同方向；以及形成一些虛置閘極於鰭結構上。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
600‧‧‧方法
602、604、606、608‧‧‧操作步驟
Claims (10)
- 一種半導體裝置，包括：一第一前段製程(FEOL)密封環，位於一基底上，該密封環包括複數環型類鰭結構，其中該第一前段製程密封環包括一內金屬線及一外金屬線並具有位於該內金屬線與該外金屬線之間的一空間，該等環型類鰭結構位於該空間內；一積體電路，形成於該基底上，該積體電路以該第一前段製程密封環為界限；以及一隔離區，位於該第一前段製程密封環與該積體電路之間，該隔離區包括一組鰭結構，每一鰭結構朝向一相同方向。
- 如申請專利範圍第1項所述之半導體裝置，更包括一虛置閘極結構，形成於該組鰭結構上，其中該虛置閘極結構形成於該組鰭結構的一末端，該虛置閘極結構延伸經過該組鰭結構的末端。
- 如申請專利範圍第2項所述之半導體裝置，其中位於該隔離區內的該組鰭結構分成複數單元，且其中該等單元排成複數列，相鄰的列彼此偏移。
- 如申請專利範圍第1項所述之半導體裝置，更包括複數虛置閘極結構，位於該等環型類鰭結構上。
- 如申請專利範圍第1項所述之半導體裝置，其中該組鰭結構平行於該第一前段製程密封環的一第一內邊緣及垂直於該第一前段製程密封環的一第二內邊緣，而該第二內邊緣垂直於該第一內邊緣，且該半導體裝置，更包括複數虛置閘 極結構形成於該組鰭結構上，該等虛置閘極結構垂直於該組鰭結構。
- 如申請專利範圍第1項所述之半導體裝置，更包括一第二密封環，環繞該第一前段製程密封環。
- 一種積體電路，形成於一半導體晶圓上，包括：一前段製程(FEOL)電路，形成於該半導體晶圓上；一第一密封環，定出該前段製程電路的界線，該第一密封環包括複數同軸的環型類鰭結構，其中該第一密封環包括一內金屬線及一外金屬線，具有位於該內金屬線與該外金屬線之間的一空間，該等環型類鰭結構位於該空間內；以及一隔離區，位於該第一密封環與該前段製程電路之間，該隔離區包括複數鰭結構單元，沿著該第一密封環的一內界線形成，每一鰭結構單元包括：一串鰭結構，其朝向一相同方向；以及至少一虛置閘極，形成於該串鰭結構上；其中每一鰭結構單元的每一鰭結構朝向該相同方向。
- 如申請專利範圍第7項所述之積體電路，更包括：複數虛置閘極結構，形成於該等環型類鰭結構上；以及一第二密封環，環繞該第一密封環，該第二密封環包括同軸的環型類鰭結構。
- 一種半導體裝置的形成方法，包括：形成一積體電路於一半導體基底上；形成一密封環，其定出該積體電路的界限，該密封環包括 一組同軸的環型類鰭結構，其中該組同軸的環型類鰭結構位於該密封環的一外金屬線與該密封環的一內金屬線之間；形成一組鰭結構於該密封環的內界線與該積體電路之間的一隔離區內，每一鰭結構朝向一相同方向；以及形成一些虛置閘極於該組鰭結構上。
- 如申請專利範圍第9項所述之半導體裝置的形成方法，更包括形成一第二密封環，其定出該密封環的界限。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/199,216 US9437739B2 (en) | 2014-03-06 | 2014-03-06 | Finfet seal ring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201535729A TW201535729A (zh) | 2015-09-16 |
| TWI559535B true TWI559535B (zh) | 2016-11-21 |
Family
ID=54018216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103146484A TWI559535B (zh) | 2014-03-06 | 2014-12-31 | 半導體裝置及其形成方法及積體電路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9437739B2 (zh) |
| KR (1) | KR101645820B1 (zh) |
| CN (1) | CN104900641B (zh) |
| TW (1) | TWI559535B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI685930B (zh) * | 2017-02-24 | 2020-02-21 | 美商美光科技公司 | 具有電功能熱傳導結構之半導體裝置組件 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102276546B1 (ko) * | 2014-12-16 | 2021-07-13 | 삼성전자주식회사 | 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법 |
| US10157856B2 (en) | 2016-05-31 | 2018-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure and fabrication method therefor |
| CN107492571A (zh) * | 2016-06-13 | 2017-12-19 | 格科微电子（上海）有限公司 | Cmos图像传感器的双鳍形场效应晶体管 |
| US10923572B2 (en) * | 2018-09-28 | 2021-02-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Heat sink layout designs for advanced FinFET integrated circuits |
| KR102772412B1 (ko) | 2019-11-29 | 2025-02-25 | 삼성전자주식회사 | 집적회로 소자 |
| KR102849289B1 (ko) | 2020-07-30 | 2025-08-25 | 삼성전자주식회사 | 반도체 장치 |
| US11373962B2 (en) | 2020-08-14 | 2022-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Advanced seal ring structure and method of making the same |
| US11728229B2 (en) | 2021-03-25 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy patterns in redundant region of double seal ring |
| US12243873B2 (en) * | 2021-04-30 | 2025-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having three-dimensional transistors and seal ring structure with monitoring pattern |
| US12341113B2 (en) | 2021-07-09 | 2025-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mandrel fin design for double seal ring |
| US12347794B2 (en) * | 2021-07-09 | 2025-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring with continuous ring shape features for semiconductor device with gate-all-around transistors |
| US12170235B2 (en) * | 2021-07-22 | 2024-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure for semiconductor device and the method thereof |
| US12400976B2 (en) * | 2021-07-29 | 2025-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal structures |
| US12438105B2 (en) * | 2021-07-29 | 2025-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure and method of fabricating the same |
| US12525550B2 (en) * | 2021-08-06 | 2026-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring for semiconductor device with gate-all-around transistors |
| US12205907B2 (en) | 2021-12-20 | 2025-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structures |
| US12300635B2 (en) | 2022-04-01 | 2025-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having functional patterns in redundant regions of double seal ring |
| US12211917B2 (en) | 2022-06-05 | 2025-01-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring for semiconductor device |
| US12463152B2 (en) * | 2022-06-06 | 2025-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-channel device with seal ring structure and method making the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120161231A1 (en) * | 2010-12-28 | 2012-06-28 | Renesas Electronics Corporation | Semiconductor device |
| US20130164893A1 (en) * | 2011-12-22 | 2013-06-27 | Epowersoft, Inc. | Fabrication of floating guard rings using selective regrowth |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168340A (en) * | 1988-08-17 | 1992-12-01 | Texas Instruments Incorporated | Semiconductor integrated circuit device with guardring regions to prevent the formation of an MOS diode |
| US6346366B1 (en) * | 2000-06-19 | 2002-02-12 | Taiwan Semiconductor Manufacturing Company | Method for making an advanced guard ring for stacked film using a novel mask design |
| KR100814391B1 (ko) | 2006-10-10 | 2008-03-18 | 삼성전자주식회사 | 핀 트랜지스터를 포함하는 디램 장치의 구동 방법 및 디램장치 |
| US8125054B2 (en) * | 2008-09-23 | 2012-02-28 | Texas Instruments Incorporated | Semiconductor device having enhanced scribe and method for fabrication |
| US8338917B2 (en) | 2010-08-13 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple seal ring structure |
-
2014
- 2014-03-06 US US14/199,216 patent/US9437739B2/en active Active
- 2014-05-30 CN CN201410239158.4A patent/CN104900641B/zh active Active
- 2014-11-12 KR KR1020140157144A patent/KR101645820B1/ko active Active
- 2014-12-31 TW TW103146484A patent/TWI559535B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120161231A1 (en) * | 2010-12-28 | 2012-06-28 | Renesas Electronics Corporation | Semiconductor device |
| US20130164893A1 (en) * | 2011-12-22 | 2013-06-27 | Epowersoft, Inc. | Fabrication of floating guard rings using selective regrowth |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI685930B (zh) * | 2017-02-24 | 2020-02-21 | 美商美光科技公司 | 具有電功能熱傳導結構之半導體裝置組件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9437739B2 (en) | 2016-09-06 |
| CN104900641B (zh) | 2018-06-15 |
| CN104900641A (zh) | 2015-09-09 |
| TW201535729A (zh) | 2015-09-16 |
| KR20150105180A (ko) | 2015-09-16 |
| US20150255593A1 (en) | 2015-09-10 |
| KR101645820B1 (ko) | 2016-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI559535B (zh) | 半導體裝置及其形成方法及積體電路 | |
| TWI548093B (zh) | 半導體元件及鰭式場效電晶體元件的形成方法 | |
| TWI608543B (zh) | 半導體裝置與其製造方法 | |
| US9679896B2 (en) | Moisture blocking structure and/or a guard ring, a semiconductor device including the same, and a method of manufacturing the same | |
| US20170103891A1 (en) | Methods of forming patterns of a semiconductor devices | |
| TWI774831B (zh) | 製造半導體裝置的方法以及半導體裝置 | |
| TW201719895A (zh) | 製造堆疊奈米線電晶體之方法 | |
| CN105097686B (zh) | 鳍片式场效应晶体管及其制造方法 | |
| CN111554687B (zh) | 半导体结构的制备方法 | |
| CN105742288A (zh) | 与闪速存储器集成的梳形电容器 | |
| US20190115222A1 (en) | Method for forming semiconductor device structure | |
| CN106601678A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN106601683A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| US20160314978A1 (en) | Spacer Enabled Poly Gate | |
| CN106601680A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN105047564B (zh) | 鳍式场效应管基体制备方法 | |
| US9679889B2 (en) | Semiconductor device including electrostatic discharge (ESD) protection circuit and manufacturing method thereof | |
| TWI818085B (zh) | 半導體裝置與其製作方法 | |
| CN104465488A (zh) | 形成浅槽功率器件保护环的方法 | |
| US9564317B1 (en) | Method of forming a nanowire | |
| US9293358B2 (en) | Double patterning method of forming semiconductor active areas and isolation regions | |
| CN110828556B (zh) | 半导体元件及其制造方法 | |
| CN105990151A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| TWI574323B (zh) | The Method of Power Rectifier Diode | |
| CN106298914B (zh) | 一种半导体器件及其制备方法、电子装置 |