[go: up one dir, main page]

TW201719895A - 製造堆疊奈米線電晶體之方法 - Google Patents

製造堆疊奈米線電晶體之方法 Download PDF

Info

Publication number
TW201719895A
TW201719895A TW105133753A TW105133753A TW201719895A TW 201719895 A TW201719895 A TW 201719895A TW 105133753 A TW105133753 A TW 105133753A TW 105133753 A TW105133753 A TW 105133753A TW 201719895 A TW201719895 A TW 201719895A
Authority
TW
Taiwan
Prior art keywords
semiconductor
features
stacked
stack
layer
Prior art date
Application number
TW105133753A
Other languages
English (en)
Other versions
TWI710137B (zh
Inventor
李東穎
余紹銘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201719895A publication Critical patent/TW201719895A/zh
Application granted granted Critical
Publication of TWI710137B publication Critical patent/TWI710137B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10P14/3462—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
    • H10P14/40—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種製造堆疊奈米線電晶體之方法，包含使用磊晶生長製程形成第一半導體堆疊，第一半導體堆疊包含與第二半導體層交替之第一半導體層，第一半導體層包含第一半導體材料且第二半導體層包含與第一半導體材料不同之第二半導體材料。圖案化第一半導體堆疊以形成一組半導體堆疊特徵。在半導體堆疊特徵間形成隔離特徵。移除半導體堆疊特徵中至少一者，由此形成至少一溝槽。以及在溝槽中使用磊晶生長製程形成第二半導體堆疊，第二半導體堆疊具有與第一半導體堆疊不同之特徵。

Description

製造堆疊奈米線電晶體之方法
本揭露是關於一種半導體及其製造方法，特別是關於製造堆疊奈米線電晶體之方法。
在半導體積體電路(IC)工業中，積體電路材料之技術進步與設計已產生數代積體電路，其中與前代相比各代具有更小且更複雜之電路。在積體電路發展過程中，一般而言，功能密度(即，每晶片面積互連元件之數量)不斷增加而幾何尺寸(即，使用製造製程可產生之最小元件(或接線))則不斷減少。此縮小化的製程通常藉由增加生產效率並降低相關成本提供優勢。然而，此縮小化的製程縮小亦增加積體電路處理與製造之複雜性。
一種縮小化之電晶體的型態為堆疊奈米線電晶體。在堆疊奈米線電晶體中，通道由一或多個細長半導體特徵製成，半導體特徵各者全部或部分由閘極結構圍繞。亦可將這些細長半導體特徵稱為奈米線。單一電晶體之奈米線可垂直地堆疊。
積體電路中不同的電晶體提供不同功能。例如，部分電晶體設計於輸入/輸出操作。部分電晶體針對核心處理操作。部分電晶體針對記憶存儲操作設計。儘管需要此等不同電晶體具有不同功能以更好提供其用途，但難以在單一電路中製造多堆疊奈米線電晶體。
本揭露之一實施例為一種製造堆疊奈米線電晶體之方法，包含使用磊晶生長製程形成第一半導體堆疊，第一半導體堆疊包含與第二半導體層交替之第一半導體層，第一半導體層包含第一半導體材料且第二半導體層包含與第一半導體材料不同之第二半導體材料。圖案化第一半導體堆疊以形成一組半導體堆疊特徵。在半導體堆疊特徵間形成隔離特徵。移除半導體堆疊特徵中至少一者，由此形成至少一溝槽。以及在溝槽中使用磊晶生長製程形成第二半導體堆疊，第二半導體堆疊具有與第一半導體堆疊不同之特徵。
102‧‧‧基板
104‧‧‧半導體堆疊
106‧‧‧半導體層
108‧‧‧半導體層
110‧‧‧區域
112‧‧‧區域
114‧‧‧半導體堆疊特徵
115‧‧‧溝槽
116‧‧‧隔離特徵
117‧‧‧溝槽
118‧‧‧半導體堆疊特徵
120‧‧‧半導體堆疊
122‧‧‧細長半導體特徵
123‧‧‧堆疊奈米線電晶體
124‧‧‧閘極結構
125‧‧‧堆疊奈米線電晶體
126‧‧‧細長半導體特徵
128‧‧‧閘極結構
150‧‧‧堆疊奈米線電晶體
151‧‧‧細長半導體特徵
152‧‧‧源極/汲極區域
154‧‧‧隔層
156‧‧‧閘極區域
158‧‧‧隔層
160‧‧‧源極/汲極區域
202‧‧‧區域
204‧‧‧區域
206‧‧‧半導體堆疊
208‧‧‧半導體層
210‧‧‧半導體層
212‧‧‧經圖案化之遮罩
214‧‧‧半導體堆疊
216‧‧‧半導體層
218‧‧‧半導體層
220‧‧‧半導體堆疊特徵
221‧‧‧隔離特徵
222‧‧‧半導體堆疊特徵
223‧‧‧堆疊奈米線電晶體
224‧‧‧閘極元件
225‧‧‧堆疊奈米線電晶體
226‧‧‧閘極元件
227‧‧‧細長半導體特徵
229‧‧‧細長半導體特徵
301‧‧‧堆疊奈米線電晶體
302‧‧‧平面
303‧‧‧堆疊奈米線電晶體
304‧‧‧厚度
305‧‧‧堆疊奈米線電晶體
306‧‧‧隔層
307‧‧‧細長半導體特徵
308‧‧‧厚度
309‧‧‧細長半導體特徵
310‧‧‧隔層
311‧‧‧細長半導體特徵
312‧‧‧厚度
314‧‧‧隔層
320‧‧‧節距
322‧‧‧節距
324‧‧‧節距
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
圖1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J為本揭露之部分實施例之具有不同特徵之堆疊奈米線電晶體之製程示意圖。
圖1K為本揭露之部分實施例之堆疊奈米線電晶體的透視圖。
圖2A、2B、2C、2D、2E、及2F為本揭露之部分實施例圖之具有不同特徵之堆疊奈米線電晶體之製程示意圖。
圖3A及3B為本揭露之部分實施例之具有各特徵之堆疊奈米線電晶體的示意圖。
圖4為本揭露之部分實施例圖之具有各特徵之堆疊奈米線電晶體的方法之流程圖。
圖5為本揭露之部分實施例圖之具有各特徵之堆疊奈米線電晶體的方法之流程圖。
以下揭示內容提供許多不同實施例或實施例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實施例以簡化本發明。當然，此些實施例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本發明可在各實施例中重複元件符號及/或字母。此重複 係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
如上文描述，在積體電路中各電晶體提供不同功能。儘管需要此等不同電晶體具有不同功能以更好提供其用途，但難以在單一電路中製造多堆疊奈米線電晶體。根據本文描述之原理，製造堆疊奈米線電晶體之方法可適用於具有不同特徵之電晶體。因此，可在積體電路中針對所欲之用途製造電晶體。
圖1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J為本揭露之部分實施例之具有不同特徵之堆疊奈米線電晶體之製程示意圖。圖1A闡明在半導體基板102上形成之半導體堆疊104。半導體堆疊104包括複數個第一半導體層106及複數個第二半導體層108。半導體堆疊104由第一半導體層106與第二半導體層108交替堆疊而成。
半導體基板102可係用於半導體製造製程之半導體晶圓。在一實施例中，半導體基板102可由矽製備。亦可使用其他半導體材料。在本實施例中，半導體晶圓分為兩不同區 域110、112。區域110、112可或可不彼此相鄰。如下文進一步纖細解釋，在第一區域110中形成第一類堆疊奈米線電晶體並在第二區域112中形成第二類堆疊奈米線電晶體。此兩種不同之堆疊奈米線電晶體將具有不同特徵。
半導體層106、108各者可使用磊晶製程生長。在磊晶製程中，將結晶材料生長至結晶基板上。此處，先形第二半導體層108，半導體基板102作為結晶基板，並在基板102上形成第二半導體層108。隨後，形成第一半導體層106，第二半導體層108作為第一半導體層106的結晶基板。
在一實施例中，可由矽製得第一半導體層106。可由鍺矽製得第二半導體層108。如下文進一步詳細描述，第一半導體層106與第二半導體層108可選用不同材料以進行選擇性蝕刻。由於最終將移除第二半導體層108，故在進行蝕刻製程後，在移除第二半導體層108的同時亦需大致上地完整保留第一半導體層106。亦可使用其他半導體材料。例如，可由鍺矽(SiGe)、鍺(Ge)、錫鍺(GeSn)、錫鍺矽(SiGeSn)、或第III至V族半導體製備第一半導體層106或第二半導體層108。
圖1B闡明將半導體堆疊104圖案化為複數個半導體堆疊特徵114的圖案化製程。可使用各種微影技術執行圖案化製程。例如，可將光阻層施加在半導體堆疊104頂部。隨後將此光阻層經由光罩暴露於光源。隨後顯像此光阻層以暴露半導體堆疊104之一些區域同時覆蓋半導體堆疊104之其他區域。隨後進行蝕刻製程以移除半導體堆疊104之暴露的區域。在一實施例中，蝕刻製程可為各向異性蝕刻製程諸如乾式蝕刻 製程。可設計蝕刻製程來將溝槽115製成至所欲之深度。在本實施例中，所欲之深度延伸至半導體基板102。
圖1C闡明在由圖案化製程製得之溝槽115中形成隔離特徵116。在一些實施例中，可由介電材料製備隔離特徵116。可藉由將隔離特徵材料沉積至溝槽115中並隨後執行平坦化製程諸如化學機械研磨(chemical mechanical polishing；CMP)製程以曝露半導體堆疊特徵114之頂部來形成此隔離特徵116。在一些實施例中，在形成隔離特徵116前，可應用氧化物沉積製程以在半導體堆疊特徵114表面以及半導體基板102經暴露之部分上產生襯墊(未圖示)。可隨後對襯墊執行退火製程。
圖1D闡明移除在第二區域112中之半導體堆疊特徵114，並形成在第二區域112中之隔離特徵116間的溝槽117。在第一區域110中之半導體堆疊特徵114仍保留。在一實施例中，使用蝕刻製程移除在第二區域112中之半導體堆疊特徵114。可將此蝕刻製程設計為選擇性移除半導體堆疊特徵114同時大體上完整地保留隔離特徵116。此蝕刻製程可為濕式蝕刻製程或乾式蝕刻製程。為了在移除製程期間保護在第一區域110中之半導體堆疊特徵114，可在第一區域110上形成光阻層及/或硬遮罩層(未圖示)。
圖1E係圖示使用第二半導體堆疊120替代半導體堆疊特徵之圖。形成第二半導體堆疊120導致在溝槽117中之隔離特徵間形成半導體堆疊特徵118。可藉由與第一半導體堆疊104相似之方式形成第二半導體堆疊120。特定言之，可使 用磊晶生長製程形成第二半導體堆疊120。類似第一半導體堆疊104，第二半導體堆疊120亦可在兩種不同類型半導體材料間交替。然而，第二半導體堆疊120與第一半導體堆疊104之特徵不同。在本實施例中，在半導體堆疊120中各半導體層之厚度與第一半導體堆疊104之半導體層厚度不同。此外，第二半導體堆疊120中各類型層之數量與第一半導體堆疊104中各類型層之數量不同。亦可存在其他變化。繼形成第二半導體堆疊120之後，化學機械研磨製程可用於使此晶圓頂面平坦使得半導體堆疊特徵118之頂面與隔離特徵116之頂面共面。此外，半導體堆疊特徵114之頂面基本上與半導體堆疊特徵118之頂面共面。
可針對特殊類型電晶體設計第二半導體堆疊120之不同特徵。如上文描述，積體電路通常包括針對不同功能之電晶體。部分功能，諸如輸入/輸出可受益於較厚之通道。如下文進一步詳細描述，將移除在各個半導體堆疊特徵114、118中其中一種半導體材料。剩下之半導體材料將用作通道。
圖1F係圖示用以移除部分隔離特徵116之移除製程的圖。可在其中意欲形成閘極元件之部分移除隔離特徵116。本橫截面圖示其中形成閘極之區域。在本實施例中，藉由使得隔離特徵116之頂面與半導體基板102之最頂面共面之方式來蝕刻隔離特徵。
半導體堆疊特徵114、118係垂直於圖示之橫截面延伸的伸長鰭狀結構。在本實施例中，第一半導體層106將形成置於源極與汲極區域間的細長半導體特徵(即，奈米線)。可 在圖1F中圖示之移除製程後形成源極與汲極區域(未圖示)。例如，可移除部分半導體堆疊特徵114、118並隨後使用原位摻雜之單一半導體結構替代以便形成源極或汲極區域。
圖1G與1H闡明形成用於在第一區域中電晶體之閘極元件。圖1G闡明移除第一半導體堆疊特徵114之其中一種半導體材料。特定言之，移除第二半導體層108之材料。可使用各向同性蝕刻製程諸如濕式蝕刻製程移除此材料。移除此材料留下若干在源極與汲極區域(未圖示)間懸浮之細長半導體特徵122。
在一些實施例中，在暴露細長半導體特徵122後，可應用額外磊晶生長製程以改變細長半導體特徵122之尺寸及/或形狀。例如，需要稍微增加細長半導體特徵122橫截面之寬度及/或厚度。亦可設計磊晶生長製程來改變細長半導體特徵122之橫截面形狀。例如，細長半導體特徵122之橫截面形狀可係矩形、方形、圓形、橢圓形、菱形、或其他形狀。在一些情況下，各向同性蝕刻製程可用於減小暴露的細長半導體特徵122之大小。此磊晶生長或蝕刻製程可用於按需調整細長半導體特徵122之尺寸。
圖1H闡明在第一區域110中形成閘極結構124。在本實施例中，閘極結構124圍繞在細長半導體特徵122之各側面。閘極結構124亦電性連接用於在第一區域110中形成之若干堆疊奈米線電晶體123的閘極元件。
在一些實施例中，在形成閘極結構124前細長半導體特徵122可經各處理及清洗製程。例如，可將熱處理應用 至細長半導體特徵122，溫度在約攝氏850至875度之範圍。清洗製程可用來移除任何氧。
閘極結構124可包括若干材料。在一些實施例中，閘極結構可包括介面層(未圖示)、高介電常數介電層(未圖示)、及金屬閘極層。可首先形成介面層。此介面層可圍繞並接觸各個細長半導體特徵122之各側面。此介面層包括含有氧化物之材料，諸如氧化矽或氮氧化矽，並可藉由使用氧化劑(例如，過氧化氫(H2O2)、臭氧(O3))之化學氧化、電漿增強原子層沉積、熱氧化、原子層沉積、化學氣相沉積、及/或其他適宜方法來形成。
在形成介面層後，可在各個細長半導體特徵122周圍介面層上形成高介電常數介電層。高介電常數介電材料具有高介電常數，例如，大於熱氧化矽(~3.9)之介電常數。高介電常數介電材料可包括氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化釔、鈦化鍶、氮氧化鉿(HfOxNy)、其他適宜金屬氧化物、或其組合。此高介電常數介電層可藉由原子層沉積、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、金屬有機物CVD(MOCVD)、濺鍍、其他適宜製程、或其組合形成。
在形成介面層與高介電常數介電層之後，可形成閘極層。閘極層包括導電材料諸如金屬材料。例如，閘極層可包括鎢、鈦、鉭、或其他適宜金屬閘極材料。可使用各種適宜 沉積製程形成閘極層。在本實施例中，閘極層與第一區域110中之多個電晶體(藉由多個伸長結構堆疊製造)互連。
圖1I及1J闡明形成用於在第二區域112中之電晶體的閘極元件。圖1I闡明移除第二半導體堆疊特徵118之其中一種半導體材料。特定言之，移除形成第二半導體層108之材料。可使用各向同性蝕刻製程諸如濕式蝕刻製程移除此材料。移除此材料留下在源極與汲極區域(未圖示)間懸浮之若干細長半導體特徵126。
在一些實施例中，在暴露細長半導體特徵126之後，可應用額外磊晶生長製程來改變細長半導體特徵126之尺寸及/或形狀。例如，需要稍微增加細長半導體特徵126橫截面之寬度及/或厚度。在一些情況下，各向同性蝕刻製程可用於減少經暴露之細長半導體特徵126之尺寸。此等磊晶生長或蝕刻製程可用於按需調整細長半導體特徵126之尺寸。例如，細長半導體特徵126之橫截面形狀可係矩形、方形、圓形、橢圓形、菱形或其他形狀。細長半導體特徵126之大小和形狀可與細長半導體特徵122之大小與形狀不同。
圖1J闡明形成在第二區域112中之閘極結構128。在本實施例中，閘極結構128圍繞細長半導體特徵126之各側面面。閘極結構128亦電性連接在第二區域112中形成之若干堆疊奈米線電晶體125的閘極元件。
在一些實施例中，在形成閘極結構128之前細長半導體特徵126亦可經各種處理及清洗製程。閘極結構128亦可包括若干材料。例如，類似閘極結構124，閘極結構128可 包括介面層、高介電常數介電層、及金屬閘極層。在一些實施例中，閘極結構128之介面層及高介電常數介電層之厚度可與閘極結構124之介面層及高介電常數介電層之厚度不同。用於閘極結構128之金屬材料可與用於閘極結構124之金屬材料不同。
儘管堆疊奈米線電晶體123、125具有不同特徵，諸如不同厚度、不同節距、及不同數量奈米線，但堆疊奈米線電晶體123、125二者之最頂部細長半導體特徵122、126之頂面係大體上共面。因此，儘管元件特徵不同，晶圓之區域110與112係大體上平坦。此配置可簡化後續層之形成。例如，可在堆疊奈米線電晶體123、125頂部形成層間介電層(interlayer dielectric；ILD)。可在此層間介電層層中隨後形成各互連。在一些實施例中，最底部細長半導體特徵122、126之底面可係大體上共面。然而，在一些實施例中，最底部細長半導體特徵122、126之底面與彼此偏離。
圖1K係圖示包括細長半導體特徵151之堆疊的堆疊奈米線電晶體150透視圖之圖。堆疊奈米線電晶體150可對應在圖1J中圖示之堆疊奈米線電晶體123、125之一。細長半導體特徵151可對應在圖1J中圖示之細長半導體特徵122、126。根據本實施例，圖示細長半導體特徵151堆疊在彼此頂部。堆疊奈米線電晶體150包括第一源極/汲極區域152、第一隔層154、閘極區域156、第二隔層158、及第二源極/汲極區域160。第一隔層154位於第一源極/汲極區域152與閘極區域156間。第二隔層158位於閘極區域156與第二源極/汲極區域 160間。圖1A至1J闡明隨著形成堆疊奈米線電晶體150穿過閘極區域156之橫截面。
穿過閘極區域156之部分細長半導體特徵151作為堆疊奈米線電晶體150之通道。穿過源極/汲極區域152、160之部分細長半導體特徵151作為堆疊奈米線電晶體150之源極及汲極。源極/汲極區域152、160可電性連接至源極/汲極接點(未圖示)。相似地，此閘極區域156可電性連接至閘極接點(未圖示)。因此，堆疊奈米線電晶體150能夠在積體電路中工作。
圖2A、2B、2C、2D、2E、及2F為本揭露之部分實施例圖之具有不同特徵之堆疊奈米線電晶體之製程示意圖。圖2A至2F闡明在圖案化半導體堆疊二者之前形成第二半導體堆疊之製程。圖2A闡明將第一半導體堆疊206製形成在半導體基板102上。半導體堆疊206包括第一半導體層208及第二半導體層210。半導體堆疊206為第一半導體層208與第二半導體層210交替組成。
在本實施例中，圖示半導體基板102之兩個不同區域202、204。區域202、204可或可不彼此相鄰。如下文進一步詳細解釋，可在第一區域202中形成第一類型堆疊奈米線電晶體且可在第二區域204中形成第二類型堆疊奈米線電晶體。此等兩個不同元件可具有不同特徵。
複數個半導體層208、210各者可藉由使用磊晶生長製程生長。在一實施例中，可由矽製備第一半導體層208。由鍺矽製備第二半導體層210。如下文進一步詳細描述，第一半導體層208與第二半導體層210可選用不同材料以進行選擇 性蝕刻。由於將最終移除第二半導體層210，需要具有將移除第二半導體層210同時大體上完整地保留第一半導體層208的蝕刻製程。可使用其他半導體材料。例如，可由鍺矽、鍺(Ge)、錫鍺(GeSn)、錫鍺矽(SiGeSn)、或第III至V族半導體製備第一半導體層208或第二半導體層210。
根據本實施例，經圖案化之遮罩212用於保護半導體堆疊206之一些區域同時暴露半導體堆疊206之其他區域。特定言之，暴露意欲替代之區域並由經圖案化之遮罩212覆蓋意欲保留之區域。在本實施例中，經圖案化之遮罩212保護在第一區域202上之半導體堆疊206同時暴露在第二區域204之上半導體堆疊206。
圖2B係圖示移除半導體堆疊206之經暴露區域之圖。此經暴露之區域，即，區域204，可使用各向異性蝕刻製程諸如乾式蝕刻製程移除。在此製程期間，經圖案化之遮罩212保護在第一區域202上之半導體堆疊206。
圖2C係圖示用以在第二區域204中形成第二半導體堆疊214的說明性形成製程之圖。第二半導體堆疊214為第一半導體層216與第二半導體層218交替組成。第二半導體堆疊214與第一半導體堆疊206相似但具有不同特徵。例如，第二半導體堆疊214可具有與第一半導體堆疊206不同之半導體材料。此外，第二半導體堆疊214可具有與第一半導體堆疊206不同數量之層。在第二半導體堆疊214中之層可具有與第一半導體堆疊206之層不同的厚度及節距。可使用磊晶生長製程來 形成第二半導體堆疊。在形成第二半導體堆疊214之後，可使用化學機械研磨製程來使此晶圓頂面平坦。
圖2D闡明圖案化製程以在第一區域202中形成第一組半導體堆疊特徵220及在第二區域204中形成第二組半導體堆疊特徵222。此圖案化與上文依照附圖1B描述之圖案化相似。圖案化可在半導體基板102中產生鰭結構。
圖2E係圖示在半導體堆疊特徵220、222間形成隔離特徵221之圖。可藉由在半導體堆疊特徵220、222間之空間內沉積介電材料形成隔離特徵221。隨後，可使用蝕刻製程來調整隔離特徵之高度使得其大體上與半導體基板102內之頂表面共面。隔離特徵221可以與上文依照附圖1E至1F描述之隔離特徵相似的方式形成。
圖2F係圖示在第一區域202中第一組堆疊奈米線電晶體223及在第二區域204中第二組堆疊奈米線電晶體225之圖。可與上文在附圖1G至1J中描述之堆疊奈米線特徵相似形成堆疊奈米線電晶體223、225。特定言之，對於第一區域202而言，從半導體堆疊特徵220中移除第二半導體層210。隨後，圍繞各個堆疊奈米線電晶體223之餘留之細長半導體特徵227形成閘極元件224。對於第二區域204而言，從半導體堆疊特徵222中移除一類半導體材料。隨後，圍繞堆疊奈米線電晶體225之餘留之細長半導體特徵229各者形成閘極元件226。
儘管圖2A至2F闡明形成兩種不同類型堆疊奈米線電晶體之製程，使用本文描述原理之其他製程可用於形成多於兩種類型之堆疊奈米線電晶體。例如，可從第三區域移除部 分第一半導體堆疊。隨後，可在第三區域中形成第三半導體堆疊。第三半導體堆疊可具有與第一半導體堆疊206及第二半導體堆疊214不同之特徵。
圖3A及3B係圖示具有各個特徵之說明性堆疊奈米線電晶體之圖。圖3A闡明第一類堆疊奈米線電晶體301及第二類堆疊奈米線電晶體303。第一類堆疊奈米線電晶體301各者具有四個垂直堆疊之細長半導體特徵307。第二類堆疊奈米線電晶體303各者亦具有四個垂直堆疊之細長半導體特徵309。因此，在本實施例中，兩類型堆疊奈米線電晶體301、303在各電晶體中具有相同數量之細長半導體特徵。此外，細長半導體特徵307及伸長細長半導體特徵309各者由相同半導體材料製備。
在本實施例中，細長半導體特徵309之厚度308小於細長半導體特徵307之厚度304。此外，在細長半導體特徵309間之隔層310大於在細長半導體特徵307間之隔層306。由此，在細長半導體特徵309間之節距322與在細長半導體特徵307間之節距320不同。在一些實施例中，在細長半導體特徵307間之隔層306等於細長半導體特徵307之厚度304，堆疊奈米線電晶體301亦如此。然而，在細長半導體特徵309間之隔層310與細長半導體特徵309之厚度308不同。在本實施例中，隔層310大於厚度308。然而，在一些實施例中，在細長半導體特徵間之隔層可小於細長半導體特徵之厚度。細長半導體特徵307、309之厚度可在約3至20奈米範圍內。此外，在本 實施例中，兩種類型堆疊奈米線電晶體301、303之最頂部細長半導體特徵307、309之頂面係沿著平面302大體上共面。
圖3B闡明第一類堆疊奈米線電晶體301及第三類堆疊奈米線電晶體305。儘管第一類堆疊奈米線電晶體301具有四個細長半導體特徵307，第三類堆疊奈米線電晶體305僅具有兩個垂直堆疊之細長半導體特徵311。因此，第一類堆疊奈米線電晶體301具有與第三類型堆疊奈米線電晶體305不同數量之細長半導體特徵。此外，細長半導體特徵311由與細長半導體特徵307不同之半導體材料製備。
在本實施例中，細長半導體特徵311之厚度312大於細長半導體特徵307之厚度304。此外，在細長半導體特徵311間之隔層314大於在細長半導體特徵307間之隔層306。因此，在細長半導體特徵311間之節距324與在細長半導體特徵307間之節距320不同。此外，兩種類型堆疊奈米線電晶體301、305之最頂部細長半導體特徵307、311之頂面係沿著平面302大體上共面。
圖4係圖示形成具有各個特徵之堆疊奈米線電晶體的說明性方法400之流程圖且其中在圖案化用於第一類堆疊奈米線電晶體之半導體堆疊後形成用於第二類堆疊奈米線電晶體之半導體堆疊。根據本實施例，方法400包括使用磊晶生長製程形成第一半導體堆疊之步驟402。第一半導體堆疊包括與第二半導體層交替之第一半導體層。第一半導體層包括第一半導體材料且第二半導體層包括與第一半導體材料不同之第 二半導體材料。可如上文附圖1A描述形成第一半導體層與第二半導體層。
根據本實施例，方法400進一步包括圖案化第一半導體堆疊以形成一組半導體堆疊特徵之步驟404。此組半導體堆疊特徵可包括將最終形成之第一類堆疊奈米線電晶體之特徵以及為第二類堆疊奈米線電晶體之特徵。可如依照附圖1B描述執行圖案化製程。
根據本實施例，方法400進一步包括在半導體堆疊特徵間形成隔離特徵之步驟406。可在對應第一類堆疊奈米線電晶體之第一區域與對應第二類堆疊奈米線電晶體之第二區域間形成此隔離特徵。可如上文附圖1C描述形成此隔離特徵。
根據本實施例，方法400進一步包括移除至少一半導體堆疊特徵，由此形成至少一溝槽的步驟408。例如，在對應第二類堆疊奈米線電晶體之區域中移除一個半導體堆疊特徵。可如上文附圖1D描述執行此移除製程。
根據本實施例，方法400進一步包括在溝槽中使用磊晶生長製程形成第二半導體堆疊之步驟410，第二半導體堆疊具有與第一半導體堆疊不同之特徵。此第二半導體堆疊可最終變為第二類堆疊奈米線電晶體。可如上文附圖1E描述執行形成第二半導體堆疊。可如上文附圖1F至1J描述完成第一類型堆疊奈米線電晶體及第二類型堆疊奈米線電晶體。
圖5係圖示形成具有各個特徵之堆疊奈米線電晶體的說明性方法之流程圖且其中在圖案化兩類型堆疊奈米線 電晶體之半導體堆疊前形成第一類堆疊奈米線電晶體及第二類堆疊奈米線電晶體之半導體堆疊。根據本實施例，方法500包括在基板上形成第一半導體堆疊之步驟502。第一半導體堆疊包括與第二半導體層交替之第一半導體層，第一半導體層包括第一半導體材料且第二半導體層包括與第一半導體材料不同之第二半導體材料。可如上文附圖2A描述形成第一半導體堆疊。
根據本實施例，方法500進一步包括移除在基板第一區域上之第一部分第一半導體堆疊並保留在基板第二區域上之第二部分第一半導體堆疊的步驟504。此可使用光微影圖案化技術達成。例如，此可如上文附圖2B描述達成。在此情況下，第一區域對應區域204且第二區域對應區域202。
根據本實施例，方法500進一步包括在基板之第一區域上形成第二半導體堆疊之步驟506，第二半導體堆疊具有與第一半導體堆疊不同之特徵。以與第一半導體堆疊相似之方式形成第二半導體堆疊。可如上文附圖2C描述形成第二半導體堆疊。
根據本實施例，方法500進一步包括圖案化第一半導體堆疊與第二半導體堆疊以在第一區域上形成第一組半導體堆疊特徵及在第二區域上形成第二組半導體堆疊特徵的步驟508。此圖案化製程可如上文附圖2D描述形成。在此情況下，第一組半導體堆疊特徵對應至半導體堆疊特徵222及第二組半導體堆疊特徵對應至半導體堆疊特徵220。可隨後如在圖2E至2F中描述完成堆疊奈米線電晶體。
使用本文描述之原理，可使用高效流程形成各類型堆疊奈米線電晶體。特定言之，此等堆疊奈米線電晶體可具有適宜不同電晶體功能諸如輸入/輸出、儲存、及核心電晶體的不同特徵。可使用上文描述之製程形成不同類型堆疊奈米線電晶體以具有堆疊奈米線(伸長半導體結構)之不同特徵。此外，除具有各奈米線特徵外，不同堆疊奈米線電晶體之最頂部的奈米線可大體上共面。
本揭露之一實施例為一種製造堆疊奈米線電晶體之方法，包含使用磊晶生長製程形成第一半導體堆疊，第一半導體堆疊包含與第二半導體層交替之第一半導體層，第一半導體層包含第一半導體材料且第二半導體層包含與第一半導體材料不同之第二半導體材料。圖案化第一半導體堆疊以形成一組半導體堆疊特徵。在半導體堆疊特徵間形成隔離特徵。移除半導體堆疊特徵中至少一者，由此形成至少一溝槽。以及在溝槽中使用磊晶生長製程形成第二半導體堆疊，第二半導體堆疊具有與第一半導體堆疊不同之特徵。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
102‧‧‧基板
110‧‧‧區域
112‧‧‧區域
122‧‧‧細長半導體特徵
123‧‧‧堆疊奈米線電晶體
124‧‧‧閘極結構
125‧‧‧堆疊奈米線電晶體
126‧‧‧細長半導體特徵
128‧‧‧閘極結構

Claims (1)

  1. 一種製造堆疊奈米線電晶體之方法，包含：使用一磊晶生長製程形成一第一半導體堆疊，該第一半導體堆疊包含與一第二半導體層交替之一第一半導體層，該第一半導體層包含一第一半導體材料且該第二半導體層包含與該第一半導體材料不同之一第二半導體材料；圖案化該第一半導體堆疊以形成一組半導體堆疊特徵；在該組半導體堆疊特徵間形成隔離特徵；移除該組半導體堆疊特徵中至少一者，由此形成至少一溝槽；以及在該溝槽中使用一磊晶生長製程形成一第二半導體堆疊，該第二半導體堆疊具有與該第一半導體堆疊不同之特徵。
TW105133753A 2015-11-16 2016-10-19 堆疊奈米線電晶體及其製造方法 TWI710137B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/942,546 US10032627B2 (en) 2015-11-16 2015-11-16 Method for forming stacked nanowire transistors
US14/942,546 2015-11-16

Publications (2)

Publication Number Publication Date
TW201719895A true TW201719895A (zh) 2017-06-01
TWI710137B TWI710137B (zh) 2020-11-11

Family

ID=58692044

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133753A TWI710137B (zh) 2015-11-16 2016-10-19 堆疊奈米線電晶體及其製造方法

Country Status (3)

Country Link
US (3) US10032627B2 (zh)
CN (1) CN106711043A (zh)
TW (1) TWI710137B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715317B (zh) * 2018-11-28 2021-01-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
US11322505B2 (en) 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US12165869B2 (en) 2015-11-16 2024-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors comprising a vertical stack of elongated semiconductor features
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US10170378B2 (en) 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
US10103241B2 (en) * 2017-03-07 2018-10-16 Nxp Usa, Inc. Multigate transistor
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10804367B2 (en) 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
DE102018108821B4 (de) 2017-09-29 2024-12-12 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US10418493B2 (en) 2017-12-19 2019-09-17 International Business Machines Corporation Tight pitch stack nanowire isolation
US10825933B2 (en) * 2018-06-11 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
KR102515393B1 (ko) * 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11031239B2 (en) 2018-06-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium nanosheets and methods of forming the same
US10886368B2 (en) 2018-08-22 2021-01-05 International Business Machines Corporation I/O device scheme for gate-all-around transistors
US11482522B2 (en) * 2018-10-08 2022-10-25 Samsung Electronics Co., Ltd. Semiconductor devices including a narrow active pattern
KR102721833B1 (ko) * 2018-10-08 2024-10-24 삼성전자주식회사 반도체 장치
US11411082B2 (en) 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
US11276832B2 (en) * 2018-11-28 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with diffusion break and method
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
US11830933B2 (en) * 2019-01-04 2023-11-28 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using bottom-up oxidation approach
CN111834300B (zh) * 2019-04-18 2024-07-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11133305B2 (en) 2019-05-15 2021-09-28 International Business Machines Corporation Nanosheet P-type transistor with oxygen reservoir
KR102781503B1 (ko) * 2019-05-29 2025-03-17 삼성전자주식회사 집적회로 소자
US11430892B2 (en) 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
CN112018113A (zh) 2019-05-29 2020-12-01 台湾积体电路制造股份有限公司 半导体装置及其形成方法
KR102814839B1 (ko) * 2019-06-11 2025-05-30 삼성전자주식회사 반도체 소자
US11245029B2 (en) * 2019-08-22 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11205711B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Selective inner spacer implementations
US11205650B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output semiconductor devices
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11621195B2 (en) * 2019-10-30 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US12249622B2 (en) * 2019-12-13 2025-03-11 Intel Corporation Nanoribbon thick gate devices with differential ribbon spacing and width for SOC applications
DE102020115785A1 (de) * 2019-12-17 2021-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und verfahren zu deren herstellung
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11404417B2 (en) 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11855225B2 (en) 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial bridge feature and methods of forming the same
CN113130484A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体装置
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11195937B2 (en) 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11374105B2 (en) * 2020-03-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet device with dipole dielectric layer and methods of forming the same
US11532711B2 (en) 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11417766B2 (en) 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
DE102020131030A1 (de) 2020-05-12 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Siliziumkanal-anlassen
US11670723B2 (en) 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11532627B2 (en) 2020-05-22 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11232988B2 (en) 2020-05-29 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Wavy profile mitigation
US11302580B2 (en) 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet thickness
US11532626B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US11508736B2 (en) 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11158634B1 (en) 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US12513984B2 (en) * 2020-06-18 2025-12-30 Intel Corporation Double-sided integrated circuit transistor structures with depopulated bottom channel regions
US11637109B2 (en) 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11508828B2 (en) * 2020-07-06 2022-11-22 Applied Materials, Inc. Selective silicon etch for gate all around transistors
US11233005B1 (en) 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11245036B1 (en) 2020-07-21 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention
US11735669B2 (en) 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11450673B2 (en) 2020-07-31 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Connection between source/drain and gate
US11329168B2 (en) 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11450662B2 (en) 2020-08-10 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation structure
US11437373B2 (en) 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US20220052206A1 (en) * 2020-08-14 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate Devices with Varying Channel Layers
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US12279451B2 (en) 2020-08-31 2025-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain feature with multiple epitaxial layers
US11355502B2 (en) 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate recess and methods of forming the same
US11437245B2 (en) 2020-09-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium hump reduction
US11404576B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
US12078551B2 (en) 2020-10-13 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Complementary bipolar junction transistor
US11600625B2 (en) 2020-10-14 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an offset source/drain feature and method of fabricating thereof
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US11489078B2 (en) 2020-10-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Lightly-doped channel extensions
US11658119B2 (en) 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11444178B2 (en) 2020-11-13 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Inner spacer liner
US11362217B1 (en) 2020-11-23 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming transistors of different configurations
US11699760B2 (en) 2021-01-04 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for stacked multi-gate device
US11527534B2 (en) 2021-01-06 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-insulated semiconductor device
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11728394B2 (en) 2021-01-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US11710737B2 (en) 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US11901428B2 (en) 2021-02-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with backside gate isolation structure and method for forming the same
US11605720B2 (en) 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate cap
US11444170B1 (en) 2021-03-12 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside self-aligned power rail and methods of forming the same
US11916105B2 (en) 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with corner isolation protection and methods of forming the same
US11854896B2 (en) 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with S/D bottom isolation and methods of forming the same
US11615987B2 (en) 2021-03-26 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside via with a low-k spacer
US12191369B2 (en) 2021-03-31 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain engineering process for multigate devices
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11848372B2 (en) 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for reducing source/drain contact resistance at wafer backside
US11605638B2 (en) 2021-04-21 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with multiple threshold voltages
US12324202B2 (en) 2021-05-11 2025-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US12159924B2 (en) 2021-05-13 2024-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for multigate devices with suppressed diffusion
US11791402B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strained channels
US11973128B2 (en) 2021-05-27 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming multi-gate transistors
US11532733B1 (en) 2021-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric isolation structure for multi-gate transistors
US11855081B2 (en) 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epitaxial features
US12080603B2 (en) 2021-08-30 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Active region cut process
US12074206B2 (en) 2021-08-30 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with improved reliability
US12002850B2 (en) * 2021-08-31 2024-06-04 International Business Machines Corporation Nanosheet-based semiconductor structure with dielectric pillar
US12125915B2 (en) 2021-10-13 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain features of multi-gate devices
US20230137766A1 (en) * 2021-11-01 2023-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Structures Having A Continuous Active Region
US12484207B2 (en) 2021-12-23 2025-11-25 Intel Corporation SRAM with channel count contrast for greater read stability
US12237390B2 (en) 2021-12-28 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact feature
CN114944392A (zh) * 2022-03-25 2022-08-26 中国科学院微电子研究所 一种半导体器件及其制造方法
US12538532B2 (en) 2022-05-09 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a gap under a source/drain feature of a multi-gate device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8183104B2 (en) * 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8722472B2 (en) * 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8536029B1 (en) * 2012-06-21 2013-09-17 International Business Machines Corporation Nanowire FET and finFET
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
KR102033579B1 (ko) * 2013-01-25 2019-10-17 삼성전자주식회사 나노 와이어 채널 구조의 반도체 소자 및 그 제조 방법
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
FR3016237B1 (fr) * 2014-01-07 2017-06-09 Commissariat Energie Atomique Dispositif a nanofils de semi-conducteur partiellement entoures par une grille
US9780166B2 (en) * 2015-03-30 2017-10-03 International Business Machines Corporation Forming multi-stack nanowires using a common release material
US10038053B2 (en) * 2015-10-12 2018-07-31 International Business Machines Corporation Methods for removal of selected nanowires in stacked gate all around architecture
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715317B (zh) * 2018-11-28 2021-01-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
US11101359B2 (en) 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US12057485B2 (en) 2018-11-28 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11322505B2 (en) 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
TWI777634B (zh) * 2020-06-30 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11758736B2 (en) 2020-06-30 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric random access memory devices and methods

Also Published As

Publication number Publication date
US10770290B2 (en) 2020-09-08
US10032627B2 (en) 2018-07-24
TWI710137B (zh) 2020-11-11
US20200083041A1 (en) 2020-03-12
CN106711043A (zh) 2017-05-24
US20180323065A1 (en) 2018-11-08
US11387102B2 (en) 2022-07-12
US20170140933A1 (en) 2017-05-18

Similar Documents

Publication Publication Date Title
TWI710137B (zh) 堆疊奈米線電晶體及其製造方法
KR102301251B1 (ko) 게이트 올 어라운드 반도체 장치 및 그 제조 방법
CN109860117B (zh) 用于减小晶体管间隔的切割金属栅极工艺
CN109427777B (zh) 具有倾斜侧壁的切割金属栅极
TWI619178B (zh) 半導體裝置及其製造方法
CN111418063B (zh) 具有集成高k金属控制栅的非易失性分裂栅存储器单元及制造方法
CN107112328B (zh) 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列
CN111128887B (zh) 形成半导体器件的方法
TW201717398A (zh) 半導體裝置及其製造方法
TW201417216A (zh) 製作邏輯電晶體及非依電性記憶體（ｎｖｍ）胞元之方法
TW201729280A (zh) 半導體裝置結構
TWI615969B (zh) 形成半導體裝置結構的方法
US12165869B2 (en) Transistors comprising a vertical stack of elongated semiconductor features
CN110678982B (zh) 新颖的3d nand存储器件及其形成方法
TW202145513A (zh) 記憶體元件
CN107204278B (zh) 在材料层中形成开口的方法
TW201905986A (zh) 半導體裝置與其製作方法
CN106935542A (zh) 半导体元件及其制造方法
TW201911388A (zh) 半導體裝置及製造方法
TW202238733A (zh) 半導體元件及其製造方法
CN110890326B (zh) 用于在半导体鳍片阵列上产生栅极切割结构的方法
TWI579899B (zh) 半導體裝置之製造方法
TW202021043A (zh) 半導體元件及其形成方法
CN110892528A (zh) 半导体器件及其制作方法
CN108364953B (zh) 三维存储器件及其制作过程的器件保护方法