[go: up one dir, main page]

TWI552191B - Connection structure and manufacturing method thereof, semiconductor device - Google Patents

Connection structure and manufacturing method thereof, semiconductor device Download PDF

Info

Publication number
TWI552191B
TWI552191B TW102138065A TW102138065A TWI552191B TW I552191 B TWI552191 B TW I552191B TW 102138065 A TW102138065 A TW 102138065A TW 102138065 A TW102138065 A TW 102138065A TW I552191 B TWI552191 B TW I552191B
Authority
TW
Taiwan
Prior art keywords
electrode
graphene
connection structure
film
cnt
Prior art date
Application number
TW102138065A
Other languages
English (en)
Other versions
TW201440115A (zh
Inventor
佐藤信太郎
Original Assignee
富士通股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通股份有限公司 filed Critical 富士通股份有限公司
Publication of TW201440115A publication Critical patent/TW201440115A/zh
Application granted granted Critical
Publication of TWI552191B publication Critical patent/TWI552191B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/158—Carbon nanotubes
    • C01B32/16—Preparation
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/182—Graphene
    • C01B32/184—Preparation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/881—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being a two-dimensional material
    • H10D62/882—Graphene
    • H10D64/0114—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Description

連接構造及其製造方法、半導體裝置 發明領域
本發明有關於連接構造及其製造方法、半導體裝置。
發明背景
現在的LSI係藉由細微化圖謀其特性的提升。然而，因細微化之進行，電晶體的閘長會變得低於30nm，故產生有細微化之弊害。因此，而嘗試將移動率更高的別的材料用於通道來取代習用之矽，以圖謀提升特性。作為此等材料，雖可舉鍺或InGaAs等化合物半導體為候補，但石墨烯或奈米碳管等移動率極高之所謂奈米碳材料亦受到注目。
先行技術文獻 非專利文獻
非專利文獻1：H. Sugimura et al., Surf. Interf. Anal. 34 (2002) 550.
非專利文獻2：Kang et al., Nature Nanotechnology 2, 230-236 (2007).
發明概要
石墨烯即便在室溫下仍有100,000cm2/Vs左右之高移動率，並且因電子、電洞之移動率無差異，而被期待作為將來之通道材料。然而，因石墨烯為新的通道材料，故作為源電極及汲電極係尚未把握其為適切之電極材料，而現況仍在持續探索。
作為於通道材料使用石墨烯之電晶體(石墨烯．電晶體)的源電極及汲電極，通常係使用將Ti/Au、Ti/Pd等的Ti作為密著層者，或Ni等的電極。然而，其接觸電阻高，即便在最好的情況下其接觸電阻仍為500Ωμm左右。吾人認為在接觸電阻不降低例如一位數以上之情況下，石墨烯．電晶體之實用化是困難的。
本發明係有鑑於前述課題而成者，目的係獲得即便使用奈米碳材料，可實現奈米碳材料與電極之極低的接觸電阻的可靠度高之連接構造及其製造方法、半導體裝置。
本發明之連接構造含有：基板，形成於前述基板上方之奈米碳材料，及與前述奈米碳材料電性連接之電極；又，於前述基板與前述奈米碳材料之間係插入有具有摻雜功能之分子材料。
本發明連接構造之製造方法含有下述步驟：於基板上將具有摻雜功能之分子材料形成之步驟、於前述分子 材料上將奈米碳材料形成之步驟、及形成與前述奈米碳材料電性連接之電極之步驟。
若藉由本發明，即便使用奈米碳材料，亦可獲得可實現奈米碳材料與電極之極低的接觸電阻之可靠度高的連接構造。
1‧‧‧Si基板
2‧‧‧絕緣膜
3‧‧‧分子材料
4‧‧‧奈米碳材料
5‧‧‧電極
11‧‧‧Si基板
12‧‧‧矽氧化膜
13‧‧‧分子材料
13a‧‧‧分子材料
13b‧‧‧分子材料
14‧‧‧石墨烯膜
15a‧‧‧密著膜
15b‧‧‧密著膜
15A‧‧‧凹部
15B‧‧‧凹部
16a‧‧‧源電極
16b‧‧‧汲電極
17‧‧‧閘絕緣膜
18‧‧‧閘電極
21‧‧‧CNT膜
21a‧‧‧CNT膜
31‧‧‧CNT膜
31a‧‧‧CNT膜
圖1係顯示依第1實施形態之連接構造之構成的概略剖面圖。
圖2A係以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖2B係接續圖2A，以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖2C係接續圖2B，以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖3A係接續圖2C，以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖3B係接續圖3A，以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖3C係接續圖3C，以步驟順序顯示依第2實施形態之石墨烯．電晶體之製造方法的概略剖面圖。
圖4A係顯示在依第2實施形態之石墨烯．電晶體之製造方法中預定步驟的概略平面圖。
圖4B係顯示在依第2實施形態之石墨烯．電晶體之製造 方法中預定步驟的概略平面圖。
圖5A係顯示依第3實施形態之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖5B係接續圖5A，顯示依第3實施形態之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖6A係接續圖5B，顯示依第3實施形態之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖6B係接續圖6A，顯示依第3實施形態之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖7A係顯示在依第3實施形態之CNT．電晶體之製造方法中預定步驟的概略平面圖。
圖7B係顯示在依第3實施形態之CNT．電晶體之製造方法中預定步驟的概略平面圖。
圖7C係顯示在依第3實施形態之CNT．電晶體之製造方法中預定步驟的概略平面圖。
圖8A係顯示依第3實施形態變形例之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖8B係接續圖8A，顯示依第3實施形態變形例之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖9A係接續圖8B，顯示依第3實施形態變形例之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖9B係接續圖9A，顯示依第3實施形態變形例之CNT．電晶體之製造方法之主要步驟的概略剖面圖。
圖10A係顯示在依第3實施形態變形例之CNT．電晶體 之製造方法中預定步驟的概略平面圖。
圖10B係顯示在依第3實施形態變形例之CNT．電晶體之製造方法中預定步驟的概略平面圖。
圖10C係顯示在依第3實施形態變形例之CNT．電晶體之製造方法中預定步驟的概略平面圖。
用以實施發明之形態
(第1實施形態)
於本實施形態係針對本發明基本構成之連接構造的概略構成做說明。此連接構造可適用在使用奈米碳材料之各種電晶體或電洞元件等。
圖1係顯示依第1實施形態之連接構造之構成的概略剖面圖。
依本實施形態之連接構造，係在作為基板之Si基板1上形成絕緣膜2，且在絕緣膜2上設置有由具有摻雜功能之摻雜物分子所構成之分子材料3、奈米碳材料4、及與奈米碳材料4電性連接之電極5所構成。
基板亦可使用絕緣基板等取代Si基板1。絕緣膜2例如為矽氧化膜等。
分子材料3係將電荷(電子或電洞)供與奈米碳材料4之摻雜物分子，例如為由下述中任1種分子所構成者：F4-TCNQ(2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane)、F2-TCNQ、F-TCNQ、TCNQ、氟化稠五苯、PEI(Polyethylenimine)、重氮鹽(4-(N,N-Dimethylamino) benzenediazonium Tetrafluoroborate、4-Bromobenzenediazonium Tetrafluoroborate等)、苄基紫原、氟化烷基矽烷(heptadecafluoro-1,1,2,2-tetrahydro-decyl-1-trimethoxysilane等)、3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷。
於此，F4-TCNQ、F2-TCNQ、F-TCNQ、TCNQ、氟化稠五苯、重氮鹽、苄基紫原、氟化烷基矽烷係作為p型摻雜物發揮功能之分子。
PEI、3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷係作為n型摻雜物發揮功能之分子。
分子材料3亦可作為單分子層之所謂的SAM膜。作為SAM膜，在形成部表面為矽氧化膜等氧化物系時，主要係使用有機矽烷系(3-胺基丙基三甲氧基(乙氧基)矽烷等)，但於形成於例如金屬表面時，亦可使用有機硫系(烷硫等)。
於本實施形態中，分子材料3其作為摻雜物分子，例如係以由3-胺基丙基三甲氧基矽烷所構成之有機矽烷系的SAM膜而形成。而分子材料3係以在絕緣膜2上與奈米碳材料4之與電極5的連接部位對位的方式，插入在絕緣膜2與奈米碳材料4之間。
奈米碳材料4係石墨烯或奈米碳管，且係在絕緣膜2之上方隔著分子材料3而配置。
電極5係由幾乎不調變奈米碳材料4之電子狀態 的導電材料、例如Au、Ag、Al、Pt、Cu、Ir及Pd中任1種金屬材料所構成。於圖1之例式中，電極5係一對之電極。
於本實施形態之連接構造，在絕緣膜2與奈米碳材料4之間，係插入有由摻雜物分子所構成之分子材料3。分子材料3係與奈米碳材料4之與電極5的連接部位對位而配置。藉此構成，奈米碳材料4會從分子材料3之摻雜物分子被供給電荷故狀態密度會増加。藉此，奈米碳材料4與電極5的接觸電阻會大幅降低。
如以上之說明，若藉由本實施形態，即便使用奈米碳材料3，亦可實現奈米碳材料3與電極5之極低的接觸電阻之可靠度高的連接構造。
(第2實施形態)
於本實施形態中，係揭示適用依第1實施形態之連接構造，且於通道材料使用石墨烯之電晶體(石墨烯．電晶體)。於本實施形態中係同時說明石墨烯．電晶體之構成及其之製造方法。
圖2A~圖3C係以步驟順序顯示依第2實施形態石墨烯．電晶體之製造方法的概略剖面圖。圖4A、圖4B係顯示依第2實施形態之石墨烯．電晶體之製造方法中預定步驟的概略平面圖。圖3A係相當於沿著圖4A、圖4B之虛線I-I’之剖面。
首先，如圖2A所示，將分子材料13形成。
詳細來說係在基板，於此係準備Si基板11，在Si基板11上利用熱氧化等形成矽氧化膜12。
接著，在矽氧化膜12上利用氣相法(參照非專利 文獻2)形成分子材料13作為SAM膜。
詳細來說，係將已形成有矽氧化膜12之Si基板11，與已置入開放容器之摻雜物分子，於此係3-胺基丙基三甲氧基矽烷，於大氣壓力下封入手套箱內之鐵氟龍(註冊商標)製密閉容器中。之後，將鐵氟龍(註冊商標)製密閉容器置於電爐內，進行數小時左右的加熱處理。加熱溫度例如設為100℃。藉此加熱處理，於矽氧化膜12上會形成3-胺基丙基三甲氧基矽烷之SAM膜。
接著，於所形成之SAM膜施行各種處理。具體上係依順進行乙醇處理、甲苯處理、1mM之氫氧化鉀處理、1mM之硝酸處理各10分鐘左右。之後，以純水洗淨後，以N2進行吹氣處理。
藉由以上，來形成由SAM膜所構成之分子材料13。
接下來如圖2B所示，將分子材料13圖案成形。詳細來說，係於分子材料13上塗布光阻劑，並藉由微影術將光阻劑加工，將光阻劑殘留在分子材料13上之電極形成預定部位。使用此光阻劑作為光罩，將分子材料13以強酸(硝酸等)進行濕式蝕刻，將分子材料13之露出部分圖案成形。亦可進行利用氧電漿等之乾式蝕刻代替此濕式蝕刻。之後，藉由使用預定藥水之濕式蝕刻等除去光阻劑。藉由以上，僅在矽氧化膜12上之電極形成預定部位會有分子材料13殘留。而將殘存之分子材料13做為分子材料13a、13b。
接下來如圖2C所示，在分子材料13a、13b上轉印形成石墨烯膜14。
首先，形成石墨烯。
詳細來說，例如將下述基體設置在CVD裝置內，並將原料氣體導入CVD裝置內；該基體係在附氧化膜之矽基板上形成有1000nm左右厚度的銅薄膜者。作為原料氣體，係使用例如甲烷(CH4)、H2、Ar之混合氣體。將CH4氣體之流量設為0.75sccm左右，H2氣體之流量設為100sccm左右，Ar氣體之流量設為1000sccm左右。
以前述之成長條件，例如60分鐘左右，堆積石墨烯。該石墨烯其顆粒尺寸很大，並形成作為單結晶且單層(單原子層)。在此，藉由適宜調控成長條件(例如將成長時間設定較長等)，亦可形成2層、3層或其以上之層數。
接著，將形成於基體上之石墨烯轉印至分子材料13a、13b上。將已轉印之石墨烯利用適宜之微影術及蝕刻進行圖案成形。蝕刻係使用氧電漿進行。藉由以上，於分子材料13a、13b上形成用以構成通道區域之石墨烯膜14。
接下來如圖3A所示，在石墨烯膜14上隔著密著膜15a、15b而形成源電極16a及汲電極16b。
首先，如圖3A及圖4A所示，在石墨烯膜14上於導電性密著膜15a、15b及此等之上形成電極材料。
詳細來說，係將光阻劑塗布在包含石墨烯膜14上之整面，並利用微影術來加工光阻劑而形成預定之開口。將密著材料及電極材料連續地堆積在包含開口內之整面。密著材料係Ti、Cr及Ni中任1種之金屬材料，於此係將Ti堆積成1nm左右之厚度。電極材料係Au、Ag、Al、Pt、Cu、Ir及 Pd中任1種之金屬材料，於此係將Au堆積成5nm左右之厚度。利用掀離(Lift-off)法，除去光阻劑及其上之Ti及Au。藉由以上，在石墨烯膜14上於導電性密著膜15a、15b及此等之上形成Au。另外於圖4A，考慮到圖面的易看性，而省略密著膜15a、15b上之Au之圖示。
密著膜15a、15b(及此等之上的Au)係形成成覆蓋石墨烯膜14上之電極形成預定部位的電極形狀，且該石墨烯膜14包含相當於分子材料13a、13b上之部位，但密著膜15a、15b(及此等之上之Au)係形成較之後形成之電極的面積更小。具體上，係於密著膜15a、15b，以使在石墨烯膜14上於互相相對之部分留出通道邊緣部之方式，形成凹部15A、15B。當將石墨烯膜14之全寬設為W0、相當於石墨烯膜14之通道邊緣部之部分設為W1時，係以寬W0中之寬W1的比例R滿足：R=2W1/W0×100≦10%
之方式來形成凹部15A、15B。凹部15A、15B之凹深度D係調節在10nm左右以上且5μm左右以下。Ti、Cr、Ni等之密著材料因會將石墨烯之電子狀態調變，而有使接觸電阻惡化之虞。於本實施形態中，係在會從電極注入電荷之通道邊緣部附近除去密著材料來形成凹部15A、15B。藉此，於已電極形成時，會在凹部15A、15B，設置電極與石墨烯膜14直接接觸之部位，而可盡可能地抑制石墨烯膜14之電子狀態之調變。前述之比例R只要在10%以下，電子狀態之調變則會降低至幾乎不成問題之程度。
接著，如圖3A及圖4B所示，在密著膜15a、15b及此等之上之Au上，形成源電極16a及汲電極16b。
詳細來說，係將光阻劑塗布在包含密著膜15a、15b及此等之上之Au上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料、於此係將Au以蒸鍍法等堆積在包含開口內之整面，例如50nm左右之厚度。並利用掀離法，除去光阻劑及其上之Au。藉由以上，形成覆蓋密著膜15a、15b之源電極16a及汲電極16b。在源電極16a及汲電極16b之與石墨烯膜14電性連接之部位的下方，係有分子材料13a、13b。源電極16a及汲電極16b係在密著膜15a、15b之凹部15A、15B與石墨烯膜14直接接觸。藉此構成，可盡可能地抑制石墨烯膜14之電子狀態之調變。
接下來，如圖3B所示，形成閘絕緣膜17。
詳細來說，首先，利用真空蒸鍍法等將Al堆積在包含源電極16a及汲電極16b之間的石墨烯膜14上之整面，例如1nm左右之厚度，並使此Al自然氧化。
接著，於Al上堆積例如HfO2作為絕緣材料。HfO2係利用例如原子層堆積法(Atomic Layer Deposition：ALD法)，堆積成例如5nm左右之厚度。藉此，形成閘絕緣膜17。
此外，HfO2之堆積係亦可進行例如電漿CVD法或濺鍍法等代替ALD法。又，亦可使用Hf之氮化物或氮氧化物，代替堆積HfO2。除此之外，亦可從Si、Al、Zr、Ti、Ta、W之氧化物、氮化物或氮氧化物，或者此等適宜的選擇來多堆積層，形成閘絕緣膜。
接下來，如圖3C所示，形成閘電極18。
詳細來說，係將光阻劑塗布在包含閘絕緣膜17上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料，例如係將Ti/Au利用蒸鍍法等堆積在包含開口內之整面。並利用掀離法，除去光阻劑及其上之Ti/Au。藉由以上，於石墨烯膜14上隔著閘絕緣膜17形成閘電極18。
之後，經由與源電極16a、汲電極16b、閘電極18連接之配線的形成、保護膜的形成等諸項步驟，形成石墨烯．電晶體。
依本實施形態之石墨烯．電晶體，係在矽氧化膜12與石墨烯膜14之間，插入有由摻雜物分子組成之分子材料13a、13b。分子材料13a、13b係與石墨烯膜14之與源電極16a及汲電極16b之連接部位對位而配置。藉此構成，石墨烯膜14會從分子材料13a、13b摻雜物分子被供給電荷故狀態密度會増加。藉此，石墨烯膜14與源電極16a及汲電極16b的接觸電阻會大幅降低。
如以上之說明，若藉由本實施形態，即便將移動率高之石墨烯膜14使用在通道材料，亦可實現可表現石墨烯膜14與源電極16a及汲電極16b之極低之接觸電阻的可靠度高之石墨烯．電晶體。
(第3實施形態)
於本實施形態，係揭示適用依第1實施形態之連接構造，且於通道材料使用奈米碳管(CNT)的電晶體(CNT．電晶體)。 於本實施形態中係同時說明CNT．電晶體之構成及其之製造方法。
圖5A~圖6B係顯示依第3實施形態之CNT．電晶體之製造方法之主要步驟的概略剖面圖。圖7A~圖7C係顯示在依第3實施形態之CNT．電晶體之製造方法中預定步驟的概略平面圖。
首先，與第2實施形態同樣的，依序實行圖2A、圖2B之各步驟。
接下來，如圖5A及圖7A所示，在分子材料13a、13b上轉印形成CNT膜21。
詳細來說，係將例如由石英所構成之基體設置在CVD裝置內，並將原料氣體，例如乙炔(C2H2)及Ar之混合氣體導入CVD装置內，而於石英基體之表面成長多數個CNT。於石英基體上，CNT係約略平行的排列而形成。以覆蓋所形成之CNT之方式，於石英基體之表面形成聚甲基丙烯酸甲酯(PMMA)，並將石英基體使用例如氟酸溶解。藉由以上，包含多數個CNT的表面會殘存PMMA。
接著，將PMMA之CNT轉印至分子材料13a、13b上。將已轉印之CNT利用適宜之微影術及蝕刻進行圖案成形。蝕刻係使用氧電漿進行。藉由以上，於分子材料13a、13b上會形成用以構成通道區域之CNT膜21。將多數個CNT21a約略平行排列之CNT群做為CNT膜21。
接下來，如圖5B所示，在CNT膜21上隔著密著膜15a、15b形成源電極16a及汲電極16b。
首先，如圖5B及圖7B所示，於CNT膜21上在導電性之密著膜15a、15b及此等之上形成電極材料。
詳細來說，係將光阻劑塗布在包含CNT膜21上之整面，並利用微影術加工光阻劑而形成預定之開口。將密著材料及電極材料連續地堆積在包含開口內之整面。密著材料係Ti、Cr及Ni中任1種之金屬材料，於此係將Ti堆積成1nm左右之厚度。電極材料係Au、Ag、Al、Pt、Cu、Ir及Pd中任1種之金屬材料，於此係將Au堆積成5nm左右之厚度。利用掀離法，除去光阻劑及其上之Ti及Au。藉由以上，會於CNT膜21上在導電性之密著膜15a、15b及此等之上形成Au。此外，於圖7B中考慮到圖面之易看性，而省略密著膜15a、15b上之Au之圖示。
密著膜15a、15b(及此等之上之Au)係形成成覆蓋CNT膜21上之電極形成預定部位的電極形狀，且該CNT膜21包含相當於分子材料13a、13b上之部位，但密著膜15a、15b(及此等之上之Au)係形成較之後形成之電極的面積更小。具體上，係於密著膜15a、15b，以使在CNT膜21上於互相相對之部分留出通道邊緣部之方式，形成凹部15A、15B。當將CNT膜21之全寬設為W0，相當於CNT膜21之通道邊緣部之部分設為W1時，係以寬W0中之寬W1之比例R為滿足： R=2W1/W0×100≦10%
之方式來形成凹部15A、15B。凹部15A、15B之凹深度D係調節成10nm左右以上且5μm左右以下。Ti、Cr、Ni等之 密著材料因會將CNT之電子狀態調變，而有使接觸電阻惡化之虞。於本實施形態中，係在會從電極注入電荷之通道邊緣部的附近將密著材料除去而形成凹部15A、15B。藉此，於已電極形成時，在凹部15A、15B會設置電極與CNT膜21直接接觸之部位，而可盡可能地抑制CNT膜21之電子狀態之調變。前述之比例R只要在10%以下，電子狀態之調變則會降低至幾乎不成問題之程度。
接著，如圖5B及圖7C所示，在密著膜15a、15b及此等之上之Au上，形成源電極16a及汲電極16b。
詳細來說，係將光阻劑塗布在包含密著膜15a、15b及此等之上之Au上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料、於此係將Au以蒸鍍法等堆積在包含開口內之整面，例如50nm左右之厚度。利用掀離法，除去光阻劑及其上之Au。藉由以上，形成覆蓋密著膜15a、15b之源電極16a及汲電極16b。在源電極16a及汲電極16b之與CNT膜21電性連接之部位的下方，係有分子材料13a、13b。源電極16a及汲電極16b係在密著膜15a、15b之凹部15A、15B，與CNT膜21直接接觸。藉此構成，可盡可能地抑制CNT膜21之電子狀態之調變。
接下來，如圖6A所示，形成閘絕緣膜17。
詳細來說，首先，利用真空蒸鍍法等將Al堆積在包含源電極16a及汲電極16b之間的CNT膜21上之整面，例如1nm左右之厚度，並使此Al自然氧化。
接著，於Al上堆積例如HfO2作為絕緣材料。HfO2係利 用例如ALD法，堆積成例如5nm左右之厚度。藉此，形成閘絕緣膜17。
此外，HfO2之堆積係亦可進行例如電漿CVD法或濺鍍法等代替ALD法。又，亦可使用Hf之氮化物或氮氧化物，代替HfO2堆積。除此之外，亦可從Si、Al、Zr、Ti、Ta、W之氧化物、氮化物或氮氧化物，或者此等適宜的選擇來堆積多層，而形成閘絕緣膜。
接下來，如圖6B所示，形成閘電極18。
詳細來說，係將光阻劑塗布在包含閘絕緣膜17上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料、例如係將Ti/Au利用蒸鍍法等堆積在包含開口內之整面。利用掀離法，除去光阻劑及其上之Ti/Au。藉由以上，而於CNT膜21上隔著閘絕緣膜17形成閘電極18。
之後，經由與源電極16a、汲電極16b、閘電極18連接之配線的形成、保護膜的形成等諸項步驟，形成石墨烯．電晶體。
依本實施形態之石墨烯．電晶體，係在矽氧化膜12與CNT膜21之間，插入有由摻雜物分子所構成之分子材料13a、13b。分子材料13a、13b係與CNT膜21之與源電極16a及汲電極16b之連接部位對位而配置在。藉此構成，CNT膜21會從分子材料13a、13b摻雜物分子被供給電荷故狀態密度會増加。藉此，CNT膜21與源電極16a及汲電極16b的接觸電阻會大幅降低。
如以上之說明，若藉由本實施形態，即便將移動率高之CNT膜21使用在通道材料，亦可實現可呈現CNT膜21與源電極16a及汲電極16b之極低之接觸電阻的可靠度高之CNT．電晶體。
(變形例)
於本例雖與第3實施形態同樣地揭示CNT．電晶體，但就CNT膜之構成不同這一點係與第3實施形態相異。於本實施形態中係同時說明CNT．電晶體之構成及其之製造方法。
圖8A~圖9B係顯示依第3實施形態變形例之CNT．電晶體之製造方法之主要步驟的概略剖面圖。圖10A~圖10C係顯示在依第3實施形態變形例之CNT．電晶體之製造方法中預定步驟的概略平面圖。
首先，與第2實施形態同樣地，依序實行圖2A、圖2B之各步驟。
接下來，如圖8A及圖10A所示，在分子材料13a、13b上轉印形成CNT膜31。
詳細來說，係使CNT分散在例如異丙醇(IPA)中，並將此利用旋塗法，塗布在包含分子材料13a、13b上之矽氧化膜12上之整面。將此CNT利用適宜之微影術及蝕刻進行圖案成形。蝕刻係使用氧電漿進行。藉由以上，而於分子材料13a、13b上形成用以構成通道區域之CNT膜31。將由於隨機方向形成之多數個CNT31a所構成之CNT群做為CNT膜31。藉此構成，而於CNT膜31下在分子材料13a、13b間 形成空隙。
接下來，如圖8B所示，在CNT膜31上隔著密著膜15a、15b形成源電極16a及汲電極16b。
首先，如圖8B及圖10B所示，於CNT膜31上在導電性之密著膜15a、15b及此等之上形成電極材料。
詳細來說，係將光阻劑塗布在包含CNT膜31上之整面，並利用微影術加工光阻劑而形成預定之開口。將密著材料及電極材料連續地堆積在包含開口內之整面。密著材料係Ti、Cr及Ni中任1種之金屬材料，於此係將Ti堆積成1nm左右之厚度。電極材料係Au、Ag、Al、Pt、Cu、Ir及Pd中任1種之金屬材料，於此係將Au堆積成5nm左右之厚度。藉由掀離法，除去光阻劑及其上之Ti及Au。藉由以上，而於CNT膜31上在導電性之密著膜15a、15b及此等之上形成Au。此外，於圖10B中考慮到圖面之易看性，而省略密著膜15a、15b上Au之圖示。
密著膜15a、15b(及此等之上之Au)係形成成覆蓋CNT膜31上之電極形成預定部位的電極形狀，且該CNT膜31包含相當於分子材料13a、13b上之部位，但密著膜15a、15b(及此等之上之Au)係形成較之後形成之電極的面積更小。具體來說，係於密著膜15a、15b，以使在CNT膜31上於互相相對之部分留出通道邊緣部之方式，形成凹部15A、15B。當將CNT膜31之全寬設為W0，相當於CNT膜31之通道邊緣部之部分設為W1時，係以寬W0中之寬W1之比例R為滿足： R=2W1/W0×100≦10%
之方式來形成凹部15A、15B。凹部15A、15B之凹深度D係調節成10nm左右以上且5μm左右以下。Ti、Cr、Ni等之密著材料因會將CNT之電子狀態調變，而有使接觸電阻惡化之虞。於本實施形態中，係在會從電極注入電荷之通道邊緣部的附近除去密著材料而形成凹部15A、15B。藉此，於已電極形成時，會在凹部15A、15B，設置電極與CNT膜31直接接觸之部位，而可盡可能地抑制CNT膜31之電子狀態之調變。前述之比例R只要在10%以下，電子狀態之調變會降低至幾乎不成問題之程度。
接著，如圖8B及圖10C所示，在密著膜15a、15b及此等之上之Au上，形成源電極16a及汲電極16b。
詳細來說，係將光阻劑塗布在包含密著膜15a、15b及此等之上之Au上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料、於此係將Au以蒸鍍法等堆積在包含開口內之整面，例如50nm左右之厚度。利用掀離法，除去光阻劑及其上之Au。藉由以上，形成覆蓋密著膜15a、15b之源電極16a及汲電極16b。在源電極16a及汲電極16b之與CNT膜31電性連接之部位的下方，係有分子材料13a、13b。源電極16a及汲電極16b係在密著膜15a、15b之凹部15A、15B，與CNT膜31直接接觸。藉此構成，可盡可能地抑制CNT膜31之電子狀態之調變。
接下來，如圖9A所示，形成閘絕緣膜17。
詳細來說，首先，利用真空蒸鍍法等將Al堆積在包含 源電極16a及汲電極16b之間的CNT膜31上之整面，例如1nm左右之厚度，並使此Al自然氧化。
接著，於Al上堆積例如HfO2作為絕緣材料。HfO2係藉由例如ALD法，堆積成例如5nm左右之厚度。藉此，形成閘絕緣膜17。
此外，HfO2之堆積係亦可進行例如電漿CVD法或濺鍍法等代替ALD法。又，亦可使用Hf之氮化物或氮氧化物，代替HfO2堆積。除此之外，亦可從Si、Al、Zr、Ti、Ta、W之氧化物、氮化物或氮氧化物，或者此等適宜的選擇來堆積多層，而形成閘絕緣膜。
接下來，如圖9B所示，形成閘電極18。
詳細來說，係將光阻劑塗布在包含閘絕緣膜17上之整面，並利用微影術加工光阻劑，形成露出電極形成預定部位之開口。電極材料、例如係將Ti/Au利用蒸鍍法等堆積在包含開口內之整面。利用掀離法，除去光阻劑及其上之Ti/Au。藉由以上，於CNT膜31上隔著閘絕緣膜17形成閘電極18。
之後，經由與源電極16a、汲電極16b、閘電極18連接之配線的形成、保護膜的形成等諸項步驟，形成石墨烯．電晶體。
依本實施形態之石墨烯．電晶體，係在矽氧化膜12與CNT膜31之間，插入有由摻雜物分子所構成之分子材料13a、13b。分子材料13a、13b係與CNT膜31之與源電極16a及汲電極16b之連接部位對位而配置。藉此構成，CNT 膜31因會從分子材料13a、13b摻雜物分子被供給電荷故狀態密度會増加。藉此，CNT膜31與源電極16a及汲電極16b的接觸電阻會大幅降低。
如以上之說明，若藉由本實施形態，即便將移動率高之CNT膜31使用在通道材料，實現可靠度高之CNT．電晶體，其實現CNT膜31與源電極16a及汲電極16b之間極低之接觸電阻。
以下，將連接構造及其製造方法、半導體裝置之諸樣態作為附記統整記載。
(附記1)一種連接構造，其特徵在於含有：基板，形成在前述基板上方之奈米碳材料，及與前述奈米碳材料電性連接之電極；又於前述基板與奈米碳材料之間，插入有具有摻雜功能之分子材料。
(附記2)如附記1之連接構造，其中，前述分子材料係前述奈米碳材料之與前述電極之連接部位對位而配置。
(附記3)如附記1或2之連接構造，其更進一步含有形成在前述奈米碳材料與前述電極之間的導電性密著膜。
(附記4)如附記3之連接構造，其中，前述密著膜係在前述電極下且形成成較該電極之面積更小。
(附記5)如附記1~4中任1項之連接構造，其中， 前述電極係以不調變前述奈米碳材料電子狀態之材料形成。
(附記6)如附記1~5中任1項之連接構造，其中，前述分子材料係由下述中任1種分子所構成：F4-TCNQ、F2-TCNQ、F-TCNQ、TCNQ、氟化稠五苯、PEI、重氮鹽、苄基紫原、氟化烷基矽烷、3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷。
(附記7)如附記1~5中任1項之連接構造，其中，前述分子材料係形成作為SAM膜。
(附記8)如附記7之連接構造，其中，前述SAM膜係有機矽烷系者。
(附記9)如附記7之連接構造，其中，前述SAM膜係有機硫系者。
(附記10)如附記1~9中任1項之連接構造，其中，前述奈米碳材料係石墨烯。
(附記11)如附記1~9中任1項之連接構造，其中，前述奈米碳材料係奈米碳管。
(附記12)一種半導體裝置，其特徵在於：具備如附記1~11中任1項之連接構造；又前述電極係源電極及汲電極；又含有形成在前述源電極與汲電極之間的閘電極。
(附記13)一種連接構造之製造方法，其特徵在於包含下述步驟： 於基板上形成具有摻雜功能之分子材料之步驟；於前述分子材料上形成奈米碳材料之步驟；及形成與前述奈米碳材料電性連接之電極之步驟。
(附記14)如附記13之連接構造之製造方法，其中，前述分子材料係與前述奈米碳材料之與前述電極之連接部位對位而配置。
(附記15)如附記13或14之連接構造之製造方法，其更進一步含有下述步驟：於前述奈米碳材料與前述電極之間形成導電性密著膜。
(附記16)如附記15之連接構造之製造方法，其中，前述密著膜係在前述電極下且形成成較該電極之面積更小。
(附記17)如附記13~16中任1項之連接構造之製造方法，其中，前述電極係以不調變前述奈米碳材料電子狀態之材料形成。
(附記18)如附記13~17中任1項之連接構造之製造方法，其中，前述分子材料係由下述中任1種分子所構成：F4-TCNQ、F2-TCNQ、F-TCNQ、TCNQ、氟化稠五苯、PEI、重氮鹽、苄基紫原、氟化烷基矽烷、3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷。
(附記19)如附記13~17中任1項之連接構造之製造方法，其中，前述分子材料係形成作為SAM膜。
(附記20)如附記19之連接構造之製造方法，其中， 前述SAM膜係有機矽烷系者。
(附記21)如附記19之連接構造之製造方法，其中，前述SAM膜係有機硫系者。
(附記22)如附記13~21中任1項之連接構造之製造方法，其中，前述奈米碳材料係石墨烯。
(附記23)如附記13~22中任1項之連接構造之製造方法，其中，前述奈米碳材料係奈米碳管。
此外，前述實施形態不論何者皆僅為顯示相當於實施本發明之具體化例示者，並非藉此限定地解釋本發明之技術範圍者。即，本發明係在不偏離該技術思想、或該主要之特徵，即可以各種形態實施。
若藉由本發明，即便使用奈米碳材料，亦可獲得可實現奈米碳材料與電極之極低之接觸電阻的可靠性高之連接構造。
1‧‧‧Si基板
2‧‧‧絕緣膜
3‧‧‧分子材料
4‧‧‧奈米碳材料
5‧‧‧電極

Claims (15)

  1. 一種連接構造，其特徵在於含有：基板，形成在前述基板上方之石墨烯，及與前述石墨烯電性連接之電極；又於前述基板與石墨烯之間插入有具有摻雜功能之分子材料，前述分子材料係由3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷之任1種的SAM膜構成，且前述SAM膜前端之與石墨烯接觸的部分是以胺基及/或甲基構成。
  2. 如請求項1之連接構造，其中，前述分子材料係對位配置在前述石墨烯之與前述電極的連接部位。
  3. 如請求項1或2之連接構造，其更進一步含有形成在前述石墨烯與前述電極之間的導電性密著膜。
  4. 如請求項3之連接構造，其中，前述密著膜係在前述電極下且形成較該電極之面積更小。
  5. 如請求項1之連接構造，其中，前述電極係以不調變前述石墨烯電子狀態之材料形成。
  6. 如請求項1之連接構造，其中，前述SAM膜係有機矽烷系者。
  7. 如請求項1之連接構造，其中，前述SAM膜係有機硫系 者。
  8. 一種半導體裝置，其特徵在於：具備如請求項1之連接構造；又前述電極係源電極及汲電極；又含有形成在前述源電極與汲電極之間的閘電極。
  9. 一種連接構造之製造方法，其特徵在於包含下述步驟：於基板上形成具有摻雜功能之分子材料之步驟；於前述分子材料上形成石墨烯之步驟；及形成與前述石墨烯電性連接之電極之步驟；且前述分子材料係由3-胺基丙基三甲氧基(乙氧基)矽烷、N-甲基-3-胺基丙基甲氧基矽烷及N-二甲基-3-胺基丙基甲氧基矽烷之任1種的SAM膜構成，且前述SAM膜前端之與石墨烯接觸的部分是以胺基及/或甲基構成。
  10. 如請求項9之連接構造之製造方法，其中，前述分子材料係對位配置在前述石墨烯之與前述電極的連接部位。
  11. 如請求項9或10之連接構造之製造方法，其更進一步含有下述步驟：於前述石墨烯與前述電極之間形成導電性密著膜。
  12. 如請求項11之連接構造之製造方法，其中，前述密著膜係在前述電極下且形成較該電極之面積更小。
  13. 如請求項9之連接構造之製造方法，其中，前述電極係以不調變前述石墨烯電子狀態之材料形成。
  14. 如請求項9之連接構造之製造方法，其中，前述SAM膜 係有機矽烷系者。
  15. 如請求項9之連接構造之製造方法，其中，前述SAM膜係有機硫系者。
TW102138065A 2013-04-03 2013-10-22 Connection structure and manufacturing method thereof, semiconductor device TWI552191B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013078010 2013-04-03

Publications (2)

Publication Number Publication Date
TW201440115A TW201440115A (zh) 2014-10-16
TWI552191B true TWI552191B (zh) 2016-10-01

Family

ID=51657946

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102138065A TWI552191B (zh) 2013-04-03 2013-10-22 Connection structure and manufacturing method thereof, semiconductor device

Country Status (4)

Country Link
US (1) US10008605B2 (zh)
JP (1) JP6323113B2 (zh)
TW (1) TWI552191B (zh)
WO (1) WO2014162625A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6162555B2 (ja) * 2013-09-18 2017-07-12 株式会社東芝 半導体装置、超伝導装置およびその製造方法
US9882008B2 (en) * 2015-11-05 2018-01-30 Texas Instruments Incorporated Graphene FET with graphitic interface layer at contacts
JP6666168B2 (ja) * 2016-02-26 2020-03-13 住友電気工業株式会社 電子装置およびその製造方法
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
JP6659956B2 (ja) 2016-05-31 2020-03-04 富士通株式会社 ショットキーバリアダイオード及び電子装置
KR102546316B1 (ko) 2016-08-09 2023-06-21 삼성전자주식회사 금속-반도체 접합을 가지는 반도체 소자
DE102016118837A1 (de) * 2016-10-05 2018-04-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Dotieren einer Graphen-Schicht
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212014A1 (en) * 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
JP2009065057A (ja) * 2007-09-07 2009-03-26 Nec Corp 半導体装置
US20120037907A1 (en) * 2009-01-30 2012-02-16 Cambridge Display Technology Limited Method of Forming Source and Drain Electrodes of Organic Thin Film Transistors by Electroless Plating
US20120292758A1 (en) * 2011-05-19 2012-11-22 Sony Corporation Semiconductor element and electronic apparatus
JP2013004718A (ja) * 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006750A (ja) * 2002-03-27 2004-01-08 Mitsubishi Chemicals Corp 有機半導体材料及び有機電子デバイス
JP4892814B2 (ja) * 2004-05-27 2012-03-07 凸版印刷株式会社 有機薄膜トランジスタの製造方法
US20080173864A1 (en) * 2007-01-20 2008-07-24 Toshiba America Research, Inc. Carbon nanotube transistor having low fringe capacitance and low channel resistance
JP5135825B2 (ja) * 2007-02-21 2013-02-06 富士通株式会社 グラフェントランジスタ及びその製造方法
JP5572165B2 (ja) * 2008-09-23 2014-08-13 ナショナル ユニヴァーシティー オブ シンガポール グラフェンメモリセルおよびその製造方法
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
JP5549073B2 (ja) * 2008-12-12 2014-07-16 ソニー株式会社 有機半導体装置およびその製造方法
JP2011060828A (ja) * 2009-09-07 2011-03-24 Kyushu Institute Of Technology 電界効果型有機トランジスタ及びその製造方法
US9105793B2 (en) * 2009-10-30 2015-08-11 The Regents Of The University Of California Graphene device and method of using graphene device
EP2362459A1 (en) * 2010-02-24 2011-08-31 University College Cork-National University of Ireland, Cork Modified graphene structure and method of manufacture thereof
WO2012106002A1 (en) * 2010-06-07 2012-08-09 The Board Of Regents Of The University Of Taxas System Multijunction hybrid solar cell with parallel connection and nanomaterial charge collecting interlayers
JP5560147B2 (ja) * 2010-09-13 2014-07-23 東京エレクトロン株式会社 成膜方法及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212014A1 (en) * 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
JP2009065057A (ja) * 2007-09-07 2009-03-26 Nec Corp 半導体装置
US20120037907A1 (en) * 2009-01-30 2012-02-16 Cambridge Display Technology Limited Method of Forming Source and Drain Electrodes of Organic Thin Film Transistors by Electroless Plating
US20120292758A1 (en) * 2011-05-19 2012-11-22 Sony Corporation Semiconductor element and electronic apparatus
JP2013004718A (ja) * 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20160027928A1 (en) 2016-01-28
JP6323113B2 (ja) 2018-05-16
TW201440115A (zh) 2014-10-16
JP2014212308A (ja) 2014-11-13
US10008605B2 (en) 2018-06-26
WO2014162625A1 (ja) 2014-10-09

Similar Documents

Publication Publication Date Title
TWI552191B (zh) Connection structure and manufacturing method thereof, semiconductor device
JP6056676B2 (ja) 電子装置及びその製造方法
CN103858344B (zh) 具有局部化底栅和栅极电介质的石墨烯或碳纳米管器件
US9040958B2 (en) Transistors and methods of manufacturing the same
JP5708493B2 (ja) 半導体装置及びその製造方法
US9293596B2 (en) Graphene devices and methods of manufacturing the same
CN101442105B (zh) 一种有机场效应晶体管及其专用源漏电极与制备方法
US8803129B2 (en) Patterning contacts in carbon nanotube devices
CN103946964B (zh) 掺杂碳纳米管和石墨烯用于改善电子迁移率
CN110663117B (zh) 一种石墨烯场效应晶体管及其制备方法
KR101129930B1 (ko) 반도체 소자 및 그의 형성 방법
US10283629B2 (en) Scalable process for the formation of self aligned, planar electrodes for devices employing one or two dimensional lattice structures
KR101219769B1 (ko) 탄소 나노구조물 패턴 및 이의 제조 방법, 그리고 탄소 나노구조물 박막 트랜지스터 및 그의 제조 방법
CN102270665A (zh) 场效应晶体管及其制造方法和半导体氧化石墨烯制造方法
JP5590125B2 (ja) 半導体装置の製造方法
CN103456677A (zh) 半导体器件及其制造方法
KR101772487B1 (ko) 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법
CN102354668A (zh) 一种碳基纳米材料晶体管的制备方法
CN105006482B (zh) 一种石墨烯场效应晶体管的制备方法
US20090250731A1 (en) Field-effect transistor structure and fabrication method thereof
JP2011175996A (ja) グラフェントランジスタおよびその製造方法
Ali et al. Channel length effect on the saturation current and the threshold voltages of CNTFET
CN115831761A (zh) 二维半导体场效应晶体管及其制备方法和应用
Badmaev Application of carbon nanotubes and graphene for digital and analog electronics

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees