JP2013004718A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】グラフェン層をチャネルに用いたグラフェントランジスタにおいて、オフリークの低減により低消費電力化をはかる。
【解決手段】グラフェン層をチャネルに用いた電界効果型の半導体装置であって、基板１０上に形成され、所定のバンドギャップを有するグラフェン層４０から成るチャネル領域４５と、チャネル領域４５の両側にそれぞれ形成され、バンドギャップがチャネル領域４５よりも小さいグラフェン層４０から成るソース／ドレイン領域と、ソース／ドレイン領域のチャネル領域４５に接する部分の上にそれぞれ形成され、チャネルを横切るように相互に平行配置された２つのゲート電極６１，６２と、ソース／ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層２１，２２とを備えた。
【選択図】 図１

Description

本発明の実施形態は、グラフェン層をチャネルに用いた電界効果型の半導体装置及びその製造方法に関する。

近年、グラフェン層をチャネルに用いたグラフェントランジスタが提案されている（例えば特許文献１及び非特許文献１参照）。このグラフェントランジスタは、シリコンデバイスとの置き換えにより、超高速動作や超低消費電力化を実現するものとして注目されている。

しかし、この種のグラフェントランジスタにおいては、チャネルのエネルギーバンドギャップが小さいため、オフリーク電流が大きく、消費電力増大を生じさせる問題がある。また、エネルギーバンドギャップを生成した状態のグラフェンでは、キャリアの移動度が低下する場合があり、これがトランジスタの高速動作を妨げる要因となる。さらに、従来技術のグラフェントランジスタでは、バックゲートでグラフェンの電子状態をｎ型やｐ型に制御した際、トップゲートとコンタクト領域の間に、高抵抗のｐ／ｎ接合が形成される場合があり、これがトランジスタの駆動電流値を下げる要因になる。

また、工業的に製造可能なグラフェン層は、金属触媒層等の伝導体の表面上に形成されるが、グラフェントランジスタ製造のためにはこの金属触媒層を除去する必要がある。この金属触媒層の除去された宙吊り状態のグラフェン層をチャネルとして用いる場合、この宙吊り状態のグラフェンに対してトップゲート等の構造を付加する加工は非常に困難である。特に、宙吊り状態のグラフェン層が、グラフェンナノリボン等の極微細構造である場合は、トップゲート等の加工の際に容易に壊れるため、更に加工が困難である。

特開２００９−１６４４３２号公報

Physical Review Letters 98,206805(2007), 米国特許US2009/0140801(コロンビア大)

発明が解決しようとする課題は、グラフェン層をチャネルに用いたグラフェントランジスタにおいて、オフリークの低減により低消費電力化をはかり得る電界効果型の半導体装置を提供することである。

また、発明が解決しようとする他の課題は、上記の半導体装置の製造に際して、トップゲート形成工程によるナノリボン構造へのダメージを回避できる半導体装置の製造方法を提供することである。

本発明の一態様の半導体装置は、基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース／ドレイン領域と、前記ソース／ドレイン領域の前記チャネル領域に接する部分の上にそれぞれ形成され、前記チャネルを横切るように相互に平行配置された２つのゲート電極と、前記ソース／ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、を具備したことを特徴とする。

また、本発明の別の態様の半導体装置の製造方法は、基板上に金属触媒層を島状に形成する工程と、前記金属触媒層上にグラフェン層を形成する工程と、前記グラフェン層上に相互に平行に２つのゲート電極を形成する工程と、前記ゲート電極間の前記グラフェン層上に、前記ゲート電極の対向方向に沿ったストライプを有し、且つ前記ゲート電極間よりも外側の前記グラフェン層を被覆する保護膜を形成する工程と、前記保護膜及び前記ゲート電極をマスクに用いて前記グラフェン層を選択エッチングする工程と、前記グラフェン層のエッチングにより露出した前記金属触媒層をエッチングすることにより、前記ゲート電極間の前記グラフェン層の下の前記金属触媒層を除去する工程と、を含むことを特徴とする。

本発明によれば、グラフェン層上に形成された２つのゲート電極に互いに逆方向の電圧を印加することにより、ゲート電極間に存するエネルギーバンドギャップがポテンシャル障壁となり、高いポテンシャル障壁を得ることができる。従って、オフリークの低減が可能となり、低消費電力化をはかることができる。

また、トップゲート加工の後にナノリボン加工を施すため、トップゲート形成工程によるナノリボン構造へのダメージを回避することができる。従って、金属触媒表面上に形成されたグラフェン層をチャネルに用いたトランジスタ構造を実現することができる。

第１の実施形態に係わるグラフェントランジスタの概略構成を説明するための平面図と断面図。 第１の実施形態に係わるグラフェントランジスタの製造工程を説明するための平面図と断面図。 第１の実施形態に係わるグラフェントランジスタの製造工程を説明するための平面図と断面図。 第１の実施形態に係わるグラフェントランジスタの製造工程を説明するための平面図と断面図。 第１の実施形態に係わるグラフェントランジスタの製造工程を説明するための平面図と断面図。 第１の実施形態のトランジスタにおけるバンド構造を説明するための模式図。 第２の実施形態に係わるグラフェントランジスタの概略構成を説明するための平面図と断面図。 第３の実施形態に係わるグラフェントランジスタの概略構成を説明するための平面図と断面図。 第３の実施形態のトランジスタにおけるバンド構造を説明するための模式図。

以下、実施形態の詳細を、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図である。

絶縁基板１０上に、矩形状の金属触媒の薄膜２１，２２が、後述するトランジスタのソース・ドレイン方向に一定距離離して形成されている。ここで、薄膜２１がソース側、薄膜２２がドレイン側とする。各々の金属触媒薄膜２１，２２の対向領域と反対側にそれぞれ、例えば金等のコンタクト３１，３２が形成されている。そして、金属触媒薄膜２１，２２の表面上に、薄膜２１，２２間を跨ぐように１〜１０層の膜厚のグラフェン層４０が形成されている。従って、グラフェン層４０は薄膜２１，２２間で宙吊り構造となっている。なお、絶縁基板１０は基板そのものが絶縁体であっても良いし、半導体又は導電性の基板上にシリコン酸化膜或いはサファイア等の絶縁膜を形成したものであっても良い。

グラフェン層４０上に、２組のゲートスタック（トップゲート）が、ソース・ドレイン間を分断する方向に相互に平行に形成されている。ソース側のゲートスタックは、例えば酸化アルミニウム等のゲート絶縁膜５１と金等の金属を用いたゲート電極６１で形成され、ドレイン側のゲートスタックは、例えば酸化アルミニウム等のゲート絶縁膜５２と、金等の金属を用いたゲート電極６２で形成されている。

ゲート電極間のグラフェン層４０はエッチングにより幅が狭くなっており、リボン状に加工されている。リボン状に加工されたグラフェンナノリボン４５の幅は、例えば１０ｎｍに設定されている。

次に、本実施形態のグラフェントランジスタの製造方法について、図２〜図５を参照して説明する。なお、図２〜図５において、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図を示している。

まず、図２（ａ）（ｂ）に示すように、絶縁基板１０上に、グラフェン成長のための触媒となる金属、例えば銅等の薄膜２０を堆積させた後、例えばＲＩＥ（反応性イオンエッチング）等の手法にて、例えば矩形などの所望の形状の領域のみ薄膜２０が残るようにエッチング工程を施し、金属触媒薄膜２０のメサ構造を形成する。この矩形メサ構造の金属触媒薄膜２０に対してその両端に、例えば金等のコンタクト３１，３２を形成した後に、金属触媒薄膜２０の表面上に、化学的気相成長法等の既知の方法にて１層乃至１０層の膜厚のグラフェン層４０を形成させる。具体的には、例えばエチレンやアセチレンのガスを用いて金属触媒薄膜２０の表面上にカーボンを析出させるようにする。

なお、金属触媒上に形成するグラフェンは、絶縁層上に形成するグラフェンと比較して格段に作りやすく、より工業的に現実的なものである。また、グラフェン層４０の成長工程は、コンタクト３１，３２の形成工程前でも良く、更に金属触媒薄膜２０のメサ加工の前でも良い。

次いで、図３（ａ）（ｂ）に示すように、例えば酸化アルミニウム等の絶縁膜と金等の金属膜を積層した後に、これらをＲＩＥ等でゲート構造に加工することにより、２組のゲートスタックを形成する。即ち、ゲート絶縁膜５１，５２とゲート電極６１，６２から成る２組のゲートスタック（トップゲート）を、ソース・ドレイン間を分断する方向に二本、平行に形成する。この際、２本のゲート電極の間隔は素子の性能の要請から決められる。即ち、ゲート間隔が短すぎるとソース・ドレイン間のトンネル電流が大きくなり過ぎるため、間隔は１ｎｍ以上あるとよい。一方、ゲート間隔が長過ぎるとチャネルの抵抗が高くなり、回路の動作速度が低下するので、ゲート間隔は１００ｎｍ以下、望ましくは２０ｎｍ以下がよい。

次いで、図４（ａ）〜（ｃ）に示すように、ソース側のコンタクト３１とゲートスタック５１，６１との間のグラフェン層４０と、ドレイン側のコンタクト３２とゲートスタック５２，６２との間のグラフェン層４０とを、それぞれ被覆する保護膜７０を、例えばＳｉＯ₂ 等で形成する。さらに、この保護膜７０は、２つのゲート電極の間に露出したグラフェン領域の一部を被覆する細線部分７５を有する。

次いで、図５（ａ）〜（ｃ）に示すように、例えばＲＩＥにて保護膜７０にて被覆されていない部分のグラフェン層４０を除去する。その結果、２つのゲート領域の間にのみグラフェンナノリボン４５が形成される。ここで、グラフェンナノリボン４５の幅はエネルギーバンドギャップに関係する。即ち、十分なバンドギャップを得るためには、ナノリボン幅は２０ｎｍ以下が望ましく、更に望ましくは１０ｎｍ以下がよい。

なお、グラフェン層４０にバンドギャップを形成する方法としては、必ずしもグラフェン層４０をナノリボンに加工するに限らない。例えば、グラフェン層４０に、酸素や水素等をドーピングする化学的修飾によっても良いし、グラフェン層に半径が１０ｎｍ前後の微小な穴を高密度で形成し、グラフェン層４０を網目状に加工するアンチドット欠陥導入によっても良い。

続いて、酸等の薬液により金属触媒薄膜２０を溶解し、除去する工程を施す。この際、２つのゲートの間の金属触媒薄膜２０が露出した状態で薬液に浸すことにより、薬液が両ゲートの下部の領域の金属触媒薄膜２０まで侵入し、更に２つのゲートスタックの間のグラフェンナノリボン４５の下部の領域の金属触媒薄膜２０にも同様に侵入する。即ち、等方的エッチングで除去される部分２５は、２つのゲートスタックの間のギャップ部分を中心に、２つのゲートスタックの下部の領域、及びグラフェンナノリボン４５の下部の金属触媒薄膜２０をも含む領域に及ぶ。これにより、金属触媒薄膜２０はソース側２１とドレイン側２２とに分離されることになる。

ここで、ゲート下部の金属触媒薄膜２０の一部が残留していたとしても、ナノリボン側のゲート端下部の金属触媒が十分に除去されているならば、何ら問題はない。本実施形態では、トップゲート領域下部の金属触媒薄膜２０が全て除去された場合を示している。

これ以降は、保護膜７０を除去することにより、前記図１に示した本実施形態の素子構造が完成することになる。なお、保護膜７０は必ずしも除去しなくてもよい。

次に、本実施形態のトランジスタの動作について説明する。図６は、第１の実施形態のトランジスタの動作を説明するためのもので、（ａ）はグラフェン層とゲートとの配置を示す図、（ｂ）（ｃ）は（ａ）の構造のグラフェン素子の、グラフェンナノリボンを含むＡ−Ａ’線上のエネルギーバンド図である。さらに、図６（ｂ）はオフ状態におけるバンド構造を示し、図６（ｃ）はオン状態におけるバンド構造を示している。

ここで、バンドギャップの生成されていないグラフェン領域においては、伝導バンドと荷電子バンドが接するディラック点８０が存在する。一方、グラフェンナノリボン４５が形成された領域では、伝導バンドと荷電子バンドの間にエネルギーバンドギャップ８１が存在する。

まず、オフ状態を図６（ｂ）で説明する。ドレインに正のバイアスを与えることにより、電子のフェルミエネルギー８２は、ドレイン領域においてソース領域よりも低下する（図６（ｂ）８３）。このとき、ソース側のゲート電極６１に負のバイアスを与えることにより、該ゲート下のグラフェン領域のディラック点の移動８４が生じ、その結果、該グラフェン領域はｐ型となる。同時に、ドレイン側のゲート電極６２に正のバイアスを与えることにより、該ゲート下のグラフェン領域のディラック点の移動８５が生じ、その結果、該グラフェン領域はｎ型となる。

以上の操作によりフェルミエネルギー近傍の伝導電子のソース側からドレイン側への伝播において、グラフェンナノリボンのソース端に高いエネルギー障壁が形成され、同時に、正孔のドレイン側からソース側への伝播においても同様に高いエネルギー障壁が形成される。従って、オフ状態における熱的励起によるリーク電流は、バンドギャップのエネルギー値以上のポテンシャル障壁により、低減されると期待される。また、グラフェンナノリボン長を最適に設計することにより、ｐ型のソース領域からｎ型のドレイン領域へのバンド間トンネリングの距離（トンネリング長）を十分に長く設定することが可能であり、従って、トンネル電流によるオフリーク電流が抑制されることが期待される。

次に、オン状態を図６（ｃ）で説明する。オフ状態において負のバイアスを与えたソース側のゲート電極６１に対して、電圧の極性を反転させると、ソース側ゲートの下のグラフェン領域におけるディラック点の移動８４の極性が反転する。その結果、グラフェンナノリボンで生成されたエネルギーバンドギャップが、常にフェルミエネルギーよりも低エネルギー側に存在することになる。これにより、グラフェンナノリボンを電子が伝播できるようになり、従ってトランジスタがオン状態になる。ここで、ソース側のゲート電極６１ではなく、ドレイン側のゲート電極６２に対して、逆極性の負のバイアスを与えても、グラフェンナノリボンのエネルギーバンドギャップ８１が、常にフェルミエネルギー８２よりも高エネルギー側になるため、トランジスタはオン状態にできる。さらに、ソース側或いはドレイン側の少なくとも一方のゲートバイアスの大きさをオフ状態よりも更に大きくすると、バンド間のトンネル長が短くなり、従ってトランジスタをオン状態にすることも可能である。

ここで、グラフェントランジスタがオン状態の時、グラフェンナノリボン領域に注入される電子は、幅広のグラフェンにおける高い速度を有しており、従って高速度の注入電子速度が期待される。さらに、グラフェンナノリボンのリボン長を、従来技術と比較して格段に短くすることが可能であり、グラフェンナノリボンにおける移動度の劣化の回路の動作速度に対する影響を最低限に抑制することが可能である。

以上の方法により、高速かつ低リーク電流で動作する、本実施形態のトランジスタが、金属触媒層上のグラフェンで製造される。特に、本実施形態のトランジスタにおいては、バンドギャップが生成された領域は宙吊り構造のグラフェンであるため、更に高い電荷移動度が期待される。さらに、トップゲートのゲート長を短くできるため、トップゲートとグラフェン層間の静電容量の低減が期待される。

また、上記実施形態の動作バイアスの電圧の極性を全て反転させても、同様の原理でトランジスタ動作が可能である。即ち、負のドレインバイアス、正のソース側ゲートバイアス、負のドレイン側ゲートバイアスでオフ状態が得られソース側ゲートバイアスを負に、或いはドレイン側ゲートバイアスを正にすることでオン状態が得られる。これは、本実施形態のトランジスタの極性が、ｎ型にもｐ型にも自由に変化可能であることを意味し、従って電気的に再構成可能な回路が実現する。

このように本実施形態によれば、グラフェン層４０のグラフェンナノリボン領域４５を横切るように２本のゲートを形成しているため、これらのゲートに逆方向の電圧を印加することにより、２つのゲートの間に存するエネルギーバンドギャップがポテンシャル障壁となる。従って、高いポテンシャル障壁により確実なオフ状態が得られ、消費電力の低減をはかることができる。

また、移動度の低いナノリボン領域を極力短くでき、更にナノリボン部分への電荷の注入速度がバルクのグラフェンにおける非常に高速度な電子によるものであるため、トランジスタの動作速度が向上する。さらに、最も移動度の劣化するナノリボン部分が宙吊りグラフェン状態であることが、電荷の移動度上昇をもたらすため、本実施形態の構造は更なるトランジスタの動作速度向上に寄与する。また、本実施形態の構造では、トップゲート加工の後にナノリボン加工を施すため、トップゲート工程によるナノリボン構造へのダメージを回避できる利点もある。

なお、本実施形態の構成において、グラフェン層にエネルギーオフセットを与えるためにバックゲートを形成しても良いし、グラフェン層全体に不純物付着により電子又は正孔をドープすることによりグラフェン層をｐ型又はｎ型にしても良い。

（第２の実施形態）
図７は、第２の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、ゲート領域下部の金属触媒を全て除去するのではなく、ゲート領域下部の金属触媒の一部を残留させたことにある。基本的な構成は第１の実施形態と同様であり、ゲート領域下の金属触媒薄膜は、グラフェンリボン側が除去され、ソース・ドレイン電極側が残っている。

このような構成であれば、先に説明した第１の実施形態と同様の効果が得られるのは勿論のこと、次のような利点も得られる。即ち、ゲート領域下部における金属触媒層が一部残留するので、ゲート電極６１，６２で制御された状態のグラフェン層４０に金属触媒薄膜２１，２２が電気的に直に接する。このため、ゲート領域の内外で極性が異なる場合にそれらの境界にディラック点を含む高抵抗の状態を回避することができ、駆動電流の増大に寄与する。このとき、ゲート領域とコンタクト領域のオーバーラップが生じるため、素子面積の低減にも寄与する。

（第３の実施形態）
図８は、第３の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先の第１の実施形態と異なる点は、ゲートを２本ではなく１本にしたことである。

本実施形態では、グラフェン層４０に対して、ゲート絶縁膜５１及びゲート電極６１からなる１本のトップゲートを形成する。グラフェン層４０で構成されるチャネル領域は、以下の通りの方法で規定される。即ち、チャネル領域の片方の端がゲートをマスクとして限定され、もう一方の端がマスク（図示せず）によって限定されるようにして、チャネル部分を露出させる。その上で、チャネル領域が半導体的になるような加工、即ちグラフェン層４０にバンドギャップを形成する工程を施す。ここで、チャネル領域が半導体的になるような加工とは、第１の実施形態において説明した方法と同様であり、化学的修飾によっても良いし、アンチドット欠陥導入によっても良い。

なお、本実施形態では、ゲート動作に必要な電圧の極性を一方のみで良くするために、グラフェン層全体をｐ型或いはｎ型にドーピングするようになっている。グラフェン層全体に、例えばカリウム等の金属を付着させることによって電子をドープすれば、グラフェン層はｎ型になる。同様に、グラフェン層全体に、例えば酸素等の物質を付着させることによって正孔をドープすれば、グラフェン層はｐ型になる。さらに、必ずしもグラフェン層全体をドーピングによりｎ型又はｐ形にするのではなく、チャネル領域及びソース／ドレイン領域の一方のみをｐ形或いはｎ形にドーピングするようにしても良い。

また、グラフェン層をｎ型又はｐ形にする代わりに、例えば基板の裏面側にバックゲートを形成し、バックゲートバイアスを与える構造としても良い。グラフェン素子構造において、バックゲートバイアスを印加することで、フェルミエネルギーに対するディラック点のエネルギーオフセットを与えることで、グラフェン層全体に亘ってｎ型、或いはｐ型にすることが可能になる。

このような構造を採用することにより、第１の実施形態の構造と比較して、ゲートが一つ少ないため、素子の面積を低減することができ、従って作製プロセスの簡略化、及び集積度の増大をはかることができる。さらに、これによって、ゲート動作に必要な電圧の極性が正負の一方のみで良くなり、従って回路の設計が容易となる。

図９は、第３の実施形態のトランジスタの動作を説明するためのもので、（ａ）はグラフェン層とゲートとの配置を示す図、（ｂ）はオン状態におけるバンド構造を示す図、（ｃ）はオフ状態におけるバンド構造を示す図である。なお、図９中の９０〜９５は図６中の８０〜８５に相当している。

まず、正電圧のバックゲートバイアス等によりグラフェン層の全体がｎ型になった場合を説明する。このとき、フェルミエネルギーがバンドギャップよりも高エネルギー側にあるため、トランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは正電圧であり、図９（ｂ）に示すように、ドレイン電圧によるフェルミエネルギーの移動９３が生じる。ここで、ゲートに負の電圧を印加することにより、図９（ｃ）に示すように、ディラック点の移動９６が生じる。その結果、チャネルのソース端ではポテンシャル障壁が高くなり、従って熱励起リーク電流が抑制される。また、チャネルのソース側がｐ型、ドレイン側がｎ型の極性を有しており、それらの間はバンドギャップ９１で仕切られるため、その半導体的領域の長さを適切に選ぶことで、バンド間トンネリングが十分に抑制され、従ってオフリーク電流が抑制される。

次に、負電圧のバックゲートバイアス等によりグラフェン層の全体がｐ型になった場合も、上記の正電圧のバックゲートバイアスの場合と同様である。即ち、ゲートに電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは負電圧であり、ゲート電極に正の電圧を印加することによって、トランジスタのオフ状態を得ることができる。

このように本実施形態によれば、ゲートが１本でありながら第１の実施形態と同様の原理でトランジスタ動作が可能となり、第１の実施形態と同様の効果が得られる。しかも、第１の実施形態の構造と比較してゲートが一つ少ないため、作製プロセスの簡略化及び集積度の増大化をはかり得ると云う利点もある。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル領域を構成するグラフェンナノリボンは１本としたが、必ずしもこれに限らずグラフェンナノリボンを複数本にしても良い。

グラフェン層の下地となる金属触媒層は、必ずしも銅に限るものではなく、化学的気相成長法等によりグラフェンが形成されるものであれば良く、鉄、コバルト、ニッケル等を用いることも可能である。ゲート電極間のグラフェン層に対してエネルギーバンドギャップを生じさせる加工を施す方法としては、グラフェン層をリボン状に加工するに限らず、化学的修飾によっても良いし、アンチドット欠陥導入によっても良い。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…絶縁基板
２０，２１，２２…金属触媒層
３１…コンタクト層（ソース）
３２…コンタクト層（ドレイン）
４０…グラフェン層
５１…ゲート絶縁膜（ソース側）
６１…ゲート電極（ソース側）
５２…ゲート絶縁膜（ドレイン側）
６２…ゲート電極（ドレイン側）
７０…保護膜
２５…等方的エッチングで除去される部分
４５…グラフェンナノリボン
８０…ディラック点
８１…エネルギーバンドギャップ
８２…フェルミエネルギー
８３…ドレイン電圧によるフェルミエネルギーの移動
８４…ソース側ゲートの電界によるディラック点の移動
８５…ドレイン側ゲートの電界によるディラック点の移動

Claims (8)

1. 基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、
   前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース／ドレイン領域と、
   前記ソース／ドレイン領域の前記チャネル領域に接する部分の上にそれぞれ形成され、前記チャネルを横切るように相互に平行配置された２つのゲート電極と、
   前記ソース／ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、
   を具備したことを特徴とする半導体装置。
2. 前記チャネル領域のグラフェン層は、必要なバンドギャップに応じてリボン状に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記チャネル領域のグラフェン層は、前記金属触媒層間で宙吊りの状態にあることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記金属触媒層は、前記ゲート電極の下部に一部重なっていることを特徴とする請求項１〜３の何れかに記載の半導体装置。
5. 基板上に金属触媒層を島状に形成する工程と、
   前記金属触媒層上にグラフェン層を形成する工程と、
   前記グラフェン層上に相互に平行に２つのゲート電極を形成する工程と、
   前記ゲート電極間の前記グラフェン層上に、前記ゲート電極の対向方向に沿ったストライプを有し、且つ前記ゲート電極間よりも外側の前記グラフェン層を被覆する保護膜を形成する工程と、
   前記保護膜及び前記ゲート電極をマスクに用いて前記グラフェン層を選択エッチングする工程と、
   前記グラフェン層のエッチングにより露出した前記金属触媒層をエッチングすると共に、前記ゲート電極間の前記グラフェン層の下の前記金属触媒層をエッチングする工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記金属触媒層のエッチングを、薬液を用いた等方的エッチングで行うことを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記金属触媒層のエッチング工程により、前記ゲート電極下の前記金属触媒層の少なくとも一部を除去することを特徴とする請求項６記載の半導体装置の製造方法。
8. 基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、
   前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース／ドレイン領域と、
   前記ソース／ドレイン領域の一方で前記チャネル領域に接する部分の上に、前記チャネル領域を横切るように配置されたゲート電極と、
   前記ソース／ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、
   を具備し、
   前記チャネル領域及び前記ソース／ドレイン領域の一方はドーパントを有することを特徴とする半導体装置。

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