JP2009065057A - 半導体装置 - Google Patents

Abstract

【課題】有機・カーボンナノチューブ表示装置において、オフ動作時の漏れ電流を抑制しつつ、画素エリア・バス配線幅の縮小を抑制する。
【解決手段】本発明に係る電界効果型トランジスタは、カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、ゲートとゲート絶縁層を介して接しているカーボンナノチューブ１がｎ型またはｐ型にドーピングされて、ソースおよびドレイン電極と接触しているカーボンナノチューブ２がカーボンナノチューブ１とは相補的にドーピングされていることを特徴とする。
【選択図】図２

Description

本発明は、カーボンナノチューブ（以下ＣＮＴと略す）をチャネルに用いた電界効果型トランジスタ（以下ＦＥＴと略す）に関し、特にゲート電圧に対するヒステリシスを改善したＣＮＴ−ＦＥＴを実現する方法に関する。

ＣＮＴは溶液に溶かすことが可能であることから、ＣＮＴトランジスタ（以下、ＣＮＴ−ＦＥＴと表記）に対して、塗布・印刷などの製造方法を用いることが出来る。したがって、巨大な真空装置が不要であり、ＣＮＴ−ＦＥＴの製造コストを大幅に抑制できる。また、高温での処理が不要であることから、プラスティック基板などを使用可能となり、フレキシブルな表示装置などの製造が可能となる。

図７には、現在一般的なＣＮＴ−ＦＥＴの断面構造を示してある。ソース電極１・ドレイン電極２の間を、ＣＮＴ４で電気的に接続している。本件では、ソース電極とドレイン電極との間のＣＮＴ部分を、チャネル部分として参照する。ゲート電極３とＣＮＴ４は絶縁層７を介して容量（コンデンサー）を構成し、ゲート電極３の電圧によってチャネル部の一部分の電圧（あるいは電位、ポテンシャル）を変化させることができる。チャネル部分の電位を変化させることで、チャネル内の電荷濃度または障壁を変化することが出来る。こうしてチャネル内の電流量をゲート電圧によって制御する。これは、一般的なシリコン電界効果トランジスタと同様の動作である。実際には、後述のように、もう一つの動作原理があると考えられている。

チャネルを構成するＣＮＴは、一本のＣＮＴで構成される場合もあり、また複数のＣＮＴから構成される場合もある。複数のＣＮＴから構成される場合とは、一本のＣＮＴでソース・ドレイン間が電気的に接続されることはなく、ソース・ドレインが直列に接続された複数のＣＮＴによって電気的に結線されている場合である。ここでは、このような直列に複数のＣＮＴで接続されて構成されるチャネルについてのみ述べる。

一本のＣＮＴではなく、複数のＣＮＴを介してソース・ドレイン間が電気的に接続されている構成は、一本のＣＮＴ（並列に複数のＣＮＴがある場合も含む）でソース・ドレインを電気的に接続する構成と比較して、製造法の面・電気的な特性の面で利点がある。

まず、製造法の面では、ＣＮＴを印刷・塗布する方法が採用できるという利点が挙げられる。また、チャネル長を長く（ＣＮＴ長よりも長く）することができるため、高度な微細加工技術を必要としないという利点が挙げられる。また、電気的な特性の面でも、後でも述べるが、金属ＣＮＴで短絡するというような場合を少なく出来る。

トランジスタを、印刷・塗布を用いて作製する方法は、次のような工程である。
（１）基板となるものに絶縁膜を成膜する。なお、基板が絶縁性である場合は、そのまま用いることも可能である。
（２）ゲート電極を形成する。
（３）ゲート絶縁膜を形成する。
（４）ソース・ドレインとなる電極を形成する。
（５）チャネルとなる材料を印刷・塗布する。
（６）保護膜などを形成する。

また、別の方法として、（１）→（５）→（４）→（３）→（２）→（６）のような順番、（１）→（２）→（３）→（５）→（４）→（６）のような順番も可能である。

以上が最も基本的な工程の構成である。

ＣＮＴ−ＦＥＴは高い移動度を持つなどの優れた特性を示すが、現状のＣＮＴ−ＦＥＴではヒステリシスの問題が実用化における大きな障害となっている。ＣＮＴ−ＦＥＴにおいてヒステリシスが大きい理由は、研究者の間でも特に結論が出ているわけではないが、ＣＮＴ表面に水分が付着することで電荷が捕獲されゲート電界が影響を受けてしまうことにあると考えられている（非特許文献１）。また、チャネルを流れる電流がＣＮＴに隣接する誘電体に注入されることで、ゲート電界が動的に遮蔽されてしまうことにあるとも考えられている（非特許文献２）。いずれにしても、ゲート電界が何らかの補正を受けてしまい、それがゲート電圧を掃引している往復で変化するのが電気特性として現れることで、ヒステリシスの問題が生じてしまうのである。

このゲート電界が補正（影響）されて、伝導特性に影響する要因の一つは、ソース電極とＣＮＴとの界面にあるショトキー障壁の厚さである。

金属とカーボンとの間にはショトキー障壁が存在する。したがって、ＣＮＴ−ＦＥＴではソース・ドレイン電極とＣＮＴが接触する界面でショトキー障壁が存在する。電流が電極側からＣＮＴに注入される際には、このショトキー障壁をトンネルするか、または熱的に励起され飛び越える。

ＣＮＴ−ＦＥＴの動作原理として、一般的に二つの機構が存在する。一つは、ゲート電界によってこのショトキー障壁の厚さが変調され、キャリアがトンネルする確率、すなわち電流が変調される機構である。もう一つは、チャネル部分のバンド端とフェルミ準位との差が変調される機構、すなわちキャリア密度が変調される機構である。このような二つの機構が同時に存在する場合として、基板側を全面電極にした、いわゆるバックゲート構造のＦＥＴが挙げられる。

したがって、ゲート電界の変化で影響を受けるのは、二つの機構があり、これら二つの機構がヒステリシスを生じさせる原因と考えられる。

この二つの中でも、一つ目のショトキー障壁の厚さは、そのトンネル確率が厚さによって指数関数的に変化することから、急激に変化する。この例は非特許文献３の図４にも示されている。

このショトキー障壁の厚さによるヒステリシスを小さくするには、障壁厚さのゲート変調を少なくすることが根本的な解決法である。このために、ショトキー障壁がある領域からゲート電圧を離すのが重要である。こういった方法は、いわゆるトップゲート構造、あるいはボトムゲート構造といった、局所的にゲート電極を形成することで行うことが出来る。

しかしながら、そうすると、また別の問題が生じる。上記のように、ゲートをショトキー障壁から離して形成すると、ショトキー障壁の厚さはゲート電圧で変調を受けないため、常に障壁厚さが厚い状態になる。そのため、チャネル抵抗が大きい状態となり、電流量が全体的に減少してしまう。

ちなみに、ゲートの位置をソースから離す構造は目新しいものではない。トップゲート構造は、非特許文献４などでも例示されている。また、いわゆるボトムゲート構造は、トップゲート構造が基板側に埋め込まれた形状を指すが、同様にゲート位置をソースから離す構造である。ボトムゲート構造は、トップゲート構造とはゲート位置が幾何学的に異なるだけで、動作は同じと考えてよい。

ショトキー障壁の厚さは、金属側にあるキャリアの電界を相殺する半導体側（ＣＮＴ側）の空間電荷密度の冪乗に反比例すると近似的には考えてよい（断面積が十分大きく横方向の変数が分離出来る場合は、羃は１／２である）。空間電荷密度を増やすにはドーピングを施すことが効果的である。

ソース・ドレイン電極近傍をドーピングするものについては特許文献１に開示されている。該文献の図１１には、ドーピング処理によってオン電流値（Ｖｇ）が負の場合における電流値は増加しているが、同時に閾値も変化していることが示されている。したがって、トップゲートまたはバックゲート構造に単純にドーピングを施すだけでは、これと同様に、閾値もドーピング量によって変化してしまう。そのため、特許文献１では未ドープ領域上にトップゲート構造を設けるものも開示されている。しかし、この構造でも、ドーピング量で閾値が変化してしまうため、良好なオン電流を得つつ所望の閾値を得るには、ゲート２を併用しなければならない。つまり、閾値電圧（Ｖｔ）をチャネルのドーピングなどの従来の方法では容易に制御できないため、閾値電圧を相補型ＣＮＴ−ＦＥＴに適合した値へと調整するために、他の何らかの手段が必要となる。それを解決するために電界によってＣＮＴをｎ型、またはｐ型に制御するトリプルゲート構造が特許文献２に開示されている。しかし、文献２に記載の方法では電極が多くなるため構造が複雑になり、実用上不便である。

ところで、ＣＮＴのドーピングは、Ｓｉなどでの格子置換又は不純物添加とは異なり、ＣＮＴ表面に電荷をやりとりする物質を付着させ、アクセプタの場合はＣＮＴ側から電子を引き抜き、ドナの場合はＣＮＴ側に電子を与えることにより行う。

一方、金属とＣＮＴとの仕事関数差などを利用してｐ−ｎ接合を実現する手法が特許文献３で開示されている。しかし、この手法では、ゲート領域でのフェルミ準位を所望の範囲に設定することが困難である。

以上をまとめると、従来のＣＮＴ−ＦＥＴ構造では、ゲート電圧に対するヒステリシスと閾値電圧の調整を、オン電流を保ちつつ実現するのが困難であった。
ナノレターズ、２００３年、第３巻、１９３頁 アプライド フィジックス レターズ、２００６年、８９巻、１６２１０８頁 フィジカル・レビュー Ｂ、第６６巻、０７３３０７頁、２００２年 ジャパーニーズ ジャーナル オブ アプライド フィジックス パート２、第４１巻、Ｌ１０４９頁 特開２００６−２４０８９８ 特開２００７−１３２７２１ 特開２００５−３２２８３６

ＣＮＴをチャネルに用いたＦＥＴにおけるヒステリシスの問題を解決し、かつ、オン電流絶対値を稼ぐことを両立し、さらに、閾値電圧調整を可能にする。

本発明に係る電界効果型トランジスタは、
カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、
ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、
ゲートとゲート絶縁層を介して接している第１のカーボンナノチューブがｎ型またはｐ型にドーピングされて、
ソースおよびドレイン電極と接触している第２のカーボンナノチューブが第１のカーボンナノチューブとは相補的にドーピングされていることを特徴とする。

本発明の効果は、ヒステリシスを抑制でき、かつ閾値を制御し、ゲート電圧が印加されていない状態（ゲート電圧がゼロ）で、トランジスタがオフ状態、すなわち電流が流れない状況にできることから、印刷・塗布で作製した集積回路での消費電力を低減できる・回路設計が容易になる。

また、あらかじめドーピングしたＣＮＴを用いることで、別にドーピング工程を導入する必要がなく製造工程を短くすることができることから、製造コストを削減できる。

本明細書では、ＣＮＴ−ＦＥＴの固有のヒステリシスの問題を克服し、独立した閾値調整が可能な技術を開示する。本発明の一実施形態は、安定なｐ型ＣＮＴ−ＦＥＴまたは安定なｎ型ＣＮＴ−ＦＥＴのいずれかを提供する。本発明の別の実施形態は、前述のような安定なｐ型ＣＮＴ−ＦＥＴおよび安定なｎ型ＣＮＴ−ＦＥＴを組み合わせた相補型ＣＮＴデバイスを提供する。

本発明に係るＣＮＴ−ＦＥＴの製造方法は、ゲート電極とチャネルとなるＣＮＴとが絶縁層と接している領域を、ソース電極から離して形成し、かつ、ゲート電極と絶縁層を介して接するＣＮＴにドーピングを施す、かつソース電極と接するＣＮＴにそれとは相補的なドーピングを施す。

より具体的には、本発明のＣＮＴ−ＦＥＴの一実施形態は、ソース・ドレイン間を複数のＣＮＴを介してソース・ドレイン間を電気的に結合している系から構成される。

具体的には、ネットワーク状ＣＮＴは、複数のＣＮＴから構成される蜘蛛の巣あるいは網目状の伝送経路として機能する。ネットワーク状ＣＮＴの電気伝導機構は有機半導体に近い機構があるため、また有機半導体とも比較されることもあることから、イメージを掴み易い用語として、ネットワーク状ＣＮＴから構成される半導体材料のことを、ここでは説明の便宜上ＣＮＴ薄膜と呼ぶことにする。また、ＣＮＴ薄膜を用いたＦＥＴもＣＮＴ−ＦＥＴと表記する。

ＣＮＴ薄膜で構成するＦＥＴ構造は、中央チャネル領域と、中央チャネル領域の両側に（すなわち、両端部に）ソース／ドレイン電極とを有する。ソースおよびドレイン電極は、両端部でＣＮＴの第１の側と接触する。ＣＮＴ−ＦＥＴ構造はさらに、ＣＮＴのチャネル領域に電位を与えてＣＮＴ−ＦＥＴを導電状態から非導電状態にする（すなわち、ＦＥＴをオンまたはオフにする）ためのゲートを含む。ソース電極とＣＮＴが接する領域のＣＮＴ（第一のＣＮＴ領域とする）、およびソース電極とＣＮＴが接する領域からゲート電極側のＣＮＴの領域で、ゲート電極と絶縁層を介して接する領域を除くＣＮＴ領域、すなわちいかなる電極とも接しない領域（第二のＣＮＴ領域）は、ｐ型またはｎ型にドーピングされている。ゲート電極と絶縁層を介して接する領域（第三のＣＮＴ領域とする）は、第一および第二のＣＮＴ領域とは相補的にドーピングされている。ゲートは、ゲート導電体（例えば、ドープされたポリシリコン、タングステンシリサイド、アルミニウム、金またはその他の任意の適切な導電性材料）およびゲート誘電体（例えば、二酸化シリコン、窒化シリコン、酸化アルミニウムまたはその他の任意の適切な誘電体材料）を含む。

ゲートは、ＣＮＴのチャネル領域上で、ソース／ドレイン電極の間に配置される。ゲートによる電界でソース電極端近傍におけるＣＮＴ薄膜でのショトキー障壁が影響されないように、ゲートとソース電極は、絶縁層を介しても重なってはならない。具体的には典型的なＣＮＴ−金属界面でのショトキー障壁の厚さ程度である、０．１μｍ以上離すことが好ましい。

ＣＮＴに対するドーピングはフェルミ準位を０．１ｅＶから０．５ｅＶ程度変動させるようにドーピングすることが好ましい。これはＣＮＴのバンドギャップがたかだか１．２ｅＶ程度（直径が０．７ｎｍの場合）であり、ｐ型およびｎ型は、真性のＣＮＴはこのバンドギャップ幅の半分の位置にフェルミ準位があるからである。

ソース電極から離して配置されたゲート構造によって、ソース電極−ＣＮＴ界面でのショトキー障壁がゲート電圧で変動することを抑制できる。また、ソース電極−ゲート隣接部−ドレイン電極とｎ−ｐ−ｎまたは、ｐ−ｎ−ｐのドーピングプロファイルを実現できるため、それぞれ、ゲート電圧がゼロ時に電流を抑制でき、所謂ノーマリーオフ状態にできる。

ゲート電圧の閾値は、上記のｐ−ｎ接合のビルトインポテンシャルＶｂｉを平坦にする電圧で決定される。理想的にはＶｂｉはＣＮＴのバンドギャップ程度まで大きくすることが可能である。例えば、直径が０．８ｎｍ程度のＣＮＴの場合は、バンドギャップは約１．１ｅＶである。大雑把なゲートの閾値電圧Ｖｔｈは、ゲート絶縁層とＣＮＴ膜の厚さをそれぞれｔｉｎｓ、ｔＣＮＴ、また（比）誘電率をεｉｎｓ、εＣＮＴとして
Ｖｔｈ＝（１＋（εＣＮＴｔｉｎｓ）／（εｉｎｓｔＣＮＴ））×Ｖｂｉ
のように表される。これはゲート電圧が、ゲート絶縁層とＣＮＴで分圧されるという単純なモデルから導くことが出来る。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

本発明の実施例について図１を用いながら説明する。図１は本発明に係るｐチャネルＣＮＴ−ＦＥＴの断面図を示している。

基板８は例えばポリ・エチレン・ナフタレートｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅ（ＰＥＮ）を用いることができ、その厚さは例えば２００μｍである。

ＣＮＴ−ＦＥＴはＣＮＴ薄膜５、６からなるチャネル、その両端に接触しているそれぞれソース電極１およびドレイン電極２、そしてソース・ドレイン電極の間に挟まれたＣＮＴ薄膜領域にゲート絶縁層７を介して接しているゲート３から構成されている。

ゲート３はＰＥＮ基板上に厚さ例えば０．５μｍの銀（Ａｇ）で形成し、その上を熱ＣＶＤで形成した厚さ例えば２００ｎｍのパリレン（正確にはポリパラキシリレン）膜で覆いゲート絶縁層とすることができる。ゲートのチャネルに沿った長さは例えば１００μｍである。

ゲート絶縁層の上には、ＣＮＴ薄膜が形成される。ＣＮＴの密度は１〜１０本／μｍ²の範囲が好ましい。

ソース・ドレイン電極は例えば銀であり、その厚さは例えば０．５μｍである。ソース・ドレイン電極の間隔は例えば３００μｍである。ソース電極端（またはドレイン電極端）とゲートとの間の距離は例えば１０μｍである。

以上が基本的なＦＥＴの構造である。

ソース・ドレイン電極と接触する部分のＣＮＴ薄膜にはＦ₄ＴＣＮＱ（Ｔｅｔｒａｆｌｕｏｒｏ−Ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍｅｔａｎｅ）でｐ型にドーピングされたＣＮＴを用いることができる。また、ゲートとゲート絶縁層を介して接しているＣＮＴ薄膜には、ＴＴＦ（Ｔｅｔｒａｔｈｉａｆｕｌｖａｌｅｎｅ）でｎ型にドーピングされたＣＮＴを用いることができる。ｐ型とｎ型のＣＮＴの境界は、チャネルに沿ってゲートとソース電極の中間の位置にする。ドレイン側も同様にする。ドレイン電極と接する側のＣＮＴ薄膜はソース側のＣＮＴよりも軽くドーピングするものを選ぶ。ソース電極と接触しているＣＮＴおよびドレイン電極と接触しているＣＮＴがｐ型にドーピングされているＣＮＴ−ＦＥＴの場合、ソース電極と接触しているＣＮＴに接触しているドーパント（アクセプタ）の電子親和力がドレイン電極と接触しているＣＮＴに接触しているドーパント（アクセプタ）の電子親和力より大きくする。ソース電極と接触しているＣＮＴおよびドレイン電極と接触しているＣＮＴがｎ型にドーピングされているＣＮＴ−ＦＥＴにおいては、ソース電極と接触しているＣＮＴに接触しているドーパント（ドナ）のイオン化ポテンシャルがドレイン電極と接触しているＣＮＴに接触しているドーパント（ドナ）のイオン化ポテンシャルより小さくする。

ドーピング量は、ドーパントをＣＮＴ表面に付着させる密度で調整することができる。この場合は、ドーパントやＣＮＴ表面状態によって付着の度合がかわるため、用いるＣＮＴとドーパントに対して試行錯誤的にあらかじめ条件を見付ける必要がある。目安としては、ドーパントの面密度が１０¹⁴から１０¹⁶／ｃｍ²で、フェルミ準位が０．６−０．８ｅＶシフトする。

ＣＮＴ薄膜を構成している相補的ＣＮＴは、あるひとかたまりのＣＮＴの集合体を分割して、それぞれを溶液中でドーピングを施すことができる。そうしてドーピング済みのＣＮＴを滴下、印刷するなど局所的に付着させる。

このように、ｐ型とｎ型のＣＮＴを別々に準備するのは、製造上の工程を短縮できる。一本のＣＮＴを用いる場合は、基板上に堆積させる前にドーピング工程を行うことが出来ない。そのため、例えば、図７に示すように、ｐ型・ｎ型のそれぞれの領域に対して別々にドーピング工程を行う必要がある。ドーピングした領域を保護し、相補的なドーピングをするためのマスクを形成するなど、工程数が増えてしまう。

ＣＮＴ薄膜を構成しているＣＮＴが半導体と金属が混在している場合は長さが揃っていることが望ましい。望ましいＣＮＴの長さ（ＬＣＮＴ）はチャネル長（ソース・ドレイン間距離）ＬＣの１０分の１程度以下であり、長さの分布が、正規分布とみなしてσが０．５×０．１×ＬＣ以内である。長さの分布はそれほど厳密でなくてもよいが、最大の長さは０．１×ＬＣを越えないことが重要である。なぜなら、ＣＮＴ薄膜を構成するＣＮＴの長さは、ばらつきと短絡に影響する場合がある。半導体・金属が混在しているＣＮＴの場合は、ＬＣＮＴがＬＣと同程度であると、金属ＣＮＴで短絡される場合がある。また、実際の製造においてはＣＮＴ密度の揺らぎは避けられない場合が考えられる。一方、良好なスイッチング電流比を得るＣＮＴの長さと密度は相反する関係にあり、ＣＮＴが長い場合は最適な密度は小さくなり、ＣＮＴが短い場合の密度はその逆である。したがって、ＬＣＮＴが大きい場合、構成要素のＣＮＴの数が揺らぎが相対的に大きくなる可能性があることを意味する。

水分や空気中の酸素などで特性が変化するのを防ぐために、ＣＮＴ薄膜の上部は、保護層としてパリレン膜で覆うことが望ましい。保護層の厚さは例えば０．２μｍである。

上記のＦＥＴ構造においては、チャネル部分ＣＮＴの伝導型を相補的に入れ替えてもよい。すなわちｐ型とｎ型とを入れ替えた素子とを組み合わせることで、いわゆるｃｏｍｐｌｅｍｅｎｔａｒｙ（相補的）なＦＥＴを構成することが出来る。

上記のＦＥＴ構造においては、基板の上を絶縁層１０で保護してもよい。

上記のＦＥＴ構造においては、基板を従来よく用いられているシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。

上記のＦＥＴ構造においては、ゲート絶縁層を従来よく用いられているシリコン酸化膜、シリコン窒化膜、アルミ酸化膜若しくはチタン酸化物又はハフニア（ハフニウム酸化物）若しくはジルコニア（ジルコニウム酸化物）などの高誘電率材料などを用いてもよい。また、ポリイミド、フォトレジスト、ＰＭＭＡなどのアクリル樹脂やポリカーボネートなど有機材料膜を用いてもよい。

上記のＦＥＴ構造においては、ゲート材料を、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ又はモリブデンなどを用いてもよい。

上記のＦＥＴ構造においては、ソース・ドレイン電極を、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル又はコバルトなどを用いてもよい。マグネシウム又はカルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース・ドレインに接するＣＮＴがｐ型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなって望ましい。ソース・ドレインに接するＣＮＴがｎ型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなって望ましい。またＴＴＦ−ＴＣＮＱ錯体などでもよい。

上記のＦＥＴ構造において、チャネルＣＮＴのｐ型のドーパント（アクセプタ）には、フッ化フラーレン、Ｃ_l2ＴＣＮＱ、ＴＣＮＱ、ｐ−ｃｈｌｏｒａｎｉｌ（Ｔｅｒａｃｈｌｏｒｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、ＤＤＱ（２，３−Ｄｉｃｈｌｏｒｏ−５，６−ｄｉｃｙａｎｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、Ｃ₆₀Ｆ₃₆（ｆｌｕｏｒｏｆｌｕｌｌｅｒｅｎｅ）などを用いてもよい。他にも−Ｆ基、−Ｃｌ基−Ｂｒ基、−Ｉ基（ハロゲン化合物）、＝Ｏ基（オキソ化合物）、≡Ｎ基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が２．７ｅＶ以上ある材料が好ましい。

上記のＦＥＴ構造において、チャネルＣＮＴのｎ型のドーパント（ドナ）には、ＴＤＡＥ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｅｔｈｙｌｅｎｅ）、ＴＭＴＳＦ（Ｔｅｔｒａｍｅｔｈｙｌｔｅｔｒａｓｅｌｅｎａ−ｆｕｌｖａｌｅｎｅ）、ＴＭＰＤ（Ｎ，Ｎ，Ｎ’，Ｎ’−Ｔｅｒｒａｍｅｔｈｙｌ−ｐ−ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）、ｄｅｃａｍｅｔｈｙｌｎｉｃｋｅｌｏｃｅｎｅ（Ｂｉｓ（ｐｅｎｔａｍｅｔｈｙｌｃｙｃｌｏ−ｐｅｎｔａｄｉｅｎｙｌ）ｎｉｃｋｅｌ）などを用いてもよい。他にも、（ＣＨ₃）₃Ｃ−基、（ＣＨ₃）₂ＣＨ−基、ＣＨ₃ＣＨ₂−基又はＣＨ₃−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが５．８ｅＶ以下である材料が好ましい。

上記のＦＥＴ構造において、ゲートから見て、ソース・ドレイン電極の位置関係は必ずしも対称でなくてよい。ソース・ドレイン間での耐圧を稼ぐ場合は、ゲート−ドレイン間をゲート−ソース間よりも大きく（長く）することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にする。

上記のＦＥＴ構造において、基板、ＣＮＴ、ソースまたはドレイン電極の位置関係は、基板上−ソースまたはドレイン電極−ＣＮＴのようにしても良い。すなわち、基板を下側とした時に、ＣＮＴがソースまたはドレイン電極の上側に位置しても良い。この構造は、チャネル以外の構造を先にリソグラフィ技術などを用いて製造してから、チャネルのみを印刷で形成する場合に都合が良い。

図２はＣＮＴ−ＦＥＴの別の実施形態を示す。基本的なＦＥＴの構造は上記の図１と同様である。

ソース電極と接触するＣＮＴの領域およびチャネルに沿ってゲートとソース電極の中間のＣＮＴ領域のＣＮＴと絶縁層の界面にｐ型ドーパントであるＦ₄ＴＣＮＱを挿入させる。ドレイン側も同様にドーパントを挿入させる。ゲート領域のＣＮＴと絶縁層の界面にはｎ型ドーパントであるＴＴＦを挿入する。

上記のＦＥＴ構造において、チャネルＣＮＴのｐ型のドーパント（アクセプタ）には、フッ化フラーレン、Ｃ_l2ＴＣＮＱ、ＴＣＮＱ、ｐ−ｃｈｌｏｒａｎｉｌ（Ｔｅｒａｃｈｌｏｒｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、ＤＤＱ（２，３−Ｄｉｃｈｌｏｒｏ−５，６−ｄｉｃｙａｎｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、Ｃ₆₀Ｆ₃₆（ｆｌｕｏｒｏｆｌｕｌｌｅｒｅｎｅ）などを用いてもよい。他にも−Ｆ基、−Ｃｌ基−Ｂｒ基、−Ｉ基（ハロゲン化合物）、＝Ｏ基（オキソ化合物）、≡Ｎ基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が２．７ｅＶ以上ある材料が好ましい。

上記のＦＥＴ構造において、チャネルＣＮＴのｎ型のドーパント（ドナ）には、ＴＤＡＥ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｅｔｈｙｌｅｎｅ）、ＴＭＴＳＦ（Ｔｅｔｒａｍｅｔｈｙｌｔｅｔｒａｓｅｌｅｎａ−ｆｕｌｖａｌｅｎｅ）、ＴＭＰＤ（Ｎ，Ｎ，Ｎ’，Ｎ’−Ｔｅｒｒａｍｅｔｈｙｌ−ｐ−ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）、ｄｅｃａｍｅｔｈｙｌｎｉｃｋｅｌｏｃｅｎｅ（Ｂｉｓ（ｐｅｎｔａｍｅｔｈｙｌｃｙｃｌｏ−ｐｅｎｔａｄｉｅｎｙｌ）ｎｉｃｋｅｌ）などを用いてもよい。他にも、（ＣＨ₃）₃Ｃ−基、（ＣＨ₃）₂ＣＨ−基、ＣＨ₃ＣＨ₂−基又はＣＨ₃−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが５．８ｅＶ以下である材料が好ましい。

図３はＣＮＴ−ＦＥＴの別の実施形態を示す。基本的なＦＥＴの構造はゲートが上部にある以外は上記の図１と同様である。

ソース・ドレイン電極と接触する部分のＣＮＴ薄膜にはＦ₄ＴＣＮＱ（Ｔｅｔｒａｆｌｕｏｒｏ−Ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍｅｔａｎｅ）でｐ型にドーピングされたＣＮＴを用いる。またゲートとゲート絶縁層を介して接しているＣＮＴ薄膜には、ＴＴＦ（Ｔｅｔｒａｔｈｉａｆｕｌｖａｌｅｎｅ）でｎ型にドーピングされたＣＮＴを用いる。ｐ型とｎ型のＣＮＴの境界は、チャネルに沿ってゲートとソース電極の中間の位置にする。ドレイン側も同様にする。ドレイン電極と接する側のＣＮＴ薄膜はソース側のＣＮＴよりも軽くドーピングするものを選ぶ。

上記のＦＥＴ構造において、チャネルＣＮＴのｐ型のドーパント（アクセプタ）には、フッ化フラーレン、Ｃ_l2ＴＣＮＱ、ＴＣＮＱ、ｐ−ｃｈｌｏｒａｎｉｌ（Ｔｅｒａｃｈｌｏｒｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、ＤＤＱ（２，３−Ｄｉｃｈｌｏｒｏ−５，６−ｄｉｃｙａｎｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、Ｃ₆₀Ｆ₃₆（ｆｌｕｏｒｏｆｌｕｌｌｅｒｅｎｅ）などを用いてもよい。他にも−Ｆ基、−Ｃｌ基−Ｂｒ基、−Ｉ基（ハロゲン化合物）、＝Ｏ基（オキソ化合物）、≡Ｎ基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が２．７ｅＶ以上ある材料が好ましい。

上記のＦＥＴ構造において、チャネルＣＮＴのｎ型のドーパント（ドナ）には、ＴＤＡＥ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｅｔｈｙｌｅｎｅ）、ＴＭＴＳＦ（Ｔｅｔｒａｍｅｔｈｙｌｔｅｔｒａｓｅｌｅｎａ−ｆｕｌｖａｌｅｎｅ）、ＴＭＰＤ（Ｎ，Ｎ，Ｎ’，Ｎ’−Ｔｅｒｒａｍｅｔｈｙｌ−ｐ−ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）、ｄｅｃａｍｅｔｈｙｌｎｉｃｋｅｌｏｃｅｎｅ（Ｂｉｓ（ｐｅｎｔａｍｅｔｈｙｌｃｙｃｌｏ−ｐｅｎｔａｄｉｅｎｙｌ）ｎｉｃｋｅｌ）などを用いてもよい。他にも、（ＣＨ₃）₃Ｃ−基、（ＣＨ₃）₂ＣＨ−基、ＣＨ₃ＣＨ₂−基又はＣＨ₃−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが５．８ｅＶ以下である材料が好ましい。

図４はＣＮＴ−ＦＥＴの別の実施形態を示す。基本的なＦＥＴの構造は上記の図３と同様である。

ソース電極と接触するＣＮＴの領域およびチャネルに沿ってゲートとソース電極の中間のＣＮＴ領域のＣＮＴと絶縁層の界面にｐ型ドーパントであるＦ₄ＴＣＮＱを挿入させる。ドレイン側も同様にドーパントを挿入させる。ゲート領域のＣＮＴと絶縁層の界面にはｎ型ドーパントであるＴＴＦを挿入する。

シリコン酸化膜を形成したシリコン基板上に構成した例である。ＣＮＴ−ＦＥＴはＣＮＴ薄膜からなるチャネル、その両端に接触しているそれぞれソース電極およびドレイン電極、そしてソース・ドレイン電極の間に挟まれたＣＮＴ薄膜領域に絶縁層を介して接しているゲートから構成されている。

上記のＦＥＴ構造において、チャネルＣＮＴのｐ型のドーパント（アクセプタ）には、Ｆ₄ＴＣＮＱの他に、フッ化フラーレン、Ｃ_l2ＴＣＮＱ、ＴＣＮＱ、ｐ−ｃｈｌｏｒａｎｉｌ（Ｔｅｒａｃｈｌｏｒｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、ＤＤＱ（２，３−Ｄｉｃｈｌｏｒｏ−５，６−ｄｉｃｙａｎｏ−ｐ−ｂｅｎｚｏ−ｑｕｉｎｉｎｅ）、Ｃ₆₀Ｆ₃₆（ｆｌｕｏｒｏｆｌｕｌｌｅｒｅｎｅ）などを用いてもよい。他にも−Ｆ基、−Ｃｌ基−Ｂｒ基、−Ｉ基（ハロゲン化合物）、＝Ｏ基（オキソ化合物）又は≡Ｎ基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が２．７ｅＶ以上ある材料が好ましい。

上記のＦＥＴ構造において、チャネルＣＮＴのｎ型のドーパント（ドナ）には、ＴＴＦの他にＴＤＡＥ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｅｔｈｙｌｅｎｅ）、ＴＭＴＳＦ（Ｔｅｔｒａｍｅｔｈｙｌｔｅｔｒａｓｅｌｅｎａ−ｆｕｌｖａｌｅｎｅ）、ＴＭＰＤ（Ｎ，Ｎ，Ｎ’，Ｎ’−Ｔｅｒｒａｍｅｔｈｙｌ−ｐ−ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）、ｄｅｃａｍｅｔｈｙｌｎｉｃｋｅｌｏｃｅｎｅ（Ｂｉｓ（ｐｅｎｔａｍｅｔｈｙｌｃｙｃｌｏ−ｐｅｎｔａｄｉｅｎｙｌ）ｎｉｃｋｅｌ）などを用いてもよい。他にも、（ＣＨ₃）₃Ｃ−基、（ＣＨ₃）₂ＣＨ−基、ＣＨ₃ＣＨ₂−基又はＣＨ₃−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが５．８ｅＶ以下である材料が好ましい。

ＣＮＴ薄膜の上部は、保護層として例えば厚さ２００ｎｍのパリレン膜で覆う。

（製法の説明）
次に、図５を参照して図１の第一の実施形態の製造方法の例を説明する。

（１）まずＰＥＮ基板上にゲート電極を形成する。
例えば、銀の場合は、銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で１５０℃程度に加熱処理を施す。

他の方法として、例えば、基板上に一面にスパッタ（または蒸着）成膜後に、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングする。この場合はアルミニウムなどをゲート材料として用いる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。銀も一般的にエッチャントを使用可能であるから、この方法も使える。

他の手法として、例えば、まずゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。

（２）ゲート絶縁膜を形成する。
ゲート絶縁膜として例えばパリレン膜を成膜する。例えばジパラキシリレンモノマーを原料とした蒸着法を用いることにより成膜できる。厚さは例えば０．２μｍである。

他の手法として、例えばシリコン窒化膜をスパッタで形成することも可能である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために２０ｓｃｃｍの窒素も同時に導入する。圧力は２パスカルである。膜厚は０．２μｍである。

（３）ＣＮＴ膜を形成する。
例えば、ディスペンサーと注射器でチャネル部分にのみＣＮＴ溶液を滴下・乾燥する方法を用いる。その場合、ＣＮＴはジクロロエタンに溶かす。重量比で約１０のマイナス７乗程度の濃度に調整する。具体的には、まず、１ミリグラムのＣＮＴを１０００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１０００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス７乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。ディスペンサーと注射器を用いる場合は、ＣＮＴ溶液を約４０マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてＣＮＴの密度が異なるが、１〜５回の滴下工程で、０．６本／μｍ²程度の密度になる。滴下工程の回数で、ＣＮＴの密度は調整する。

他の方法としては、例えばインクジェット印刷機で印刷することも可能である。相補的にドープされたＣＮＴでチャネルを構成するために、先にｎ型またはｐ型のＣＮＴ膜を部分的に形成し、その後に、それとは相補的なＣＮＴ膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。

これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。

他の手法としては、例えば、スピンコートで膜を形成する。まず、ＣＮＴをジクロロエタンに溶かす。重量比で約１０のマイナス６乗程度の濃度に調整する。具体的には、まず、１ミリグラムのＣＮＴを１００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス６乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。スピンコートは、基板上に希釈・超音波分散したＣＮＴ溶液を約４０マイクロリットル滴下した後に、基板を約８００ｒｐｍで１０秒ほど回転させて行う。基板の表面状態に応じてＣＮＴの密度が異なるが、４〜５回のスピンコート工程で、０．６本／μｍ²程度の密度になる。スピンコート工程の回数で、ＣＮＴの密度は調整する。このままでは、基板上全面にＣＮＴが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のＣＮＴを除去する。図６では省略してあるが、ゲート・サブゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。

上記のリフトオフ法も不要部分のＣＮＴ除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にＣＮＴをスピンコートする。その後、レジストごと不要部分のＣＮＴをレジスト溶剤で除去する。

他のＣＮＴ膜形成方法としては、例えば、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥する方法がある。この浸した後に引き上げる方法は、上記の方法と同様に基板全面にＣＮＴが付着するため、同様の除去工程が必要である。

（４）ソース電極、ドレイン電極を形成する。
例えば、銀の場合は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で１５０℃程度に加熱処理を施す。

その他の手法として、例えば、金を光リソグラフィでパターン形成したフォトレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する。

その他の手法として、例えば、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例としては、まず金属を第三の絶縁層の全面に成膜し、その後にリソグラフィを用いてレジスト・パターンを形成し、それをマスクとしてエッチングする方法も挙げることが出来る。

（５）保護膜を形成する。
保護層として例えばパリレン膜を成膜する。例えばジパラキシリレンモノマーを原料とした蒸着法を用いることにより成膜できる。。

他の手法としては、例えば、シリコン窒化膜をスパッタ成膜することも可能である。

ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。

上記の（３）と（４）の順番を入れ替えて、ソース・ドレイン電極上にＣＮＴ膜を形成してもよい。

次に、ドーピング工程を別に設ける製造方法について図８を参照しながら説明する。

（１）基板としては、例えば厚さ２００μｍのポリ・エチレン・ナフタレートｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅ（ＰＥＮ）を用いることができる。

（２）絶縁膜上にゲート電極３を形成する。
例えば、アルミニウムをスパッタで絶縁膜上に形成し、絶縁膜上に一面に成膜後、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングすることによる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。

他の手法として、例えば、まずゲートおよびサブゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。

他の方法として、例えば、銀ペーストインクで、ディスペンサーと注射器、またはインクジェット印刷を用いることにより電極を形成することができる。この場合は、形成後に銀粒子間にある添加物を除去するために、大気中で１５０℃程度に加熱処理を施す。

基板がＰＥＮなどの絶縁体でない場合、例えばステンレス鋼などの時は、パリレン膜などの絶縁層１０を設ける。

（３）ゲート絶縁膜７を形成する。
例えば、シリコン窒化膜をスパッタで形成する。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために２０ｓｃｃｍの窒素も同時に導入する。圧力は２パスカルである。膜厚は０．４μｍである。さらに、この段階でデータ線１０１および電流供給線１１１を形成する。これは上記のサブゲートと同様の工程を用いる。

（４） ＣＮＴ膜を形成し、保護層を形成する
例えば、スピンコートで膜を形成する。まず、ＣＮＴをジクロロエタンに溶かし、重量比で約１０のマイナス６乗程度の濃度に調整する。具体的には、例えば、まず、１ミリグラムのＣＮＴを１００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス６乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。スピンコートは、基板上に希釈・超音波分散したＣＮＴ溶液を約４０マイクロリットル滴下した後に、基板を約８００ｒｐｍで１０秒ほど回転させて行う。基板の表面状態に応じてＣＮＴの密度が異なるが、４〜５回のスピンコート工程で、０．６本／μｍ²程度の密度になる。スピンコート工程の回数で、ＣＮＴの密度は調整する。このままでは、基板上全面にＣＮＴが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のＣＮＴを除去する。図６では省略してあるが、ゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。

上記のリフトオフ法も不要部分のＣＮＴ除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にＣＮＴをスピンコートする。その後、レジストごと不要部分のＣＮＴをレジスト溶剤で除去する。

他のＣＮＴ膜形成方法としては、例えば、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥する方法なども用いることが出来る。浸した後に引き上げる方法は、上記の方法と同様に基板全面にＣＮＴが付着するため、同様の除去工程が必要である。

他の手法として、ディスペンサーと注射器でチャネル部分にのみＣＮＴ溶液を滴下・乾燥する方法を用いる。その場合、ＣＮＴはジクロロエタンに溶かす。重量比で約１０のマイナス７乗程度の濃度に調整する。具体的には、例えば、まず、１ミリグラムのＣＮＴを１０００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１０００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス７乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。ディスペンサーと注射器を用いる場合は、ＣＮＴ溶液を約４０マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてＣＮＴの密度が異なるが、１〜５回の滴下工程で、０．６本／μｍ²程度の密度になる。滴下工程の回数で、ＣＮＴの密度は調整する。

他の方法としては、インクジェット印刷機で印刷することも可能である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。

保護膜としては、例えば、スパッタ成膜したシリコン酸化膜である。

ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いる。

別の方法として、パリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。

また別の方法として、有機膜例えばフォトレジストをスピンコートなどして塗布後に窒素雰囲気中で硬化処理を行なう。硬化処理の温度は材料に依存するが、ガラス化点より高い温度で行なう。

（５）素子分離をする。
この場合、例えば、絶縁層９を一部剥離し、ＣＮＴを露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸（ＢＨＦ）などでウェットエッチングする。素子分離は、ＣＮＴチャネルを隣りの素子とは分離させる。すなわち酸素アッシングなどで焼き切る。あるいはレーザー照射して焼き切る、あるいは蒸発させる。

（６）ソース・ドレイン電極領域のＣＮＴにドーピングを施す。
この場合、例えば、絶縁層９を一部剥離し、ＣＮＴを露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸（ＢＨＦ）などでウェットエッチングする。ドーピングは、クロロホルム中に溶かしたＴＣＮＱ溶液に基板を浸して行なう。ドーピング後は、上部を保護層１１で覆う。これもスパッタ成膜したシリコン酸化膜である。

（７）保護層を形成する。
上記の保護層７の形成と同様の工程を用いる。

（８）ソース・ドレイン電極を形成するためのレジストをパターニングする。
通常のリソグラフィ技術を用いる。

（９）ソース・ドレイン電極材料を体積する。
例えば、スパッタや電子ビーム蒸着などを用いる。

（１０）ソース・ドレイン電極を形成する。
リフトオフ法で形成して、不要なレジストと金属を除去する。

（１１）ゲート部分にドーピングを行う。
これも上記（７）と同様に、ゲート領域の保護層９、１１の一部を剥離し、ドーピングする。ドーピングはクロロホルム中に溶かしたＴＴＦ溶液に基板を浸して行なう。

（１２）ゲート部分を保護層で覆う。
ドーピング後は、上部を保護層１３で覆う。保護層１３はパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。

図９に相補的なＣＮＴ−ＦＥＴで構成したＮＯＴゲート論理回路の実施例を示す。図１の構成のＣＮＴ−ＦＥＴをｐ型（左側）、ｎ型（右側）のチャネルで構成、ドレインを共通にする。図９ではゲート３、および３３が独立しているように描いてあるが、ＦＥＴ近傍で電気的に短絡する。ソース・ドレイン電極１，２および３１，３２はそれぞれ金、アルミニウムで形成する。これは、それぞれｐ型、ｎ型のＣＮＴとのショトキー障壁が小さくなるものを選ぶ。

以下に、図９の実施の形態の製造方法を説明する。

（１）まずＰＥＮ基板上にゲート電極を形成する。
例えば、銀の場合は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で１５０℃程度に加熱処理を施す。

他の方法として、例えば、基板上に一面にスパッタ（または蒸着）成膜後に、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングする。この場合はアルミニウムなどをゲート材料として用いる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。銀も一般的にエッチャントを使用可能であるから、この方法も使える。

他の手法として、例えば、まずゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。

（２）ゲート絶縁膜を形成する。
ゲート絶縁膜として例えばパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。厚さは０．２μｍである。

他の手法として、シリコン窒化膜をスパッタで形成することも可能である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために２０ｓｃｃｍの窒素も同時に導入する。圧力は２パスカルである。膜厚は０．２μｍである。

（３）ＣＮＴ膜を形成する。
例えば、ディスペンサーと注射器でチャネル部分にのみＣＮＴ溶液を滴下・乾燥する方法を用いることができる。その場合、ＣＮＴはジクロロエタンに溶かす。重量比で約１０のマイナス７乗程度の濃度に調整する。具体的には、まず、１ミリグラムのＣＮＴを１０００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１０００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス７乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。ディスペンサーと注射器を用いる場合は、ＣＮＴ溶液を約４０マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてＣＮＴの密度が異なるが、１〜５回の滴下工程で、０．６本／μｍ²程度の密度になる。滴下工程の回数で、ＣＮＴの密度は調整する。

他の方法としては、例えば、インクジェット印刷機で印刷することも可能である。
相補的にドープされたＣＮＴでチャネルを構成するために、先にｎ型、またはｐ型のＣＮＴ膜を部分的に形成し、その後に、それとは相補的なＣＮＴ膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。

別の手法としては、例えば、スピンコートで膜を形成する。まずＣＮＴをジクロロエタンに溶かす。重量比で約１０のマイナス６乗程度の濃度に調整する。具体的には、まず、１ミリグラムのＣＮＴを１００ミリリットルのジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、この１００ミリリットルのＣＮＴ溶液から３ミリリットル取り分け、２７ミリリットルのジクロロエタンで希釈する。こうして約１０のマイナス６乗の重量比のＣＮＴ溶液となる。これを市販の超音波ホモジナイザーで１時間分散する。スピンコートは、基板上に希釈・超音波分散したＣＮＴ溶液を約４０マイクロリットル滴下した後に、基板を約８００ｒｐｍで１０秒ほど回転させて行う。基板の表面状態に応じてＣＮＴの密度が異なるが、４〜５回のスピンコート工程で、０．６本／μｍ²程度の密度になる。スピンコート工程の回数で、ＣＮＴの密度は調整する。このままでは、基板上全面にＣＮＴが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のＣＮＴを除去する。図６では省略してあるが、ゲート・サブゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。

上記のリフトオフ法も不要部分のＣＮＴ除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にＣＮＴをスピンコートする。その後、レジストごと不要部分のＣＮＴをレジスト溶剤で除去する。

他のＣＮＴ膜形成方法としては、例えば、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥する方法により形成することができる。この浸した後に引き上げる方法は、上記の方法と同様に基板全面にＣＮＴが付着するため、同様の除去工程が必要である。

（４）ソース電極、ドレイン電極を形成する。
例えば、銀ペーストインクまたは金ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で１５０℃程度に加熱処理を施す。

その他の手法として、例えば、金、銀またはアルミニウムを、光リソグラフィでパターン形成したフォトレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する。

また、その他の手法として、例えば、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例としては、まず金属を第三の絶縁層の全面に成膜し、その後にリソグラフィを用いてレジスト・パターンを形成し、それをマスクとしてエッチングする方法も挙げることが出来る。

図９の場合、ｎ型あるいはｐ型に動作するＦＥＴ側のソース・ドレインを形成後に、それとは相補的に動作するＣＮＴのソース・ドレインを形成する。

（５）保護膜を形成する。
例えば保護層としてパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。

他の手法としては、シリコン窒化膜をスパッタ成膜することも可能である。

ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いる。

上記の（３）と（４）の順番を入れ替えて、ソース・ドレイン電極上にＣＮＴ膜を形成してもよい。

本発明の活用例として、表示装置が挙げられる。

本発明のＣＮＴ−ＦＥＴの断面図。 本発明のＣＮＴ−ＦＥＴの別の実施例の断面図。 本発明のＣＮＴ−ＦＥＴの別の実施例の断面図。 本発明のＣＮＴ−ＦＥＴの別の実施例の断面図。 図１のＣＮＴ−ＦＥＴの製造方法。 従来構造のＣＮＴ−ＦＥＴの断面図。 従来構造のＣＮＴ−ＦＥＴの断面図。 ドーピング工程を別に設けた場合の製造方法。 相補的なＣＮＴ−ＦＥＴで構成したＮＯＴゲート論理回路の実施形態。

符号の説明

１ ソース電極
２ ドレイン電極
３ ゲート電極
４ チャネル層（アンドープのＣＮＴ膜）
５ チャネル層（ｐ型ＣＮＴ膜）
６ チャネル層（ｎ型ＣＮＴ膜）
７ ゲート絶縁層
８ 基板
９ 保護層
１０ 絶縁層
１１ 電流供給線
１２ 基板表面を絶縁するための絶縁層
３１ ソース電極
３２ ドレイン電極
３３ ゲート電極

Claims (10)

1. カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、
   ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、
   ゲートとゲート絶縁層を介して接している第１のカーボンナノチューブがｎ型またはｐ型にドーピングされて、
   前記ソース電極および前記ドレイン電極と接触している第２のカーボンナノチューブが、第１のカーボンナノチューブとは相補的にドーピングされていることを特徴とする電界効果型トランジスタ。
2. 前記カーボンナノチューブに、真空中での電子親和力が２．７ｅＶ以上である材料および真空中でのイオン化ポテンシャルが５．８ｅＶ以下である材料が接触していることを特徴とする請求項１に記載の電界効果型トランジスタ。
3. 前記ゲート絶縁層と前記カーボンナノチューブとの界面に、真空中での電子親和力が２．７ｅＶ以上ある第１の材料および真空中でのイオン化ポテンシャルが５．８ｅＶ以下である第２の材料が位置し、前記カーボンナノチューブに接触していることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
4. 前記ゲートと前記ドレイン電極との距離が前記ゲートと前記ソース電極までの距離より大きいことを特徴とする請求項１乃至３のいずれかの請求項に記載の電界効果型トランジスタ。
5. 前記ソース電極と接触している前記第２のカーボンナノチューブおよび前記ドレイン電極と接触している前記第２のカーボンナノチューブがｐ型にドーピングされている電界効果型トランジスタにおいて、
   前記ソース電極と接触している前記第２のカーボンナノチューブに接触している材料の電子親和力が、前記ドレイン電極と接触している前記第２のカーボンナノチューブに接触している材料の電子親和力より大きいことを特徴とする請求項１乃至３のいずれかの請求項に記載の電界効果型トランジスタ。
6. 前記ソース電極と接触している前記第２のカーボンナノチューブおよび前記ドレイン電極と接触している前記第２のカーボンナノチューブがｎ型にドーピングされている電界効果型トランジスタにおいて、
   前記ソース電極と接触している前記第２の「カーボンナノチューブに接触している材料のイオン化ポテンシャルが前記ドレイン電極と接触している前記第２のカーボンナノチューブに接触している材料のイオン化ポテンシャルより小さいことを特徴とする請求項１乃至３のいずれかの請求項に記載の電界効果型トランジスタ。
7. 前記ゲート、前記ゲート絶縁層、前記カーボンナノチューブ及び前記基板の位置関係が、基板、カーボンナノチューブ、ゲート絶縁層、ゲートの順に形成されたものであることを特徴とする請求項１乃至４のいずれかの請求項に記載の電界効果型トランジスタ。
8. 前記ゲート、前記ゲート絶縁層、前記カーボンナノチューブ及び前期基板の位置関係が、基板、ゲート、ゲート絶縁層、カーボンナノチューブの順に形成されたものであることを特徴とする請求項１乃至４のいずれかの請求項に記載の電界効果型トランジスタ。
9. ｐ型およびｎ型にドーピングされた前記カーボンナノチューブの境界が、前記ゲートと前記ソース電極との中間、及び前記ゲートと前記ドレイン電極の中間であることを特徴とする請求項１乃至４のいずれかの請求項に記載の電界効果型トランジスタ。
10. 請求項１乃至４のいずれかの請求項に記載された電界効果型トランジスタを相補的に用いることを特徴とした論理回路。

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