TWI438881B - 封裝結構及其製法 - Google Patents

Description

封裝結構及其製法

本發明係有關一種封裝結構及其製法，尤指一種具薄化優勢之封裝結構及其製法。

隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，而在規格上仍需符合JEDEC(Joint Electronic Device Engineering Council，美國電子工程設計發展協會)規範，故封裝方式相當重要。例如：記憶體(Dynamic Random Access Memory,DRAM)之晶片因朝40nm以下發展，其晶片尺寸越來越小，但封裝後的面積仍需相同，使封裝結構之用以接置電路板(PCB)之焊球間距(ball pitch)維持在0.8mm，以符合JEDEC的標準，因而擴散型晶圓尺寸封裝是可採用的封裝方法。其中，第三代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,DDR3 SDRAM)是一種電腦記憶體規格，其常用之封裝方式係為Window BGA。

請參閱第1圖，係為習知記憶體封裝結構之剖視示意圖。如第1圖所示，該封裝結構1係提供一具有開口100之封裝基板10，且將一半導體晶片11以其作用面11a設於該封裝基板10之下表面10b上，以覆蓋該開口100一端，令該半導體晶片11之電極墊110位於該開口100中；接著，藉由金線12電性連接該電極墊110與該封裝基板 10上表面10a之打線墊101，再將保護材14設於該開口100中以包覆該金線12；接著，將封裝膠體13設於該封裝基板10之下表面10b上並包覆該半導體晶片11之非作用面11b與側面；最後，於該封裝基板10上表面10a之植球墊102上形成焊球16，以接置電路板。其中，該封裝結構1之整體高度(含焊球16)係為1.1~1.2mm。

然，習知技術中需使用金線12作為電性連接之元件，故封裝時，該封裝膠體13需考量該金線12之高度，以致於難以降低整體結構之高度，導致該金線12成為阻礙記憶體朝薄化設計之因素。

再者，記憶體之頻寬需求增加，藉由該金線12作為電性傳導之途徑，因該金線12需具有一定長度，使得電性傳導路徑常因其路徑過長而影響電性功效，例如：電感與電容之品質，故難以符合高頻寬記憶體要求。

又，使用金材作導線，係導致製作成本提高。

因此，如何克服上述習知技術中之種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種嵌埋晶片之封裝結構，其包括：半導體晶片，係具有相對之作用面與非作用面，且該作用面上具有結合釘頭凸塊之電極墊；介電層，係包覆該半導體晶片之作用面與側面及該釘頭凸塊，且外露該半導體晶片之非作用面；線路層，係設於該介電層上，且藉由設於該介電層中之導電盲孔以電 性連接該釘頭凸塊；以及絕緣保護層，係設於該介電層與線路層上，且具有開孔以外露該線路層之部分表面。

本發明復提供一種嵌埋晶片之封裝結構，使該線路層直接電性連接該釘頭凸塊，而不需藉由導電盲孔。

依前述之兩種封裝結構，該線路層復可具有線路及電性接觸墊，且該介電層表面具有線路槽，使該線路設於該線路槽中，令該線路嵌埋於該介電層，而該電性接觸墊設於該介電層表面上，使該電性接觸墊之部分底面接著該線路之部分頂面。亦或，使該線路及電性接觸墊均設於該線路槽中，令該線路及電性接觸墊均嵌埋於該介電層。

由上述可知，本發明封裝結構主要藉由嵌埋之方式進行封裝，以將該半導體晶片嵌埋於該介電層中，再利用設於該半導體晶片之電極墊上之釘頭凸塊作為傳輸訊號之元件，以縮短訊號傳輸的距離，而不需使用習知技術之金線作電性傳導路徑，故不僅可降低該封裝結構之整體結構高度，而達到薄化之目的，且因該釘頭凸塊之傳導路徑遠短於習知技術之金線，可以提升電性功效。

另外，依前述之本發明各種封裝結構態樣，本發明復提供各該封裝結構之製法，其具體技術詳如後述。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小 等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“頂”、“底”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第一實施例

請參閱第2A至2H圖，係為本發明封裝結構之製法之剖視示意圖。

如第2A圖所示，提供一具有側面20c、相對之作用面20a與非作用面20b之半導體晶片20，該半導體晶片20係例如為記憶體晶片，且該半導體晶片20之作用面20a上具有複數電極墊200。於本實施例中，該半導體晶片20之作用面20a上具有一第一防護層201與一第二防護層202，且該第一與第二防護層201,202均形成有複數小孔以露出各該電極墊200，又形成該第二防護層202之材料可為聚亞醯胺(polyimide)。

如第2B圖所示，於各該電極墊200上形成釘頭凸塊21。於本實施例中，該釘頭凸塊21係為金材或銅材，且亦可如第2B’圖所示，於各該釘頭凸塊21上形成例如為 Pd/Cu、Ti/W/Cu或有機保焊劑(Organic Solderability Preservative,OSP)之表面處理層210。

如第2C及2D圖所示，提供一表面具有黏著層221之承載板22，且於該黏著層221上形成一具有貫穿開口230a之第一介電板23a，令該黏著層221覆蓋於該開口230a之下側。

接著，將該半導體晶片20收納於該第一介電板23a之開口230a中，且該半導體晶片20之非作用面20b結合至該承載板22之黏著層221上。

再於該第一介電板23a及半導體晶片20上壓合一第二介電板23b，令該第一與第二介電板23a,23b結合成一介電層23，以包覆該半導體晶片20之作用面20a與側面20c、及該釘頭凸塊21。

如第2E圖所示，於該介電層23上形成複數盲孔230，以對應露出各該釘頭凸塊21。

如第2F圖所示，於該介電層23上形成一線路層24，且該線路層24具有複數線路24a、複數電性連接該線路24a之電性接觸墊241、及形成於該盲孔230中之導電盲孔240，以藉由該導電盲孔240電性連接各該釘頭凸塊21與該線路層24。

如第2G圖所示，於該介電層23與線路層24上形成一絕緣保護層25，且該絕緣保護層25形成有複數開孔250，令各該電性接觸墊241對應外露於各該開孔250。

接著，移除該承載板22及黏著層221，以外露出該半 導體晶片20之非作用面20b。

如第2H圖所示，亦可依需求，於該半導體晶片20外露之非作用面20b上設置散熱件26。

本發明封裝結構之製法，係將該半導體晶片20嵌埋於該介電層23中，再利用該釘頭凸塊21作為傳輸訊號之元件，以縮短訊號傳輸的距離，而非使用習知技術之金線作電性傳導路徑，故本發明不僅可降低該封裝結構之整體結構高度，且因該釘頭凸塊21之傳導路徑遠短於習知技術之金線，而可提升電性功效，例如：電感與電容之品質，以利於記憶體之頻寬增加。

再者，本發明之製法中，因不需進行打線方式，故可減少金材之使用，因而可降低製作成本。

第二實施例

請參閱第3A至3F圖，本實施例與第一實施例之差異主要在於線路層之形成態樣，其他封裝結構之相關製程大致相同，故不再贅述。

如第3A圖所示，係如第2D圖之結構，一介電層33形成於該承載板22及該半導體晶片20上，以包覆各該釘頭凸塊21。

如第3B圖所示，於該介電層33表面上形成複數線路槽331，令各該盲孔330連通該線路槽331之底部331a。

如第3C圖所示，於該線路槽331中形成線路34a，令該線路34a嵌埋於該介電層33，而該線路34a之頂面外露於該介電層33表面，又同時於該盲孔330中形成導電盲孔 340。

於本實施例中，該線路34a與該導電盲孔340之間可具有連接墊34b，如第3C(a)圖所示；亦或，該線路34a’直接形成於該導電盲孔340之端面上而無連接墊，如第3C(b)圖所示。

如第3D及3D’圖所示，於該介電層33表面上形成複數電性接觸墊341，使該電性接觸墊341之部分底面接著該線路34a之部分頂面，以構成線路層34。

如第3E圖所示，於該介電層33與線路層34上形成絕緣保護層25，該絕緣保護層25具有複數開孔250，令各該電性接觸墊341對應外露於各該開孔250。

接著，移除該承載板22及黏著層221，以外露出該半導體晶片20之非作用面20b。

如第3F圖所示，亦可依需求，於該外露之非作用面20b上設置散熱件26，供該半導體晶片20作散熱之用。

第三實施例

請參閱第4A至4D圖，本實施例與第二實施例之差異主要在於電性接觸墊之形成態樣，其他封裝結構之相關製程大致相同，故不再贅述。

如第4A圖所示，係於該介電層43表面上形成線路槽431，令該盲孔430連通該線路槽431之底部431a。

如第4B及4B’圖所示，於該盲孔430中形成導電盲孔440，且於該線路槽431中形成線路44a及電性接觸墊441，以構成線路層44，令該線路44a及電性接觸墊441 均嵌埋於該介電層43，而該線路44a之頂面及電性接觸墊441之頂面外露於該介電層43表面。

如第4C圖所示，於該介電層43與線路層44上形成絕緣保護層25，該絕緣保護層25具有複數開孔250，令各該電性接觸墊441對應外露於各該開孔250。

接著，移除該承載板22及黏著層221，以外露出該半導體晶片20之非作用面20b。

如第4D圖所示，亦可依需求，於該外露之非作用面20b上設置散熱件26，供該半導體晶片20作散熱之用。

依第一至第三實施例所述之製法，本發明可製成一種封裝結構，係包括：具有相對之作用面20a與非作用面20b之半導體晶片20、設於該半導體晶片20上之釘頭凸塊21、包覆該釘頭凸塊21之介電層23,33,43、設於該介電層23,33,43上之線路層24,34,44、以及設於該介電層23,33,43與線路層24,34,44上之絕緣保護層25。

所述之半導體晶片20之作用面20a上具有複數電極墊200，以結合該釘頭凸塊21。

所述之介電層23,33,43亦包覆該半導體晶片20之作用面20a與側面20c，且外露該非作用面20b。

所述之線路層24,34,44具有複數線路24a,34a,44a、複數電性連接該線路24a,34a,44a之電性接觸墊241,341,441、及設於該介電層23,33,43中以電性連接該釘頭凸塊21之導電盲孔240,340,440。

所述之絕緣保護層25係具有複數開孔250，令各該電 性接觸墊241,341,441對應外露於各該開孔250。

第四實施例

請參閱第5A至5C圖，本實施例與第一實施例之差異主要在於線路層未具有導電盲孔，其他封裝結構之相關製程大致相同，故不再贅述。

如第5A圖所示，係接續第2D圖之製程，即壓合形成一介電層53，且該介電層53之表面低於該釘頭凸塊21之頂面，以外露該釘頭凸塊21之部分表面。

如第5B圖所示，於該介電層53與該釘頭凸塊21上形成線路層54，以電性連接該釘頭凸塊21，又該線路層54具有複數線路54a及複數電性連接該線路54a之電性接觸墊541。

如第5C圖所示，於該介電層53與線路層54上形成絕緣保護層25，該絕緣保護層25具有複數開孔250，令各該電性接觸墊541對應外露於各該開孔250。接著，移除該承載板22及黏著層221，以外露出該半導體晶片20之非作用面20b。

第五實施例

請參閱第6A至6D圖，本實施例與第四實施例之差異主要在於線路層之形成態樣，其他封裝結構之相關製程大致相同，故不再贅述。

如第6A圖所示，係於介電層63上形成複數線路槽631，該線路槽631之底部631a表面低於該釘頭凸塊21之頂面，以外露該釘頭凸塊21之部分表面。

如第6B圖所示，於該線路槽631中形成線路64a，令該線路64a嵌埋於該介電層63且電性連接該釘頭凸塊21，而該線路64a之頂面外露於該介電層63表面。

如第6C圖所示，於該介電層63表面上形成電性接觸墊641，使該電性接觸墊641之部分底面接著該線路64a之部分頂面，以構成線路層64(可參考第二實施例之線路層34，差異僅在於導電盲孔之有無)。

如第6D圖所示，於該介電層63與線路層64上形成絕緣保護層25，該絕緣保護層25具有複數開孔250，令各該電性接觸墊641對應外露於各該開孔250。接著，移除該承載板22及黏著層221，以外露出該半導體晶片20之非作用面20b。

第六實施例

請參閱第7A至7C圖，本實施例與第五實施例之差異主要在於電性接觸墊之形成態樣，其他封裝結構之相關製程大致相同，故不再贅述。

如第7A圖所示，係於該介電層73上形成複數線路槽731，該線路槽731之底部731a表面低於該釘頭凸塊21之頂面，以外露該釘頭凸塊21之部分表面。

如第7B圖所示，於該線路槽731中形成線路74a及電性接觸墊741，以構成線路層74，令該線路層74嵌埋於該介電層73，而該線路74a之頂面及電性接觸墊741之頂面外露於該介電層73表面。

如第7C圖所示，於該介電層73與線路層74上形成 絕緣保護層25，該絕緣保護層25具有複數開孔250，令各該電性接觸墊741對應外露於各該開孔250。接著，移除該承載板22及黏著層221，以外露出該半導體晶片20之非作用面20b。

依第四至第六實施例所述之製法，本發明可製成另一種封裝結構，係包括：具有相對之作用面20a與非作用面20b之半導體晶片20、設於該半導體晶片20上之釘頭凸塊21、包覆該釘頭凸塊21之介電層53,63,73、設於該介電層53,63,73上之線路層54,64,74、以及設於該介電層53,63,73與線路層54,64,74上之絕緣保護層25。

所述之半導體晶片20之作用面20a上具有複數電極墊200，以結合該釘頭凸塊21。

所述之介電層53,63,73亦包覆該半導體晶片20之作用面20a與側面20c，且外露該非作用面20b。

所述之線路層54,64,74具有複數線路54a,64a,74a、及複數電性連接該線路54a,64a,74a之電性接觸墊541,641,741。

所述之絕緣保護層25係具有複數開孔250，令各該電性接觸墊541,641,741對應外露於各該開孔250。

綜上所述，本發明封裝結構及其製法，係藉由將該半導體晶片嵌埋於該承載板中，並以釘頭凸塊電性連接該線路層與半導體晶片，不僅降低該封裝結構之整體結構高度，而達到薄化之目的，且因縮短訊號傳輸的距離，而提升電性功效。

再者，本發明之製法中，因不需進行打線方式，故可降低材料成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

1‧‧‧封裝結構

10‧‧‧封裝基板

10a‧‧‧上表面

10b‧‧‧下表面

100,230a‧‧‧開口

101‧‧‧打線墊

102‧‧‧植球墊

11,20‧‧‧半導體晶片

11a,20a‧‧‧作用面

11b,20b‧‧‧非作用面

110,200‧‧‧電極墊

12‧‧‧金線

13‧‧‧封裝膠體

14‧‧‧保護材

16‧‧‧焊球

20c‧‧‧側面

201‧‧‧第一防護層

202‧‧‧第二防護層

21‧‧‧釘頭凸塊

210‧‧‧表面處理層

22‧‧‧承載板

221‧‧‧黏著層

23,33,43,53,63,73‧‧‧介電層

23a‧‧‧第一介電板

23b‧‧‧第二介電板

230,330,430‧‧‧盲孔

24,34,44,54,64,74‧‧‧線路層

24a,34a,34a’,44a,54a,64a,74a‧‧‧線路

240,340,440‧‧‧導電盲孔

241,341,441,541,641,741‧‧‧電性接觸墊

25‧‧‧絕緣保護層

250‧‧‧開孔

26‧‧‧散熱件

331,431,631,731‧‧‧線路槽

331a,431a,631a,731a‧‧‧底部

34b‧‧‧連接墊

第1圖係為習知記憶體封裝結構之剖視示意圖；第2A至2H圖係為本發明封裝結構之製法之第一實施例的剖視示意圖；其中，第2B’係為第2B圖之另一實施態樣；第3A至3F圖係為本發明封裝結構之製法之第二實施例的剖視示意圖；其中，第3C(a)及3C(b)圖係為第3C圖之不同態樣之局部上視圖，第3D’圖係為第3D圖之局部上視圖；第4A至4D圖係為本發明封裝結構之製法之第三實施例的剖視示意圖；其中，第4B’圖係為第4B圖之局部上視圖；第5A至5C圖係為本發明封裝結構之製法之第四實施例的剖視示意圖；第6A至6D圖係為本發明封裝結構之製法之第五實施例的剖視示意圖；以及第7A至7C圖係為本發明封裝結構之製法之第六實施 例的剖視示意圖。

20‧‧‧半導體晶片

20a‧‧‧作用面

20b‧‧‧非作用面

200‧‧‧電極墊

21‧‧‧釘頭凸塊

23‧‧‧介電層

24‧‧‧線路層

24a‧‧‧線路

240‧‧‧導電盲孔

241‧‧‧電性接觸墊

25‧‧‧絕緣保護層

250‧‧‧開孔

Claims (20)

1. 一種封裝結構，係包括：半導體晶片，係具有相對之作用面與非作用面，該作用面上具有複數電極墊；釘頭凸塊，係設於該電極墊上，且該釘頭凸塊之尺寸係小於該電極墊之尺寸；介電層，係包覆該半導體晶片之作用面與側面、及該釘頭凸塊，且外露該半導體晶片之非作用面；線路層，係設於該介電層上，且具有複數線路、複數電性連接該線路之電性接觸墊、及設於該介電層中以電性連接該釘頭凸塊之導電盲孔；以及絕緣保護層，係設於該介電層與線路層上，且具有複數開孔，令各該電性接觸墊對應外露於各該開孔。
2. 如申請專利範圍第1項所述之封裝結構，其中，該釘頭凸塊上設有表面處理層。
3. 如申請專利範圍第1項所述之封裝結構，其中，該介電層表面具有線路槽，使該線路設於該線路槽中，令該線路嵌埋於該介電層，且該線路之頂面外露於該介電層表面，又該電性接觸墊設於該介電層表面上，使該電性接觸墊之部分底面接著該線路之部分頂面。
4. 如申請專利範圍第1項所述之封裝結構，其中，該介電層表面具有線路槽，使該線路及電性接觸墊設於該線路槽中，令該線路層嵌埋於該介電層，且該線路之頂面及電性接觸墊之頂面外露於該介電層表面。
5. 如申請專利範圍第1項所述之封裝結構，復包括設於該半導體晶片外露之非作用面上之散熱件。
6. 一種封裝結構，係包括：半導體晶片，係具有相對之作用面與非作用面，該作用面上具有複數電極墊；釘頭凸塊，係設於該電極墊上，且該釘頭凸塊之尺寸係小於該電極墊之尺寸；介電層，包覆該半導體晶片之作用面與側面、及該釘頭凸塊，且該介電層外露該釘頭凸塊之部分頂面，又該半導體晶片之非作用面外露於該介電層之表面；線路層，係設於該介電層與該釘頭凸塊上，且電性連接該釘頭凸塊，又該線路層具有複數線路及複數電性連接該線路之電性接觸墊；以及絕緣保護層，係設於該介電層與線路層上，且具有複數開孔，令各該電性接觸墊對應外露於各該開孔。
7. 如申請專利範圍第6項所述之封裝結構，其中，該釘頭凸塊上設有表面處理層。
8. 如申請專利範圍第6項所述之封裝結構，其中，該介電層表面具有線路槽，該線路槽之底部表面低於該釘頭凸塊之頂面，且該線路設於該線路槽中，令該線路嵌埋於該介電層，而該線路之頂面外露於該介電層表面，又該電性接觸墊設於該介電層表面上，使該電性接觸墊之部分底面接著該線路之部分頂面。
9. 如申請專利範圍第6項所述之封裝結構，其中，該介電 層表面具有線路槽，該線路槽之底部表面低於該釘頭凸塊之頂面，且該線路及電性接觸墊設於該線路槽中，令該線路層嵌埋於該介電層，而該線路之頂面及電性接觸墊之頂面外露於該介電層表面。
10. 如申請專利範圍第6項所述之封裝結構，復包括設於該半導體晶片外露之非作用面上之散熱件。
11. 一種封裝結構之製法，係包括：提供一具有相對之作用面與非作用面之半導體晶片，且該半導體晶片之作用面上具有複數電極墊；於該電極墊上形成釘頭凸塊；於一具有黏著層之承載板上形成具有開口之第一介電板，令該黏著層覆蓋於該開口之一側，將該半導體晶片收納於該開口中，且該非作用面結合至該黏著層上；於該第一介電板及半導體晶片上壓合第二介電板，以包覆該半導體晶片與釘頭凸塊，且該第一與第二介電板結合成一介電層；於該介電層上形成複數盲孔，以露出該釘頭凸塊；於該介電層上形成具有複數線路與複數電性連接該線路之電性接觸墊之線路層，且該線路層於該盲孔中形成導電盲孔，以電性連接該釘頭凸塊；於該介電層與線路層上形成絕緣保護層，該絕緣保護層具有複數開孔，令各該電性接觸墊對應外露於各該開孔；以及 移除該承載板及黏著層，以外露出該半導體晶片之非作用面。
12. 如申請專利範圍第11項所述之封裝結構之製法，其中，該釘頭凸塊上形成表面處理層。
13. 如申請專利範圍第11項所述之封裝結構之製法，復包括於該介電層表面上形成線路槽，令該盲孔連通該線路槽之底部，且該線路形成於該線路槽中，令該線路嵌埋於該介電層，而該線路之頂面外露於該介電層表面，又該電性接觸墊形成於該介電層表面上，使該電性接觸墊之部分底面接著該線路之部分頂面。
14. 如申請專利範圍第11項所述之封裝結構之製法，復包括於該介電層表面上形成線路槽，令該盲孔連通該線路槽之底部，且該線路及電性接觸墊形成於該線路槽中，令該線路層嵌埋於該介電層，而該線路之頂面及電性接觸墊之頂面外露於該介電層表面。
15. 如申請專利範圍第11項所述之封裝結構之製法，復包括於該半導體晶片外露之非作用面上設置散熱件。
16. 一種封裝結構之製法，係包括：提供一具有相對之作用面與非作用面之半導體晶片，且該半導體晶片之作用面上具有複數電極墊；於該電極墊上形成釘頭凸塊；於一具有黏著層之承載板上形成具有開口之第一介電板，令該黏著層覆蓋於該開口之一側，將該半導體晶片收納於該開口中，且該非作用面結合至該黏著層 上；於該第一介電板及半導體晶片上壓合第二介電板，以包覆該半導體晶片與釘頭凸塊，且該第一與第二介電板結合成一介電層，且該介電層外露該釘頭凸塊之部分表面；於該介電層與該釘頭凸塊上形成線路層，以電性連接該釘頭凸塊，又該線路層具有複數線路及複數電性連接該線路之電性接觸墊；於該介電層與線路層上形成絕緣保護層，該絕緣保護層具有複數開孔，令各該電性接觸墊對應外露於各該開孔；以及移除該承載板及黏著層，以外露出該半導體晶片之非作用面。
17. 如申請專利範圍第16項所述之封裝結構之製法，其中，該釘頭凸塊上形成表面處理層。
18. 如申請專利範圍第16項所述之封裝結構之製法，復包括於該介電層上形成線路槽，該線路槽之底部表面低於該釘頭凸塊之頂面，且該線路形成於該線路槽中，令該線路嵌埋於該介電層，而該線路之頂面外露於該介電層表面，又該電性接觸墊形成於該介電層表面上，使該電性接觸墊之部分底面接著該線路之部分頂面。
19. 如申請專利範圍第16項所述之封裝結構之製法，復包括於該介電層上形成線路槽，該線路槽之底部表面低於該釘頭凸塊之頂面，且該線路及電性接觸墊形成於該線 路槽中，令該線路層嵌埋於該介電層，而該線路之頂面及電性接觸墊之頂面外露於該介電層表面。
20. 如申請專利範圍第16項所述之封裝結構之製法，復包括於該半導體晶片外露之非作用面上設置散熱件。