TWI415201B - 多晶片堆疊結構及其製法 - Google Patents

Description

多晶片堆疊結構及其製法

本發明係有關於一種半導體結構及其製法，尤指一種多晶片堆疊結構及其製法。

由於電子產品之微小化以及高運作速度需求的增加，為提高單一半導體封裝結構之性能與容量以符合電子產品小型化之需求，半導體封裝結構採多晶片模組化(Multichip Module)乃成一趨勢，俾藉此將兩個或兩個以上之晶片組合在單一封裝結構中，以縮減電子產品整體電路結構體積，並提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化；此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。

常見的多晶片封裝結構係為採用並排式(side-by-side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同基板上。晶片與共同基板上導電線路間之連接一般係藉由導線銲接方式(wire bonding)達成。然而該並排式多晶片封裝構造之缺點為封裝成本太高及封裝結構尺寸太大，因該共同基板之面積會隨著晶片數目的增加而增加。

為解決上述習知問題，近年來係使用堆疊方法來安裝所增加的晶片，其堆疊的方式按照其晶片之設計，打線製 程各有不同，但若該晶片被設計為銲墊集中於一邊時，例如記憶卡之電子裝置中所設之快閃記憶體晶片(flash memory chip)或動態隨機存取記憶體晶片(Dynamic Random Access Memory，DRAM)等，為了打線之便利性，其堆疊方式係以階梯狀之形式進行，如第1A及1B圖所示之美國專利第6,538,331號所揭示之多晶片堆疊結構(其中該第1B圖係為對應第1A圖之上視圖)，係在晶片承載件10上堆疊了複數記憶體晶片，以將第一記憶體晶片11安裝於晶片承載件10上，第二記憶體晶片12以一偏移之距離而不妨礙第一記憶體晶片11銲墊之打線作業為原則下呈階狀堆疊於該第一記憶體晶片11上，另外，於該記憶卡之電子裝置中復設有控制晶片(controller)13，其中為節省基板使用空間，係將該控制晶片13堆疊於該第二記憶體晶片12上，並透過複數銲線15將該些記憶體晶片11,12及控制晶片13電性連接至該晶片承載件10。

再者，為增加記憶卡之記憶容量，勢必伴隨增加記憶體晶片之堆疊數量，如第2圖所示之美國專利第6,621,155號所揭示之多晶片堆疊技術，係在晶片承載件20上以階狀方式堆疊複數記憶體晶片21,22,23,24，然後再於該些記憶體晶片21,22,23,24上方接置控制晶片25。

惟，前述習知技術最大缺點為堆疊較多層之晶片時，因其堆疊方式為不斷地往一邊傾斜，使整個記憶體晶片堆疊之投影面積不斷加大，如此當持續不斷朝單一方向以階梯方式堆疊記憶體晶片時，於堆疊至一定層數時，記憶體 晶片勢必將超出可封裝範圍，而此時即必須增加封裝件之晶片承載件面積以完成晶片堆疊，但增加封裝件之面積亦影響到整體電子產品之體積，而有違今日電子產品強調體積小且多功能之特性需求。

況且，一般該控制晶片之平面尺寸係遠小於該記憶體晶片之平面尺寸，因此在利用銲線將該控制晶片電性連接至該晶片承載件時，該些銲線勢必跨越該控制晶片下方之記憶體晶片，如此即易造成銲線觸碰至記憶體晶片而發生短路問題，同時增加銲線作業之困難度。

相對地，如將該控制晶片置於晶片承載件上未供接置記憶體晶片之區域者，又會增加晶片承載件之使用面積，不利整體結構之小型化。

再者，請參閱第3圖，台灣專利號第I255492號揭示另一種多晶片堆疊技術，係將複數記憶體晶片31,32呈階梯狀而堆疊於一晶片承載件30上，並透過銲線36電性連接至該晶片承載件30，再藉由一接置於該些記憶體晶片31,32上之緩衝層37，可供額外之複數記憶體晶片33,34再以階狀方式接置於該緩衝層37上，之後再於該些記憶體晶片33,34上接置控制晶片35，俾可在不超出可封裝範圍之情況下增加晶片堆疊數目。

然而，前述方法仍無法解決在利用銲線將該控制晶片電性連接至該晶片承載件時，銲線跨越該控制晶片下方過多之記憶體晶片，容易造成銲線觸碰至記憶體晶片而發生短路問題，及增加銲線作業困難度問題；另外此方法所需 之銲線長度過長及銲弧過高，不僅增加製程成本且容易導致銲線偏移(wire sweep)問題。

同時，由於前述方法需在晶片堆疊過程中額外增設緩衝層，因而造成製程成本及步驟之增加；再者，因緩衝層之增置，亦導致多晶片堆疊結構之高度無法有效降低，而不利於薄型電子裝置(例如Micro-SD卡)之製作。

再者，於前述製程技術中，均係將控制晶片堆疊在記憶體晶片最上方，不僅堆疊結構之高度會有限制，且若銲線弧高未控制好時易發生外露問題，另銲線過長亦會導致電性連接品質下降，況且當堆疊層數變多時，於界面層處產生脫層之機率即會上升且增加製程複雜度，造成製程控制需更嚴謹及費時。

因此，如何提供一種堆疊多晶片之結構及其製法，以達成整合多數個晶片又毋需額外增加封裝結構面積、高度，以適用於薄型電子裝置，減少銲線長度及銲弧高度以強化電性品質，同時降低銲線作業困難度、製程成本以及避免發生銲線偏移、短路問題，實為目前亟待達成之目標。

鑑於以上習知缺點，本發明之一目的係提供一種多晶片堆疊結構及其製法，俾可在不額外增加封裝結構面積及高度原則下，進行多層晶片之堆疊。

本發明之另一目的係提供一種多晶片堆疊結構及其製法，得以降低堆疊高度，進而適用於薄型電子裝置。

本發明之又一目的係提供一種多晶片堆疊結構及其 製法，得以降低銲線作業困難度及避免銲線碰觸晶片而發生短路問題。

本發明之再一目的係提供一種多晶片堆疊結構及其製法，減少所需之銲線長度及銲弧高度，以減少製程成本及銲線偏移問題，強化電性連接品質。

本發明之復一目的係提供一種多晶片堆疊結構及其製法，可減少堆疊層數、於界面層處產生脫層之機率。

本發明之又再一目的係提供一種多晶片堆疊結構及其製法，可簡化製程複雜度。

為達上揭及其他目的，本發明揭露一種多晶片堆疊結構之製法，係包括：將包含有複數第一晶片之第一晶片組以階狀方式接置於一晶片承載件上，並於該第一晶片組最頂層之第一晶片上接置一第二晶片，其中該第一及第二晶片係透過銲線電性連接至該晶片承載件；將一第三晶片間隔一絕緣膠膜(film)而堆疊於該第一晶片組及第二晶片上，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片部分銲線端及至少部分第二晶片；以及透過銲線電性連接該第三晶片與該晶片承載件。其後復可於該第三晶片上以階狀方式堆疊第四晶片，並以銲線電性連接該第四晶片及晶片承載件；另於置晶完成後，再於該晶片承載件上形成一包覆該些晶片之封裝膠體；此外，該絕緣膠膜使用之厚度係避免該第一晶片及第二晶片之銲線觸碰至其上方之第三晶片之非作用面。

透過前述製法，本發明復揭示一種多晶片堆疊結構， 係包括：一晶片承載件；包含有複數第一晶片之第一晶片組，係以階狀方式接置於一晶片承載件上，其中該第一晶片係透過銲線電性連接至該晶片承載件；第二晶片，係接置於該第一晶片組最頂層之第一晶片上，其中該第二晶片係透過銲線電性連接至該晶片承載件；以及第三晶片，係間隔一絕緣膠膜而堆疊於該第一晶片組及第二晶片上，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片部分銲線端及至少部分第二晶片，其中該第三晶片係透過銲線電性連接至該晶片承載件。

該多晶片堆疊結構復可包括有堆疊於該第三晶片上之第四晶片，以及包覆該第一晶片組與第二、第三及第四晶片之封裝膠體；另該絕緣膠膜使用之厚度係避免該第一晶片及第二晶片之銲線觸碰至其上方之第三晶片之非作用面。

該些晶片係可以一般打線方式或反向銲接(Reverse Wire Bonding)方式而與該晶片承載件電性連接，其中該反向銲接方式係使銲線先銲結至該晶片承載件上(形成球形銲點)，再將其銲接至該晶片(形成縫接銲點)，藉以降低線弧高度，進而減少絕緣膠膜之厚度，以提供更輕薄之多晶片堆疊結構。

該第一、第三、第四晶片係具單邊銲墊(例如為記憶體晶片)，且對應其具銲墊之一側而偏離下方晶片一預先設定之距離，而呈階梯狀堆疊。該第二晶片至少一邊設有複數銲墊(例如為控制晶片)，且該第二晶片之平面尺寸小 於第一、第三、第四晶片平面尺寸。

因此，本發明之多晶片堆疊結構及其製法，係將包含有複數第一晶片(記憶體晶片)之第一晶片組以階狀方式接置於一晶片承載件上，並於該第一晶片組最頂層之第一晶片上接置第二晶片(控制晶片)，其中該第一及第二晶片係透過銲線電性連接至該晶片承載件，再於該第一及第二晶片上利用膠膜包線技術(Film over Wire,FOW)間隔一絕緣膠膜而使第三晶片(記憶體晶片)堆疊於該第一及第二晶片上，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片部分銲線端及至少部分第二晶片，且透過銲線使該第三晶片電性連接至該晶片承載件，藉以避免習知將平面尺寸遠小於記憶體晶片之控制晶片直接堆疊於複數記憶體晶片上時，增加整體結構高度問題，以及減少控制晶片之銲線跨越及觸碰至記憶體晶片而發生短路與增加銲線作業困難度問題。此外，因該控制晶片係設置在記憶體晶片間，而非習知將控制晶片堆疊在複數記憶體晶片最上方，故得減少所需之銲線長度及銲弧高度，及減少製程成本及銲線偏移問題，強化電性連接品質，同時亦可減少晶片堆疊層數，降低於界面層處產生脫層之機率，以及簡化製程複雜度。再者，本發明係將第二晶片(控制晶片)接置於第一晶片(記憶體晶片)上，再由第三晶片(記憶體晶片)利用膠膜包線技術以間隔一絕緣膠膜而堆疊於該第一及第二晶片上，並使該絕緣膠膜至少包覆第一晶片組最頂層之第一晶片部分銲線端及部分第二晶片，省略習知緩衝層 之設置，以利整體結構之薄型化。

以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。

請參閱第4A至4D圖，係為本發明之多晶片堆疊結構及其製法第一實施例之剖面示意圖。

如第4A圖所示，提供一晶片承載件40，以將包含有複數第一晶片41之第一晶片組41’以階狀方式接置於該晶片承載件40上，並於該第一晶片組41’最頂層之第一晶片41上接置一第二晶片42，其中該第一及第二晶片41,42分別透過第一與第二銲線46a,46b電性連接至該晶片承載件40。

該第一晶片41及第二晶片42例如為記憶體晶片及控制晶片，該第二晶片42平面尺寸係小於第一晶片41平面尺寸，且該第一晶片41單邊表面邊緣設有複數銲墊410，該第二晶片42至少一邊設有複數銲墊420(本圖示係以多邊設有銲墊表示之)，以分別透過第一與第二銲線46a,46b而電性連接至該晶片承載件40。該晶片承載件40可為一球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板或導線架。該第二晶片42相對該晶片承載件40之投影位置係可位於該第一晶片組41’相對該晶片承載件40之投影位置內，而不致增加晶片承載件40使用面積。

如第4B圖所示，利用膠膜包線(Film over Wire,FOW) 技術，將一第三晶片43間隔一絕緣膠膜(film)47而堆疊於該第一晶片組41’上，並使該絕緣膠膜47包覆該第一晶片組41’最頂層之第一晶片41部分第一銲線端460及至少部分第二晶片42。該絕緣膠膜47使用之厚度係避免該第一晶片41及第二晶片42之第一與第二銲線46a,46b觸碰至其上方之第三晶片43之非作用面431。該第三晶片43例如為具單邊銲墊之記憶體晶片。該第三晶片43相對該晶片承載件40之投影位置係可位於該第一晶片組41’相對該晶片承載件40之投影位置內，而不致增加晶片承載件40使用面積。

該絕緣膠膜47之材料得為選自環氧樹脂(epoxy)之材料，且預先貼附於該第三晶片43下方之非作用面431，並以熱源加熱於晶片承載件40下方(未圖示)，此第三晶片43及預先貼附之絕緣膠膜47再堆疊於該第一晶片組41’及第二晶片42上，該絕緣膠膜47因受熱而呈現膠質狀，而不致壓傷該第一晶片組41’及第二晶片42之銲線46，之後移除該熱源，該絕緣膠體47即會固化而支撐第三晶片43且包覆住該銲線46。

如第4C圖所示，復可於該第三晶片43上以階狀方式堆疊第四晶片44，該第四晶片44例如為具單邊銲墊之記憶體晶片，該第四晶片44係以其具銲墊440之一側而偏離第三晶片43一預先設定之距離，使得該第四晶片44不致擋到第三晶片43之銲墊430垂直向上區域，以供該第三及第四晶片43,44得以藉由複數條第三與第四銲線 46c,46d電性連接至該晶片承載件40。

如第4D圖所示，之後即可於該晶片承載件40上形成包覆該第一晶片組41’及第二、第三、第四晶片42,43,44與第一至第四銲線46a,46b,46c,46d之封裝膠體48。

透過前述製法，本發明復揭示一種多晶片堆疊結構，係包括：一晶片承載件40；包含有複數第一晶片41之第一晶片組41’，係以階狀方式接置於該晶片承載件40上，其中該第一晶片41係透過第一銲線46a電性連接至該晶片承載件40；第二晶片42，係接置於該第一晶片組41’最頂層之第一晶片41上，其中該第二晶片42係透過第二銲線46b電性連接至該晶片承載件40；至少一第三晶片43，係間隔一絕緣膠膜(film)47而堆疊於該第一晶片組41’及第二晶片42上，並使該絕緣膠膜47包覆該第一晶片組41’最頂層之第一晶片41部分第一銲線端460及至少部分第二晶片42，其中該第三晶片43係透過第三銲線46c電性連接至該晶片承載件40，且該絕緣膠膜47使用之厚度係避免該第一晶片41及第二晶片42之第一與第二銲線46a,46b觸碰至其上方之第三晶片43之非作用面431。

再者，該多晶片堆疊結構復可包括有堆疊於該第三晶片43上之第四晶片44，以及包覆該第一晶片組41’與第二、第三及第四晶片42,43,44之封裝膠體48。

第二實施例

復請參閱第5圖，係為本發明之多晶片堆疊結構及其 製法第二實施例之示意圖。本實施例與前述實施例大致相同，主要差異係在於第一晶片組最頂層之第一晶片與第二晶片係可採用反向銲接方式(Reverse Wire Bonding)而電性連接至晶片承載件。

如圖所示，主要係可將用以連接第一晶片組41’最頂層之第一晶片41及第二晶片42與晶片承載件40之第一與第二銲線46a’,46b’外端先燒球銲結至第一晶片41之銲墊410及第二晶片42之銲墊420，以形成一凸柱(未圖示)，再於該晶片承載件40形成球形銲點，並銲接至該凸柱上形成縫接銲點，如此，將可縮減該第一、第二晶片41,42與晶片承載件40電性連接之線弧高度，進而降低供第三晶片43接置於該第一及第二晶片41,42上所需之絕緣膠膜47厚度，以進一步縮減整體堆疊結構之高度。

另外，其餘之第一、第三、第四晶片係可以一般打線方式或反向銲接方式而透過銲線電性連接至該晶片承載件。

因此，本發明之多晶片堆疊結構及其製法，係將包含有複數第一晶片(記憶體晶片)之第一晶片組以階狀方式接置於一晶片承載件上，並於該第一晶片組最頂層之第一晶片上接置第二晶片(控制晶片)，其中該第一及第二晶片係透過銲線電性連接至該晶片承載件，再於該第一及第二晶片上利用膠膜包線技術間隔一絕緣膠膜而使第三晶片(記憶體晶片)堆疊於該第一及第二晶片上，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片部分銲線端及至 少部分第二晶片，且透過銲線使該第三晶片電性連接至該晶片承載件，藉以避免習知將平面尺寸遠小於記憶體晶片之控制晶片直接堆疊於複數記憶體晶片上時，增加整體結構高度問題，以及減少控制晶片之銲線跨越及觸碰至記憶體晶片而發生短路與增加銲線作業困難度問題。此外，因該控制晶片係設置在記憶體晶片間，而非習知將控制晶片堆疊在複數記憶體晶片最上方，故得減少所需之銲線長度及銲弧高度，及減少製程成本及銲線偏移問題，強化電性連接品質，同時亦可減少晶片堆疊層數，降低於界面層處產生脫層之機率，以及簡化製程複雜度。再者，本發明係將第二晶片(控制晶片)接置於第一晶片(記憶體晶片)上，再由第三晶片(記憶體晶片)利用膠膜包線技術以間隔一絕緣膠膜而堆疊於該第一及第二晶片上，並使該絕緣膠膜至少包覆第一晶片組最頂層之第一晶片部分銲線端及部分第二晶片，省略習知緩衝層之設置，以利整體結構之薄型化。

以上所述之具體實施例，僅係用以例釋本發明之特點及功效，而非用以限定本發明之可實施範疇，在未脫離本發明上揭之精神與技術範疇下，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。

10‧‧‧晶片承載件

11‧‧‧第一記憶體晶片

12‧‧‧第二記憶體晶片

13‧‧‧控制晶片

15‧‧‧銲線

20‧‧‧晶片承載件

21,22,23,24‧‧‧記憶體晶片

25‧‧‧控制晶片

30‧‧‧晶片承載件

31,32,33,34‧‧‧記憶體晶片

35‧‧‧控制晶片

36‧‧‧銲線

37‧‧‧緩衝層

40‧‧‧晶片承載件

41‧‧‧第一晶片

41’‧‧‧第一晶片組

410,420,430,440‧‧‧銲墊

42‧‧‧第二晶片

43‧‧‧第三晶片

431‧‧‧第三晶片非作用面

44‧‧‧第四晶片

46a,46a’‧‧‧第一銲線

460‧‧‧第一銲線端

46b,46b’‧‧‧第二銲線

46c‧‧‧第三銲線

46d‧‧‧第四銲線

47‧‧‧絕緣膠膜

48‧‧‧封裝膠體

第1A及1B圖係為美國專利第6,538,331號所揭示之多晶片堆疊結構剖面及平面示意圖； 第2圖係為美國專利第6,621,155號所揭示之多晶片堆疊技術示意圖；第3圖係為台灣專利號第I255492號所揭示之另一種多晶片堆疊技術示意圖；第4A至4D圖係為本發明之多晶片堆疊結構及其製法第一實施例之剖面示意圖；以及第5圖係為本發明之多晶片堆疊結構及其製法第二實施例之剖面示意圖。

40‧‧‧晶片承載件

41‧‧‧第一晶片

41’‧‧‧第一晶片組

42‧‧‧第二晶片

43‧‧‧第三晶片

430‧‧‧銲墊

431‧‧‧第三晶片非作用面

44‧‧‧第四晶片

440‧‧‧銲墊

46a‧‧‧第一銲線

46b‧‧‧第二銲線

46c‧‧‧第三銲線

46d‧‧‧第四銲線

47‧‧‧絕緣膠膜

Claims (27)

1. 一種多晶片堆疊結構之製法，係包括：將包含有複數第一晶片之第一晶片組以階狀方式接置於一晶片承載件上，並於該第一晶片組最頂層之第一晶片上接置一第二晶片，其中，該第一及第二晶片係分別透過第一與第二銲線電性連接至該晶片承載件；形成一絕緣膠膜(film)於該第一晶片組上，且埋設部分第二晶片，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片上之部分第一銲線端；將一第三晶片設置於該絕緣膠膜上，該第二晶片相對該晶片承載件之投影位置係部分位於該第三晶片相對該晶片承載件之投影位置外；以及透過第三銲線電性連接該第三晶片與晶片承載件。
2. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第二晶片平面尺寸係小於第一晶片平面尺寸。
3. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第一晶片及第三晶片為記憶體晶片，該第二晶片為控制晶片。
4. 如申請專利範圍第3項之多晶片堆疊結構之製法，其中，該第一晶片及第三晶片單邊表面邊緣設有複數銲墊，該第二晶片至少一邊表面邊緣設有複數銲墊。
5. 如申請專利範圍第1項之多晶片堆疊結構之製法，其 中，該晶片承載件為球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板及導線架之其中一者。
6. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第三晶片係利用膠膜包線(Film over Wire,FOW)技術，以間隔一絕緣膠膜而堆疊於該第一晶片組及第二晶片上。
7. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該絕緣膠膜係預先貼附於該第三晶片之一非作用面，並以熱源加熱於晶片承載件下方，再將該第三晶片及預先貼附之絕緣膠膜堆疊於該第一晶片組及第二晶片上，之後移除該熱源，該絕緣膠體即固化而支撐第三晶片且包覆住該銲線。
8. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第一晶片及第二晶片係選擇利用一般打線方式及反向銲接方式(Reverse Wire Bonding)之其中一者，而電性連接至該晶片承載件。
9. 如申請專利範圍第1項之多晶片堆疊結構之製法，復包括於第三晶片上以階狀方式堆疊第四晶片。
10. 如申請專利範圍第9項之多晶片堆疊結構之製法，其中，該第三晶片及第四晶片係選擇利用一般打線方式及反向銲接方式之其中一者，而電性連接至該晶片承載件。
11. 如申請專利範圍第9項之多晶片堆疊結構之製法，其中，該第四晶片為記憶體晶片。
12. 如申請專利範圍第9項之多晶片堆疊結構之製法，復包括於該晶片承載件上形成包覆該第一晶片組與第二、第三及第四晶片之封裝膠體。
13. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第二及第三晶片相對該晶片承載件之投影位置係位於該第一晶片組相對該晶片承載件之投影位置內。
14. 一種多晶片堆疊結構，其係包含：晶片承載件；包含有複數第一晶片之第一晶片組，係以階狀方式接置於一晶片承載件上，其中，該第一晶片係透過第一銲線電性連接至該晶片承載件；第二晶片，係接置於該第一晶片組最頂層之第一晶片上，其中，該第二晶片係透過第二銲線電性連接至該晶片承載件；一絕緣膠膜，係形成於該第一晶片組最頂層之第一晶片上，且埋設至少部分第二晶片，並使該絕緣膠膜包覆該第一晶片組最頂層之第一晶片上之部分第一銲線端；以及第三晶片，係設置於該絕緣膠膜上，其中，該第三晶片係透過第三銲線電性連接至該晶片承載件，又該第二晶片相對該晶片承載件之投影位置係部分位於該第三晶片相對該晶片承載件之投影位置外。
15. 如申請專利範圍第14項之多晶片堆疊結構，其中， 該第二晶片為控制晶片。
16. 如申請專利範圍第14項之多晶片堆疊結構，其中，該第二晶片平面尺寸係小於第一晶片平面尺寸。
17. 如申請專利範圍第14項之多晶片堆疊結構，其中，該第一晶片及第三晶片為記憶體晶片。
18. 如申請專利範圍第17項之多晶片堆疊結構，其中，該第一晶片及第三晶片單邊表面邊緣設有複數銲墊，該第二晶片至少一邊表面邊緣設有複數銲墊。
19. 如申請專利範圍第14項之多晶片堆疊結構，其中，該晶片承載件為球柵陣列式基板、平面柵陣列式基板及導線架之其中一者。
20. 如申請專利範圍第14項之多晶片堆疊結構，其中，該第三晶片係利用膠膜包線技術，以間隔一絕緣膠膜而堆疊於該第一晶片組及第二晶片上。
21. 如申請專利範圍第14項之多晶片堆疊結構，其中，該第一晶片及第二晶片係選擇利用一般打線方式及反向銲接方式之其中一者，而電性連接至該晶片承載件。
22. 如申請專利範圍第14項之多晶片堆疊結構，復包括於第三晶片上以階狀方式堆疊第四晶片。
23. 如申請專利範圍第22項之多晶片堆疊結構，其中，該第三晶片及第四晶片係選擇利用一般打線方式及反向銲接方式之其中一者，而電性連接至該晶片承載件。
24. 如申請專利範圍第22項之多晶片堆疊結構，其中，該第四晶片為記憶體晶片。
25. 如申請專利範圍第22項之多晶片堆疊結構，復包括於該晶片承載件上形成包覆該第一晶片組與第二、第三及第四晶片之封裝膠體。
26. 如申請專利範圍第14項之多晶片堆疊結構，其中，該絕緣膠膜為環氧樹脂材料。
27. 如申請專利範圍第14項之多晶片堆疊結構，其中，該第二及第三晶片相對該晶片承載件之投影位置係位於該第一晶片組相對該晶片承載件之投影位置內。