TWI437705B

TWI437705B - 採用重摻雜基底的傳導基底、逆溝槽和源極接地的場效應電晶體結構

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Publication number: TWI437705B
Application number: TW96134320A
Authority: TW
Inventors: Hebert Francois
Original assignee: Alpha & Omega Semiconductor
Priority date: 2007-09-13
Filing date: 2007-09-13
Publication date: 2014-05-11
Also published as: TW200913259A

Description

採用重摻雜基底的傳導基底、逆溝槽和源極接地的場效應電晶體結構

本發明涉及一種半導體功率器件，特別涉及一種逆溝槽的和源極接地的場效應電晶體(FET)結構，該FET結構包含採用重摻雜P+基底的傳導基底。

對於包含源極電感的FET、金屬氧化物半導體場效應電晶體(MOSFET)和接面場效電晶體(JFET)等半導體功率器件，一般技術對於進一步降低其源極電感面臨一些技術困難和局限性。尤其是，本領域的技術人員對於減小源極電感面臨技術挑戰。同時，因為越來越多的功率器件應用要求這些器件具有高效率、高增益和適應高頻率的功能，對於半導體功率器件這些不斷增長的需求都要求減小其源極電感。一般來說，取消半導體功率器件包內的焊接線就能減小源極電感。藉由配置半導體基底作為源極來連接半導體功率器件，做了許多努力來取消焊接線。這類辦法也有困難，因為在通常的垂直式半導體功率器件中是將汲極安排在基底上的。參照第1A圖和第1B圖所分別表示的帶槽溝的和平面的雙擴散金屬氧化物半導體(DMOS)器件，這兩類垂直式功率器件採用基底10作為汲極，當閘極16開通時，其中的電流從源極12流經體區18到下面設置在基底10的底部上的汲極區域。在器件包裝工藝中對於頂部上的源極接點14的電連接通常需要焊接線，這樣就增加了源極電感。

在一些應用中可用別的包裝技術，例如倒裝晶片的包裝法。然而，對垂直式DMOS採用倒裝晶片的配置就將汲極接點帶到頂部上。將汲極接點和閘極墊片二者都設置在頂部上就使得管芯變大，導致工藝複雜和成本增大的缺點。而且，要在器件頂部形成焊球或焊柱就會額外增大工藝成本，對於互補金屬氧化物半導體(CMOS)或橫向擴散金屬氧化物半導體(LDMOS)類型的平面器件尤其如此。

參照第1C圖，由Seung-Chul Lee等人在Physica Cripta T101,pp.58-60,2002所披露的新型垂直式溝道LDMOS器件，圖式為標準的垂直式帶槽溝的DMOS結構，包括P-基底20上的N漂移區22，閘極16，源極12，體區18和汲極區26，其中汲極接點24設置在頂部邊緣上，而源極接點14仍設在活性區頂部。然而，這個器件中頂上的汲極接點所需的橫向間隔造成單元橫距變大的局限性。除了單元橫距變大的局限性，帶有槽溝的FET一般還有製造成本的問題，由於製備帶槽溝的FET所需的工藝條件並非所有的鑄造工廠都有的，這就提高了製造成本。由於這樣的緣故，將功率器件實施成橫平式器件並採用平面閘極也是合乎需要的。

已經披露了幾種帶有接地的基底和源極的橫平式DMOS器件。橫平式DMOS器件通常包括連接頂上的源極到P+基底之間的P+陷阱區(或者代之以槽溝)。由於陷阱或槽溝要佔據空間，陷阱區域或槽溝使得單元橫距34增大。參見第1D圖所示G.Cao等人發表的器件的截面圖 (“Comparative Study of Drift Region Designs in RF LDMOSFETs”，IEEE Electron Devices,August 2004,pp 1296-1303)，包括P+基底30上的P磊晶層32，N漂移區22，閘極16，連接頂上的源極接點14到P+基底30之間的P+陷阱區36，源極區12，體區18和汲極區26，其中汲極接點24設置在頂部邊緣上。Ishiwaka O等人的文章有類似的揭露(“A 2.45GHz power LdMOSFET with reduced source inductance by V-groove connections”，Interrnational Electron Devices Meeting.Technical Digest,Washington DC,USA,1-4 Dec.1985,pp.166-169)。Leong嘗試了在P+和P-epi二層的介面上用埋層來減少橫向擴散從而減小橫距(US Patent 6372557,Apr.16,2002)。在D’Anna and Hébert(US Patent 5821144,Oct 13,1998)和Hébert(US Patent 5869875,Feb.9,1999,“Lateral Diffused MOS transistor with trench source contact”)二專利中披露的器件中藉由將源極陷阱或者槽溝設置在該結構的外周來減小單元橫距。然而在這些檔中，圖式器件的大多數採用同一種金屬作源極/體極接點區域和閘極遮罩區域，而某些器件採用了第二種金屬來作汲極和閘極遮罩區域。這些配置中的橫向擴散增大了水平面上的漂移長度，一般會有大的單元橫距。大的單元橫距會使通態電阻大，通態電阻是電阻和器件面積的函數。大的單元橫距引起器件尺寸變大，包的尺寸也變大，於是使得器件的成本增大。

因此，對於功率半導體器件的設計和製造技術，仍然需要提供新的器件配置和製備方法來形成功率器件，以便解決上面討論的問題和局限性。

因此本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，具有減小了的單元橫距，從而實現了低的製造成本。低的製造成本的實現是由於低的有效管芯成本，加上在實施改進的器件配置時減小了單元橫距。這就克服了上面討論過的一般半導體功率器件遇到的無法收縮單元橫距的技術困難和局限性。

特別是，本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，它取消了源極焊線從而明顯減小了源極電感，同時在閘極包圍的槽溝的下部採用了集成的源-體短路結構從而最小化了特徵的通態電阻(Rsp)。

本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，它可適應於相當寬範圍的高和低電壓的應用。本發明所披露的這種半導體功率器件由於採用了分散式體極接點配置，減小了閉鎖可能性，減小了氧化物閘極造成的熱載流子注入和峰值電壓生成等問題，從而進一步實現了穩定可靠的工作。

本發明的另一方面提供一種新的和改進的源極接的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，它可提供帶有可控漂移區長度的垂直電流溝道從而更能適應於減小橫距的配置。它藉由傳導基底和在槽溝底部形成源極接點跟重度摻雜的基底直接接觸來建立源極跟基底的連接。從而消除了對於採用深度阻抗陷阱或者槽溝接點的需求。

本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，它在汲極延伸上形成了較厚的氧化物層使得其閘-汲電容(Cgd)減小，從而提高了擊穿電壓(BV)。

本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜P+基底上，它的源極在底上而汲極在頂上，它在連續的閘環結構之外形成終止區。在一個較佳實施例，這種結構的典型安排是以封閉的單元配置為基礎的。由於沒有連到終止區的接點，這種配置的N漂移區留著不連接。由於N溝道增強型金屬-氧化物半導體場效應管(NMOS)器件的基底處於源極電位也就是地電位，浮動的N漂移區可能運作在地電位，從而提供了自終止。這種器件配置還有一個優點，在劃線區鋸斷管芯引起的任何損傷，都會傾向於將浮動的N漂移區短路到接地的基底。

簡單敍述本發明的一個較佳實施例披露的一種半導體功率器件包括一個源極接地的、逆槽溝的FET到重摻雜P+基底上，它的源極在底上而汲極在頂上，它進一步包括多個槽溝來形成其中的閘極。該半導體功率器件還包括設置在各槽溝的底上並跟槽溝中的閘極隔開的源-體接點，以便在重摻雜P+基底上將體區跟源區電連接起來。

此外本發明披露了一種製備逆溝槽的場效應電晶體(iT-FET)半導體器件的方法。此方法包括步驟：在半導體底部形成源極而在其頂部形成汲極，並形成附著在槽溝側壁上的閘極層作為槽溝中的閘極以便控制沿著半導體基底上槽溝中的閘極的垂直溝道。此方法還包括步驟：形成從各方面充分包圍源極和汲極的槽溝中的閘極，藉此使得此iT-FET器件實現自終止。

閱讀了後面對本發明的較佳實施方案的詳細描述和各個圖式，本領域的技術人員無疑就會明瞭本發明的這些和別的目標和優點。

參照第2圖的本發明的、具有底源頂汲(即源極在底部和汲極在頂部)的、N溝道的源極接地的逆槽溝FET器件100的截面圖。該N溝道的源極接地的逆槽溝FET器件100是支撐在起底部源極作用的P+基底105上。替代方案是將P溝道器件形成在N+的Si基底上，或者用碳化矽、氮化鎵(GaN)或別種半導體基底。在基底105頂上形成P外延生長層110。基底上配置了活性單元區，終止區111通常設置在基底105週邊。該FET器件100有多條開口在基底頂部上的槽溝，其深達外延生長層110的較低部。開在活性單元區上的槽溝較寬以形成閘極，閘極多晶矽層附著的槽溝側壁墊了一層槽溝壁氧化層125，其中心部分填了絕緣材料例如硼磷矽玻璃(BPSG)層125'。寬度較窄的槽溝形成在終止區111或者在活性區以形成帶有從活性區到終止區111的槽溝側壁閘極120的閘極流道120'。在包圍絕緣的槽溝側壁閘極120的外延生長層內形成P體區130。在體區130頂部形成N聯結區135來接觸N漂移區145，後者被基底頂部附近的N+汲極接點區140所包圍。表面覆蓋N型注入層142可選用。

帶槽溝垂直式FET器件還包括在活性單元區內槽溝底上形成的源-體短路結構。該源-體短路結構採用傳導芯杆150來形成，例如它可為一個Ti、Co、W的矽化物做的芯杆，被重摻雜N+區155和傳導芯杆150下的重摻雜P；+區160所包圍，以形成一個高度傳導、低電阻率的源-體短路結構。汲極金屬170覆蓋了活性單元區，而閘極金屬180形成在終止區111。汲極金屬170和閘極金屬180分別通過汲極接點開口和閘極接點開口電接觸汲極接點區140和閘極流道120'，這兩個開口分別通過介電層175，例如一個BPSG層，和絕緣層，例如氧化層165，覆蓋了FET器件的頂部。所示集成的體/源短路150是分佈到整個器件。此器件結構提供了一個包括將源極連接到基底底上的底源的垂直溝道。跟一般底源器件不同，本發明的底源器件並不用靠在源極區底下的P+陷阱來實現。反之，本發明的底源器件採用嵌埋的源極跟體極的體/源短路結構150。所以，本發明的器件結構節省了橫向空間，避免了P+陷阱橫向擴散，減小單元橫距112。

參照第3圖所示源極接地逆槽溝FET器件的可替代實施例，它跟第2圖所示配置相似。在汲極延伸上形成較厚的氧化物層165'來減小汲極-到-閘極電容(Cgd)並且提高擊穿電壓(BV)。在終止區內的閘極接點區如圖式帶有較厚的氧化物層165'。該槽溝較窄，填充了閘極多晶矽層120'。閘極金屬180跟汲極金屬170同時形成，然後在器件頂部加工成汲極金屬170和閘極金屬180的圖形，並且在基底105的底上形成源電極，起到接地電極的作用。

這一結構的典型佈局是以封閉的單元配置為基礎。這種配置的活性單元的N漂移區的外邊留著不連接，因為沒有連到終止區的接點。由於對於NMOS器件其基底處於源極電位、也就是地電位，該浮動的N漂移區145有可能運作在地電位。如圖式這種器件配置還有一個優點，就是在劃線區鋸斷管芯引起的任何損傷，都會傾向於將浮動的N漂移區短路到接地的基底。因此該結構是自終止的，消除了對於複雜的終止機構的需要，然而現有技術的垂直式的平面的和槽溝的MOSFET結構卻免不了需要這類機構，例如浮動環、結終止延伸、場板等。

參照第4圖所示源極接地逆槽溝FET器件的可替代實施例，它跟第3圖所示配置相似。唯一的差別是現在將源-體短路結構形成來作為集成的閘極遮罩150'，它從基底頂部延伸進入底源層105以便接觸重摻雜P++區160。這種起源-體短路結構功能的集成的閘極遮罩進一步減小了寄生電容。

第2圖到第4圖所示的源-體短路結構形成在各自的活性單元，將重摻雜N+區155連接到設置在P+基底的底上的底源電極。可替代地N溝道器件可在N+基底上形成，這類器件則不需在整個活性區的每個單元有源-體短路，因為源極會自動連接到N+基底。

參照第5A圖到第5T圖所顯示第3圖所示的器件結構的製備工藝的截面圖的系列。藉由對於該製備步驟的描述，會理解所披露的工藝過程，由於採用一種有利的自對準結構，只需要三步掩膜工藝步驟。該工藝起始採用的矽基底為重度P+摻雜的基底205來作源極端子。該P+摻雜基底205可用硼摻雜使得電阻率為3-5mO-cm或更低。基底205上支持的外延生長層210，其厚度範圍2-7μm。一個實施例的P型外延生長層在加上20-60伏用5E14到5E15的低劑量做摻雜。另一個實施例中，外延生長層210可以是N-摻雜層。可以選擇地，實施覆蓋式淺層N型注入來形成N漂移區215，再做厚氧化物沉積形成氧化物層220，其厚度在0.5μm至1.5μm，作為硬掩膜。可選擇的一步為提高所加的溫度來實施一個密度增高工藝。第5B圖中，加上第一掩膜即槽溝掩膜(未顯示出)來進行硬掩膜蝕刻，再進行矽蝕刻直到N阱深度或者N外延生長層厚度的70%至130%。還可進行各向同性的蝕刻，這些蝕刻工藝打開的槽溝透過了氧化物層220、漂移區，將槽溝延伸到外延生長層210。然後進行N聯結區注入，是斜角注入磷離子(at quad tilt or double±7 degree tilt angles)劑量範圍在1E12至1E13，來形成包圍槽溝各側壁和槽溝底部的N聯結區。也可採用從4°到15°或以上的別的角度做離子注入，取決於該結構的尺寸和幾何條件。如第5C圖，進行保持形狀的氧化物沉積以形成氧化物層230，然後如第5D圖所示進行各向異性蝕刻來除去頂部的保形氧化物層，而留下厚的側壁氧化物層230覆蓋在槽溝側壁上。如第5E圖，進行選擇矽溝道蝕刻，從槽溝底部進入外延生長層蝕刻深度在0.3至1.0μm，然後進行各向同性矽蝕刻來進一步延伸槽溝深度0.3至1.0μm，這一步是可供選擇的。如第5F圖，先進行犧牲蝕刻，再進行熱氧化物生長工藝以形成閘極氧化物層235來覆蓋槽溝側壁的較低部分。在第5G圖，在各槽溝內進行零傾角硼溝道注入，注入劑量範圍在5E12至1E14，以便形成槽溝底部的溝道區240。然後提高溫度到約1050℃在氮氣N2氛圍保持30分鐘來驅動槽溝底部的溝道區240。

如第5H圖，在槽溝側壁的底部進行帶傾角的、低劑量的硼注入來完成閾值溝道注入並穿通調節。在汲極側壁的厚氧化物層230對於此溝道注入起了掩膜功能。如第5I圖，在升高到950至1100℃溫度範圍的氮氣N2氛圍進行退火，接著以零傾角注入角將40到160Kev的注入能量的砷離子以1至6E15範圍的劑量注入各槽溝，來形成槽溝底源區 245。下面一個可供選擇的工藝步驟是源極退火操作。如第5J圖，進行犧牲氧化物剝離來除去該氧化物層，接著進行閘極氧化物生長，然後沉積多晶矽層250，接著就地注入來摻雜多晶矽層250。然後將氧化物層255沉積到多晶矽層頂上。在第5K圖，進行各向異性氧化物蝕刻來從多晶矽層250頂上除去氧化物層255，僅留下覆蓋槽溝內多晶矽層250的氧化物層255。如第5L圖，進行多晶矽各向異性蝕刻來除去槽溝外的多晶矽層，只留下附著在槽溝側壁上的、覆蓋了氧化物層255的多晶矽層250在槽溝內起側壁閘極功能。如第5M圖，可選擇地進行各向同性矽蝕刻以便在稍低於槽溝墊層255的槽溝底部拉回多晶矽，接著沉積厚度範圍在500-2000Å的保形氧化物層260來覆蓋器件的頂部。然後進行850-1050℃溫度範圍的多晶矽氧化退火，以生長厚度範圍50-600Å的氧化物層，接著進行氧化物增密度工藝。如第5N圖，進行各向異性氧化物蝕刻，從槽溝的外邊除去氧化物層260，及覆蓋槽溝底部的氧化物層260，以便將接點暴露到溝道區240。該各向異性蝕刻被控制成定時蝕刻，不會過分蝕刻氧化物層，從而在覆蓋多晶矽閘極250底部的場區留下了氧化物層260。如第5O圖，進行各向異性矽蝕刻來進一步蝕刻槽溝底部，典型結構的蝕刻深度範圍從0.1到0.5μm。然後進行BF2或者硼的覆蓋式注入，以便在蝕刻的槽溝底部緊靠的下邊形成淺的接觸區265，接著進行注入退火，快速熱退火(RTA)操作在900-1100℃和氮氣N2內進行10-60秒。如第5P圖，沉積 Ti、Co、或W的矽化物，接著進行RTA工藝。然後進行水楊酸濕蝕刻，接著做RTA工藝，以便在槽溝底部形成水楊酸化接觸層270，緊接淺接觸區265。這一加工也可採用沉積鎢再蝕刻回去，來形成鎢質芯杆作體/源接觸，因為鎢適合於高溫加工步驟。可代換地，形成複合柵薄膜(WSix)層270是作為高溫穩定的水楊酸層的另一選擇，而不需只做鎢沉積再蝕刻回去來進行水楊酸化RTA工藝。如第5Q圖，沉積未摻雜的薄氧化物層，接著沉積BPSG層275，然後進行跟矽化物結構270相適應的在850-900℃的低溫回流。如第5R圖，沉積磷矽酸鹽玻璃(PSG)鈍化層和氯化矽氮化矽(SixNy)或富矽(Si)氮化物層或氮氧化合物或氮化矽層280。如第5S圖，加上汲極和閘極接點掩膜，即第二掩膜(圖中未顯示)。進行氮化物/氧化物蝕刻來除去汲極和閘極接觸區的鈍化層280和氧化物層。這一加工可選用各向同性和各向異性蝕刻來建立斜的側壁。然後用砷或磷離子的N+摻雜劑進行淺汲極接點注入來形成N+汲極接點區285，接著用900-1050℃溫度範圍的氮氣氛圍做RTA退火工藝不到一分鐘。如第5T圖，沉積厚金屬層290，接著加金屬掩膜作為第三掩膜做蝕刻，使得金屬層形成閘極和汲極金屬接點的圖形。然後進行一個合金摻雜加工來完成製備工藝。

按照上述器件配置，實現了低製造成本，因為用小的管芯可實現有效管芯成本較低，從而補償了較高的製造成本。最重要的是，藉由採用基底源極接觸達到了低的源極電感，而藉由實施分佈在器件上的源-體短路結構使得源極電阻最小化。而且，如上所述器件的小的橫距進一步減小了它在給定的工作電壓下的特徵的通態電阻(Rsp)。這種器件配置便於相容設計的縮放並適應於工作在相當寬範圍的高和低電壓下的器件。這種器件由於藉由源-體短路結構的分散式體極接點配置，減小了閉鎖可能性，減小了熱載流子注入，和能夠對付閘極氧化物造成的峰值電壓生成等問題，從而進一步實現了穩定可靠的工作。所以，這裏就披露了一種逆槽溝的源極接地的FET器件，它允許垂直電流通過垂直溝道。用這種垂直溝道實施的漂移區的可控的漂移長度，使得可能製造小而可縮放的單元橫距。由於設在槽溝底部的源極接點直接接觸重度摻雜的基底，就減小了源極電阻。再也不需要如一般底源FET器件通常實施的深度阻抗的陷阱區或槽溝接點。

雖然現在採用了這些較佳的實施方案來描述本發明，應該理解這些披露不得解釋為限制性的。本領域的技術人員在閱讀了上面所披露的之後，無疑可能做出各種更動和修改。因此，後面的申請專利範圍才應該解釋成覆蓋了落在本發明的真實精神和範圍內的所有更動和修改。

10‧‧‧基底

12‧‧‧源極

14‧‧‧源極接點

16‧‧‧閘極

18‧‧‧體區

20‧‧‧P-基底

22‧‧‧N漂移區

24‧‧‧汲極接點

26‧‧‧汲極區

30‧‧‧P+基底

32‧‧‧P磊晶層

34‧‧‧單元橫距

36‧‧‧P+陷阱區

100‧‧‧FET器件

105、205‧‧‧基底

110、210‧‧‧外延生長層

111‧‧‧終止區

112‧‧‧單元橫距

120‧‧‧槽溝側壁閘極

120’‧‧‧閘極流道

125、165‧‧‧氧化層

125’、275‧‧‧硼磷矽玻璃(BPSG)層

130‧‧‧體區

135‧‧‧聯結區

140、285‧‧‧汲極接點區

142‧‧‧N型注入層

145、215‧‧‧漂移區

150‧‧‧傳導芯杆；體/源短路

155‧‧‧重摻雜N+區

160‧‧‧重摻雜P++區

165’、220、230、235、255、260‧‧‧氧化物層

170‧‧‧汲極金屬

175‧‧‧介電層

180‧‧‧閘極金屬

240‧‧‧溝道區

245‧‧‧槽溝底源區

250‧‧‧多晶矽層

265‧‧‧淺接觸區

270‧‧‧水楊酸化接觸層；複合柵薄膜(WSix)層；矽化物結構

280‧‧‧鈍化層

290‧‧‧厚金屬層

第1A圖為通常的垂直式功率器件的配置的槽溝閘極的實施方案的截面圖；第1B圖為通常的垂直式功率器件的配置的平面閘極的實施方案的截面圖；第1C圖為垂直溝道LDMOS器件的截面圖；第1D圖是為射頻(RF)用途的LDMOS FET器件的漂移區設計的截面圖；第2圖是作為本發明一個實施例的、帶有在器件內分佈的槽溝底上形成的源-體短路結構的、源極接地的逆槽溝FET器件的截面圖；第3圖是作為本發明另一個實施例的、帶有在器件內分佈的槽溝底上形成的源-體短路結構的、而且在其汲極延伸上帶有厚的氧化物來減小Cgd並提高BV的、另一種源極接地的逆槽溝FET器件的截面圖；第4圖是作為本發明另一個實施例的、帶有作為集成閘極遮罩來減小寄生電容而形成的源-體短路結構的、另一種源極接地的逆槽溝FET器件的截面圖；第5A圖到第5T圖為顯示第2圖所示的本發明的器件的製備工藝的截面圖的系列。