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TWI390731B - 具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構及其製備方法 - Google Patents

具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構及其製備方法 Download PDF

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TWI390731B
TWI390731B TW096134596A TW96134596A TWI390731B TW I390731 B TWI390731 B TW I390731B TW 096134596 A TW096134596 A TW 096134596A TW 96134596 A TW96134596 A TW 96134596A TW I390731 B TWI390731 B TW I390731B
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赫爾伯特 弗蘭克斯
叭剌 安荷
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萬國半導體股份有限公司
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Description

具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構 及其製備方法
本發明涉及半導體功率器件，更具體地涉及逆槽溝的和源極接地的場效應電晶體結構(FET)，其中採用了槽溝的源體短路電極的傳導基底。
對於包含源極電感的FET、MOSFET(金屬氧化物半導體場效應電晶體)和JFET(接面場效應電晶體)等半導體功率器件，常規技術對於進一步降低其源極電感面臨一些技術困難和局限性。尤其是，本領域的技術人員對於減小源極電感面臨技術挑戰。同時，因為越來越多的功率器件應用要求這些器件具有高效率、高增益和適應高頻率的功能，對於半導體功率器件這些不斷增長的需求都要求減小其源極電感。一般來說，取消半導體功率器件包內的焊接線就能減小源極電感。通過配置半導體基底作為源極來連接半導體功率器件，做了許多努力來取消焊接線。這類辦法也有困難，因為在通常的垂直式半導體功率器件中是將汲極安排在基底上的。參照第1A圖和第1B圖所分別表示的帶槽溝的和平面的DMOS(雙擴散金氧化物半導體器件)器件，這兩類垂直式功率器件採用基底作為汲極，其中的電流從源極流到下面設置在基底的底上的汲極區域。在器件包裝工藝中對於頂上的源電極的電連接通常需要焊接線，這樣就增加了源極電感。
參照第1C圖，由Seung-Chul Lee等人在Physica Cripta T101,pp.58-60,2002所披露的新型垂直式溝道LDMOS(橫向擴散金屬氧化物半導體)器件，圖示為標準的垂直式帶槽溝的DMOS結構，其中汲極接點設置在頂面邊緣上，而源極仍設在活性區頂面。然而，這個器件中頂上的汲極接點所需的橫向間隔造成單元橫距變大的局限性。除了單元橫距變大的局限性，帶有槽溝的FET一般還有製造成本的問題，由於製備帶槽溝的FET所需的工藝條件並非所有的鑄造工廠都有的，這就提高了製造成本。由於這樣的緣故，將功率器件實施成橫平式器件並採用平面閘極也是合乎需要的。
已經披露了幾種帶有接地的基底和源極的橫平式DMOS器件。橫平式DMOS器件通常包括連接頂上的源極到P+基底之間的P+沉降片區(或者代之以槽溝)。由於陷阱或槽溝要佔據空間，沉降片區域或槽溝使得單元橫距增大。參見第1D圖所示G.Cao等人發表的器件的截面圖(“Comparative Study of Drift Region Designs in RF LDMOSFETs”，IEEE Electron Devices,August 2004,pp 1296-1303)。以及Ishiwaka O等人的文章(“A 2.45 GHz power LdMOSFET with reduced source inductance by V-groove connections”，International Electron Devices Meeting.Technical Digest,Washington DC,USA,1-4 Dec.1985,pp.166-169)。Leong嘗試了在P+和P-epi二層的介面上用埋層來減少橫向擴散從而減小橫距(US Patent 6372557,Apr.16,2002)。在D’Anna and Hébert(US Patent 5821144, Oct 13,1998)和Hébert(US Patent 5869875,Feb.9,1999,”Lateral Diffused MOS transistor with trench source contact”)兩個專利中披露的器件中通過將源極沉降片或者槽溝設置在該結構的外周來減小單元橫距。然而在這些檔中，圖示器件的大多數採用同一種金屬作源極/體(極)接點區域和閘極遮罩區域，而某些器件採用了第二種金屬來作汲極和閘極遮罩區域。這些配置中的橫向擴散增大了水平面上的漂移長度，一般會有大的單元橫距。大的單元橫距會使導通電阻大，導通電阻是電阻和器件面積的函數。大的單元橫距引起器件尺寸變大，封裝尺寸也變大，於是使得器件的成本增大。
因此，對於功率半導體器件的設計和製造技術，仍然需要提供新的器件配置和製備方法來形成功率器件，以便解決上面討論的問題和局限性。
本發明提供的一種具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構，解決了背景技術中討論的問題和局限。
因此本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而汲極在頂上，通過採用槽溝體/源短路結構，並且不用P+沉降片，使得具有減小了的單元橫距，從而實現了低的製造成本。低的製造成本的實現是由於低的有效芯片成本，加上在實施改進的器件配置時減 小了單元橫距。這就克服了上面討論過的常規半導體功率器件遇到的無法收縮單元橫距的技術困難和局限性。
特別是，本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而汲極在頂上，它取消了源極焊線從而明顯減小了源極電感，同時採用了集成的分佈在器件中的體-源短路結構或者金屬互連層從而最小化了特徵的Rsp(導通電阻)。
本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而汲極在頂上，它可適應於相當寬範圍的高和低電壓的應用。本發明所披露的這種半導體功率器件由於採用了分散式體極接點配置，減小了閉鎖可能性，減小了氧化物閘極造成的熱載流子注入和峰值電壓生成等問題，從而進一步實現了穩定可靠的工作。
本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而汲極在頂上，它可提供帶有可控漂移區長度的垂直電流溝道從而更能適應於減小橫距的配置。它通過傳導基底和在槽溝底部形成源極接點跟重度摻雜的N+基底直接接觸來建立源極跟底面的連接。從而消除了對於採用深度阻抗沉降片或者槽溝接點的需求。
本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到重度摻雜的基底，例如，重摻雜N+ 基底上，它的源極在底上而汲極在頂上，使得可以容易地配置成集成的高端(HS)和低端(LS)帶槽溝的功率型MOSFET並集成在同一塊半導體芯片上，來適合降壓變流器的應用。作為HS FET的源極和LS FET的汲極的一個基底就建立了HS FET的源極和LS FET的汲極之間的直接接觸。
簡單敍述本發明的一個較佳實施例披露的一種半導體功率器件包括一個源極接地的、逆槽溝的FET到重摻雜N+基底上，它的源極在底上而汲極在頂上，它進一步包括多個槽溝來形成其中的閘極。該半導體功率器件還包括分佈在器件中作為埋置的導體的體-源接點，以便在重摻雜N+基底上將體區跟源區電連接起來。
此外本發明披露了一種製備應用於降壓變流器的、集成的高端(HS)和低端(LS)帶槽溝的功率型MOSFET的方法。此方法包括步驟：在同一塊基底上同時製備一個逆槽溝的場效應電晶體(iT-FET)半導體器件起HS FET功能以及一個肖特基FET器件起LS FET功能，通過將iT-FET的源極形成到基底的底面上以直接電連接到肖特基FET的汲極。而且，在一個較佳實施例，同時製備一個iT-FET(逆槽溝的場效應電晶體)半導體器件以及一個肖特基FET器件的步驟還包括步驟：將該iT-FET半導體器件及肖特基FET器件集成到該半導體基底的同一芯片上，從而可以不用引線框而將降壓變流器製備成單一芯片上的單個晶片。
本發明提供的具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構，克服了常規半導體功率器件遇到的無法收縮單元橫距的技術困難和局限性，最小化了特徵的導通電阻，減小了閉鎖可能性，減小了氧化物閘極造成的熱載流子注入和峰值電壓生成等問題，從而進一步實現了穩定可靠的工作，消除了對於採用深度阻抗沉降片或者槽溝接點的需求。
參照第2圖的本發明的、具有底源頂汲(即源極在底部和汲極在頂部)的、源極接地的逆槽溝FET器件的截面圖。該源極接地的逆槽溝FET器件是支撐在作為底面源電極作用的N+基底105上。作為P體區功能的P-外延生長層110支撐在基底105頂上。基底上配置了活性單元區，終止區通常設置在基底週邊。該FET器件100有多條開口在基底頂面上的槽溝，其深度達外延生長層110的較低部。開在活性單元區上的槽溝充以閘極多晶矽層以形成閘極120，槽溝側壁墊了一層槽溝壁氧化層125。在終止區的槽溝形成閘極流道120'，槽溝閘極120延伸到該處。N+區160設置在閘極槽溝下並在N+基底和源區155之間延伸，後者包圍在P摻雜區130內，而P摻雜區130則形成於圍繞槽溝閘極120的外延生長層內。在體區130頂部形成N聯結區135來接觸N漂移區145，後者被基底頂面附近的N+汲極接點區140所包圍。在閘極側壁的上部形成較厚的閘極氧化物層125'，來將槽溝閘極120跟N漂移區145絕緣， 以便減小Cgd(閘汲電容)。在源區155和N聯接區135之間由P區130形成了一個溝道。可代替地，閘極槽溝可達到N+基底，區域155和160都不需形成了。
帶槽溝垂直式FET器件還包括在活性單元區內埋置的傳導體槽溝底上形成的體-源短路結構150。該體-源短路結構150採用傳導插塞150來形成，例如它可為一個Ti(鈦)、Co(鈷)、W的矽化物做的芯杆，被P摻雜區155和N+基底(或可選用傳導插塞150下的重摻雜N++區)所圍繞，以形成一個高度傳導、低電阻率的體-源短路結構。汲極金屬170覆蓋了活性單元區，而閘極金屬180形成在終止區。汲極金屬和閘極金屬分別通過汲極接點開口和閘極接點開口電接觸汲極140和閘極流道120'，這兩個開口分別通過鈍化層185、介電層175例如一個BPSG(硼磷矽玻璃)層、和絕緣層例如氧化層165，覆蓋了FET器件的頂面。所示集成的體/源短路150是充填槽溝的埋置的傳導插塞，用以形成分佈到整個器件的體-源短路結構。這一配置的N漂移區留下不連接，因為沒有到終止區的接點。由於基底處於源電位，就是NMOS(N溝道MOS電路)器件的接地電位，該浮動的N漂移區145可能工作在地電位。圖示的該器件配置還有一個優點，在劃線區鋸切芯片產生的任何損傷都趨向於將該浮動N漂移區短路到接地的基底。此器件結構提供了一個包括將源極連接到基底底上的底源的垂直溝道。跟常規底源器件不同，本發明的底源器件並不用靠在源極區底下的P+沉降片來實現。反之，本發明的底源器件 採用體/源短路結構來作為傳導插塞150。所以，本發明的器件結構節省了橫向空間，避免了P+沉降片橫向擴散。
參照第3圖所示源極接地逆槽溝FET器件的可替代實施例，它跟第2圖所示配置相似。唯一差別是該器件形成在N+基底上，而該基底上有N-Epi層。用離子注入來形成體層130。該體-源短路結構具有可選擇的、形成在體-源短路槽溝側壁的至少一部分上的P+摻雜區152，來改進跟傳導插塞150的體接觸。
參照第4圖的作為本發明的一個可替代的實施方案的另一個iT-FET器件。第4圖的器件具有跟第3圖相同的結構，差別只在，在終止區有一個槽溝體-源短路結構連接150，將設置在基底底上的埋置源極105跟設置在半導體頂面上的源極墊片190連接起來。可替代地，這一體-源短路結構和源極墊片190可同時形成，採用相同材料沉積在汲極金屬170上。
如第2圖和第3圖所示，終止區的槽溝填進閘極多晶矽層120'(其作為閘極流道的功能)，作為設置在活性單元區上的槽溝閘極120的連續延伸的一部分。閘極金屬180跟汲極金屬170同時形成在器件頂面，然後造成它們作為汲極金屬和閘極金屬的圖形，而將源電極形成在基底的底面，作為接地電極。
按照上述器件配置，實現了低製造成本，因為用小的芯片可實現較低有效芯片成本，從而補償了較高的製造成本。最重要的是，通過採用基底源極接觸達到了低的源極 電感，而通過實施分佈在器件上的源-體短路結構使得源極電阻最小化。而且，如上所述器件的小的橫距進一步減小了它在給定的工作電壓下的特徵的Rsp。這種器件配置便於相容設計的縮放並適應於工作在相當寬範圍的高和低電壓下的器件。這種器件由於通過源-體短路結構的分散式體極接點配置，減小了閉鎖可能性，減小了熱載流子注入，和能夠對付閘極氧化物造成的峰值電壓生成等問題，從而進一步實現了穩定可靠的工作。所以，這裏就披露了一種逆槽溝的源極接地的FET器件，它允許垂直電流通過垂直溝道。用這種垂直溝道實施的漂移區的可控的漂移長度，使得可能製造小而可縮放的單元橫距。由於設在槽溝底部的源極接點直接接觸重度摻雜的基底，就減小了源極電阻。再也不需要如常規底源FET器件通常實施的深度阻抗的沉降片區或槽溝接點。
第5A圖是用於降壓變流器的集成高端和低端槽溝功率MOSFET的截面圖，第5B圖是降壓變流器的電路圖。第5A圖和第5B圖所示降壓變流器集成了第2圖所示的iT-FET器件和專利申請No.11/056346和11/356944所披露的肖特基MOS器件。本申請參考並包括了這兩個申請所披露的內容。任何別種肖特基二極體也可跟平面的和槽溝的FET或者iT-FET集成來做降壓變流器應用。該iT-FET器件和肖特基FET支撐在共同的基底105上，後者起iT-FET器件的源極和肖特基FET器件的汲極的功能。該肖特基FET器件包括被接近頂面的源區145'圍繞的槽溝閘極 120'，又包圍在體區110內。源區145'跟源極金屬層170'電接觸。該肖特基FET器件的槽溝閘極120'被襯墊了閘極氧化物層125'並且跟閘極金屬180'電連接。以往在電路板的階層或者在封裝階層組裝降壓變流器都要用複雜的引線框，代之以本發明，可在一個半導體芯片上集成HS和LS MOSFET的降壓變流器，因而減小了封裝尺寸。由於採用了較為簡單的引線框結構，封裝成本也就降低了。
參照第6A圖至第6K圖的系列橫截面圖，來說明第5A圖所示的器件結構的製造工藝過程。如第6A圖，實施LTO(低溫氧化物)沉積來形成氧化物層215，接著加上槽溝掩膜。然後進行氧化物蝕刻和槽溝蝕刻來形成支撐在基底205上的外延層210中的多條槽溝209，然後除去掩膜。然後加工半導體芯片的兩個區域：高端iT-FET區和低端FET區。在第6B圖中，先進行犧牲氧化來形成犧牲氧化物層，接著施加底源光抗蝕遮罩208來實施0度槽溝底源埋植以便在高端iT-FET區形成多個底源區220，同時低端FET區是被光刻膠208擋住的。在第6C圖中，除去掩膜208，實施犧牲氧化物蝕刻，接著進行閘極氧化工藝來形成閘極氧化物層225，並擴散槽溝底源區220。在第6D圖中，沉積多晶矽層230，摻雜，然後再蝕刻回去。氧化物蝕刻之後進行遮罩氧化來形成氧化物層235。
如第6E圖，用體掩膜實施選擇性體摻雜劑注入來形成體區240，接著進行體擴散工藝以便將體區240擴散進入外延層210。此步驟中也生成一個氧化物層。施加源/汲光抗 蝕遮罩237，先實施氧化物蝕刻，接著將N+摻雜劑注入來分別為iT-FET和肖特基器件形成汲區245-D和源區245-S。如第6F圖，除去源/汲掩膜237，施加LDD(橫向漂移擴散)掩膜238，為iT-FET器件注入該LDD區250。如第6G圖，施加接觸槽溝光抗蝕遮罩，進行氧化物蝕刻來開闢多條接觸槽溝252，接著進行矽蝕刻和大傾角接觸注入，而形成汲區245-D/源區245-S/LDD區250的摻雜劑進行擴散，氧化物層235隨之再次生長而其厚度略有增，之前為了製備汲區245-D/源區245-S而在圖6E所示的氧化物層235中形成的開口也會因為開口裏面生長了氧化物而消失。
如第6H圖，進行矽蝕刻進一步蝕刻接觸槽溝，施加底部接觸槽溝光抗蝕遮罩239，為iT-FET器件注入槽溝底部接觸區255，以便接觸底源區，形成在槽溝252側壁中的離子注入區253(相當於圖3/4所示的器件中的重摻雜區152)，槽溝252的深度變深後，離子注入區253留在深度變深的槽溝252的側壁中。第6I圖中，除去光抗蝕遮罩239，接著進行退火工藝，然後沉積鎢的矽化物260，或者用別的類型的金屬例如鈦或鈷的矽化物做沉積，然後蝕刻回去。於是在iT-FET器件上形成多個底源接觸芯杆260，而在肖特基器件上形成多個帶槽溝的肖特基二極體260-S。如第6J圖，實施LTO沉積過程來形成頂部氧化物層265，接著做BPSG層沉積並且回流。施加接觸掩膜來開闢多個接觸開口254，以使得iT-FET器件的閘極和汲極 245-D接觸，也使得用肖特基器件以及帶槽溝的肖特基二極體260-S的低端MOSFET中的閘極和源極245-S接觸。在第6K圖中，先沉積一個金屬層，然後對iT-FET器件，形成其閘極金屬270-G和汲極金屬270-D的圖形，而將其源端形成在底面。對採用肖特基器件的低端MOSFET，進一步將其金屬層形成閘極金屬280G和源極金屬280-S的圖形。
雖然現在採用了這些較佳的實施方案來描述本發明，應該理解這些公開不得解釋為限制性的。本領域的技術人員在閱讀了上面所公開的之後，無疑可能做出各種更動和修改。因此，後面的申請專利範圍才應該解釋成覆蓋了落在本發明的真實精神和範圍內的所有更動和修改。
100‧‧‧FET器件
105、205‧‧‧基底
110‧‧‧外延生長層
120‧‧‧閘極
120’‧‧‧閘極流道
125‧‧‧槽溝壁氧化層
125’、225‧‧‧閘極氧化物層
130、240‧‧‧P摻雜區；體區
135‧‧‧N聯結區
140‧‧‧N+汲極接點區
145‧‧‧N漂移區
150‧‧‧體-源短路結構；傳導插塞
152‧‧‧P+摻雜區
155、145’、245-S‧‧‧源區
160‧‧‧區域
165‧‧‧氧化層
170、270-D、280-S‧‧‧汲極金屬
170’‧‧‧源極金屬層
175‧‧‧介電層
180、180’、270-G、280-G‧‧‧閘極金屬
185‧‧‧鈍化層
190‧‧‧源極墊片
208‧‧‧掩膜
209、252‧‧‧槽溝
210‧‧‧外延層
215、235、265‧‧‧氧化物層
220‧‧‧底源區
237‧‧‧源/汲光抗蝕遮罩
238‧‧‧LDD掩膜
239‧‧‧光抗蝕遮罩
245-D‧‧‧汲區
245-S‧‧‧源極
250‧‧‧LDD區
255‧‧‧接觸區
260‧‧‧矽化物；接觸芯杆
260-S‧‧‧肖特基二極體
LDD‧‧‧橫向漂移擴散
FET‧‧‧場效應電晶體結構
第1A圖和第1B圖分別圖示通常的垂直式功率器件的配置的槽溝閘極和平面閘極兩種實施方案的截面圖；第1C圖是垂直溝道LDMOS器件的截面圖；第1D圖是為RF(射頻)用途的LDMOSFET(橫向擴散金屬氧化物半導體場效應電晶體)器件的漂移區設計的截面圖；第2圖是作為本發明一個實施例的、帶有在重摻雜N+底層上形成的底源的、採用了作為分佈在器件內的埋置導體來形成的體-源短路結構的、源極接地的逆槽溝FET器件的截面圖；第3圖是作為本發明另一個實施例的、帶有在重摻雜N+底層上形成的底源的、採用了作為器件中的金屬互連層來形成的體-源短路結構的、另一個源極接地的逆槽溝FET器件的截面圖；第4圖是採用槽溝(中的)源極接點來從頂面連接到底源的另一個源極接地的逆槽溝FET器件的截面圖；第5A圖和第5B圖分別是本發明所採用的以一個iT-FET器件起頂部FET器件功能及一個肖特基FET器件起底部器件功能的集成組合式降壓變流器的截面圖和電路圖；第6A圖至第6K圖為說明製造第5A圖所示應用於降壓變流器的集成高端和低端的帶槽溝的MOSFET的製備工藝步驟的系列截面圖。
105‧‧‧基底
120‧‧‧閘極
120’‧‧‧閘極流道
125‧‧‧槽溝壁氧化層
130‧‧‧P摻雜區；體區
140‧‧‧N+汲極接點區
150‧‧‧體-源短路結構；傳導插塞
152‧‧‧P+摻雜區
160‧‧‧區域
170‧‧‧汲極金屬
180‧‧‧閘極金屬

Claims (28)

  1. 一種逆槽溝場效應電晶體半導體裝置，包括一半導體基底和設置在所述半導體基底的底面上的一源極和設置在所述半導體基底的頂面上的一汲極，其特徵在於，所述逆槽溝場效應電晶體半導體裝置還包括：沿著一槽溝中的一槽溝閘極設置在所述源極和所述汲極之間的一垂直式電流傳導溝道，該槽溝閘極被開口在所述半導體基底上的溝槽的各側壁上所設置的閘極氧化物所襯墊；其中，所述垂直式電流傳導溝道還包括設置在所述半導體基底上的一摻雜溝道區，它圍繞著所述槽溝的底部，並且一外延層支撐在基底上以及所述摻雜溝道區形成於圍繞所述槽溝閘極的所述外延層內；及由設置在埋置的一傳導體槽溝中的向下延伸的傳導插塞構成的一源-體短路結構，用來將所述半導體基底中的體區跟設置在所述半導體基底的所述底面上的所述源極電短路。
  2. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，所述摻雜溝道區延伸到所述半導體基底的所述底面上設置的所述源極。
  3. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，還包括：設置在所述基底的頂面附近的漂移區，它圍繞著所述槽溝的上部，並且包圍了所述汲極；及設置在所述漂 移區下面的聯接區，它向下延伸到所述摻雜溝道區，用來將所述漂移區跟所述摻雜溝道區聯接起來。
  4. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述體-源短路結構的所述傳導插塞還包括矽化鈦傳導插塞，它從所述傳導體槽溝的底部向下延伸到源區。
  5. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述體-源短路結構的所述傳導插塞還包括矽化鈷傳導插塞，它從所述傳導體槽溝的底部向下延伸到源區。
  6. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述體-源短路結構的所述傳導插塞還包括矽化鎢傳導插塞，它從所述傳導體槽溝的底部向下延伸到源區。
  7. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，還包括：設置在所述槽溝閘極的底面下的源極摻雜區，它被所述摻雜溝道區所圍繞。
  8. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述槽溝閘極還包括設置在所述各側壁的上部的厚氧化物墊片層，用來將所述槽溝閘極跟所述基底的頂面附近設置的所述汲極絕緣，以進一步減小閘-汲耦合電容。
  9. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述源極還包括設置在所述基底的底部的N+摻雜區。
  10. 如申請專利範圍第9項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述汲極還包括設置在所述基底的頂部的N+摻雜區。
  11. 如申請專利範圍第2項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述摻雜溝道區包括設置在所述基底內的P摻雜區，它圍繞著所述槽溝的底部，並且延伸到所述源極。
  12. 如申請專利範圍第9項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述基底的底部還包括一個N+摻雜接觸增進帶，來增進所述源-體短路結構跟源區的電接觸。
  13. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，還包括：終止區包括跟所述槽溝閘極電連接的槽溝閘極流道，用來跟設置在所述終止區內的閘極金屬電連接。
  14. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，所述逆槽溝場效應電晶體半導體裝置還包括一個金屬氧化物半導體場效應電晶體裝置。
  15. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，所述逆槽溝場效應電晶體半導體 裝置還包括一個增強型的金屬氧化物半導體場效應電晶體裝置。
  16. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述逆槽溝場效應電晶體半導體裝置還包括一個空乏型的金屬氧化物半導體場效應電晶體裝置。
  17. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述逆槽溝場效應電晶體半導體裝置還包括：設置在開口於所述半導體基底頂面的傳導體槽溝中的、向下延伸的傳導插塞構成的源-體短路結構，用來將所述基底中的體區跟設置在所述基底的所述底面上的所述源極電短路，所述源-體短路結構電連接到設置在半導體頂部的頂面上的源電極。
  18. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中：所述源-體短路結構由設置在所述埋置的傳導體槽溝中的所述傳導插塞所構成，該傳導體槽溝設置在所述半導體基底上的活性單元區，用來將所述基底中的體區跟設置在所述基底的所述底面上的所述源極電短路。
  19. 如申請專利範圍第1項的逆槽溝場效應電晶體半導體裝置，其特徵在於，還包括：多個所述源-體短路結構，它們形成為設置在多個埋置的傳導體槽溝中的埋置的傳導插塞，這些傳導體槽溝 分佈在所述逆槽溝場效應電晶體半導體裝置上。
  20. 如申請專利範圍第3項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中包括：所述漂移區是一個N漂移區並且留下不連接，以構成浮動的N漂移區，且實質上具有源極電壓，藉此，將所述N漂移區接地引發的所述逆槽溝場效應電晶體半導體裝置之芯片鋸切損傷得到減輕。
  21. 如申請專利範圍第3項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中包括：所述體區形成在所述半導體基底裏的N外延層內，作為一個注入的體區。
  22. 如申請專利範圍第3項的逆槽溝場效應電晶體半導體裝置，其特徵在於，其中包括：所述源-體短路結構由從埋置的傳導體槽溝的底面向下延伸的傳導插塞所構成，該傳導體槽溝設置在所述半導體基底上的終止區，用來將所述基底中的體區跟設置在所述基底的所述底面上的所述源極電短路，並且進一步將設置在所述基底的所述底面上的所述源極跟設置在所述半導體基底的頂面上的一個源極墊片電短路。
  23. 一種積體電路裝置，包括：一個逆槽溝場效應電晶體半導體裝置，它包括一半導體基底和設置在所述半導體基底的底面上的一源極和設置在所述半導體基底的頂面上的一汲極，作為一降 壓變流器的高端場效應電晶體；一個功率金屬氧化物半導體場效應電晶體裝置，它具有設置在所述半導體基底上的所述汲極來跟所述逆槽溝場效應電晶體半導體裝置集成，作為所述降壓變流器的低端場效應電晶體；所述逆槽溝場效應電晶體半導體裝置以及所述功率金屬氧化物半導體場效應電晶體裝置，被集成在所述半導體基底的一單一芯片上，使得所述逆槽溝場效應電晶體半導體裝置的所述源極跟所述場效應電晶體裝置的所述汲極直接電連接在所述半導體基底的底面，從而使得所述降壓變流器製造成為在所述單一芯片上的單個晶片。
  24. 如申請專利範圍第23項的積體電路裝置，其中：所述低端場效應電晶體還包括一個集成肖特基二極體。
  25. 如申請專利範圍第24項的積體電路裝置，其中：所述肖特基二極體是帶槽溝的肖特基二極體。
  26. 如申請專利範圍第23項的積體電路裝置，其中：所述功率金屬氧化物半導體場效應電晶體裝置包括被所述半導體基底的頂面附近的源區圍繞的槽溝閘極，它被所述功率金屬氧化物半導體場效應電晶體裝置的體區所包圍。
  27. 一種製備一降壓變流器所應用的積體電路裝置的方法，包括： 在同一塊基底上同時製備一個逆槽溝的場效應電晶體半導體裝置作為高端場效應電晶體以及一個功率金屬氧化物半導體場效應電晶體裝置作為低端場效應電晶體，通過將所述逆槽溝的場效應電晶體半導體裝置的源極形成到所述基底的底面上以便直接電連接到所述功率金屬氧化物半導體場效應電晶體裝置的汲極；所述同時製備所述逆槽溝的場效應電晶體半導體裝置以及所述功率金屬氧化物半導體場效應電晶體裝置的步驟還包括：將該逆槽溝的場效應電晶體半導體裝置及該功率金屬氧化物半導體場效應電晶體裝置集成到半導體基底的一單一芯片上，從而可以不用引線框而將所述降壓變流器製備成在所述單一芯片上的單個晶片。
  28. 如申請專利範圍第27項的方法，其中：所述同時製備所述逆槽溝的場效應電晶體半導體裝置以及所述功率金屬氧化物半導體場效應電晶體裝置的步驟還包括集成肖特基二極體的步驟。
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