JP2003051598A

JP2003051598A - 高周波パワーｍｏｓｆｅｔ

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Publication number: JP2003051598A
Application number: JP2001218722A
Authority: JP
Inventors: Hideshi Ito; 秀史伊藤
Original assignee: Individual
Current assignee: Individual
Priority date: 2001-05-31
Filing date: 2001-07-18
Publication date: 2003-02-21

Abstract

(57)【要約】【目的】ソース電極を裏面に形成してボンディング
ワイヤ無しでソース接地することにより接地インダクタ
ンスを低減し、帰還容量、出力容量、入力容量を低減し
て高周波特性の向上した高周波パワーＭＯＳＦＥＴおよ
びその製造方法を提供することを目的とする。【構成】ソース電極２２が第１導電型基板１１の裏
面に形成され、第１導電型基板１１の上に第２導電型の
ベース層１２、第２ベース層１３が順に形成され、第２
ベース層１３の表面から基板１１に達する溝が形成さ
れ、溝の下部に絶縁膜を介してゲート電極２３が形成さ
れ、溝内のゲート電極２３の上下は絶縁物で充填され、
溝の側面にゲート電極に対し自己整合的にドリフト領域
１４およびがソース拡散領域１１１形成され、第２ベー
ス層の表面にドレイン領域１５が形成された縦型電界効
果トランジスタ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波および高速スイ
ッチング用デバイスならびにパワー用デバイスとして使
用される半導体装置およびその製造方法に関し、特にト
レンチ側面を電流通路とする縦型の絶縁ゲート型半導体
装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、Ｕ溝を有した縦型電界効果トラン
ジスタ（以下、Ｕ−ＭＯＳＦＥＴと記す）は横形ＭＯＳ
ＦＥＴに比べてオン抵抗が低い、チップサイズが縮小で
きる等の利点を備えていて、電源分野、モータ制御分
野、通信分野等の種々の分野で使用されている。

【０００3】図２２に、従来のＵ−ＭＯＳＦＥＴの断面
構造図を示す。簡単化のためにｎチャネルについて説明
する。すなわち、第１導電型をｎ型、第２導電型をｐ型
として説明する。図２２ではｎ＋基板１１９をドレイン
領域とし、ｎ−エピタキシャル層１２９をドリフト領
域、ｐベース層２５の内部に形成されたｎ＋層２６をソ
ース領域としている。また表面よりＵ溝を形成し、その
表面にゲート酸化膜１９を形成し、Ｕ溝の内部にポリシ
リコン等からなるゲート電極２３を形成している。また
ｎ＋基板１１９の裏面にドレイン電極２１を、表面のｎ
＋領域２６から金属ソース電極２２を取り出した構造と
なっている。

【０００４】

【発明が解決しようとする課題】このようなＵ−ＭＯＳ
ＦＥＴを高周波および高速スイッチング用デバイスとし
て使用する場合、以下のような問題点がある。

【０００５】（１）裏面をドレイン電極２１として使用
しているため、ソース電極２２を接地するためにはボン
ディングワイヤが必要になる。したがってソース側の寄
生インダクタンスＬｓが大きくなるため、周波数特性が
悪化する。また高周波用のパワーデバイスとしては、放
熱性と絶縁性を共に考慮する必要があり、ＢｅＯ、Ａｌ
Ｎ等の高価な高熱伝導性絶縁基板を用いてドレイン電極
２１を接地面（ソース）から分離する必要が生じる。

【０００６】（２）ゲートとドレインがＵ溝の底の薄い
酸化膜を介して対向しているため、帰還容量（ゲート・
ドレイン間容量）Ｃｒｓｓが大きい。（３）ゲート・ソ
ース間が薄いゲート酸化膜１９で分離されているため、
入力容量（ゲート・ソース間容量）Ｃｉｓｓが大きい。
さらに（４）ドレイン・ソース間がベース・ドレイン間の
幅広いｐｎ接合を介して接続されているため、出力容量
（ドレイン・ソース間容量）Ｃｏｓｓが大きく、周波数
特性を悪化させる。

【０００７】従来のＵ−ＭＯＳＦＥＴの改良例の断面構
造図を図２３に示す。図２３では、ドレイン領域とソー
ス領域を入替え、ベース領域１２の上にドリフト領域１
１３を設けた構造である。この例では、ソース電極２２
が裏面にあるためソースボンディングワイヤが不要で、
ソース側の寄生インダクタンスＬｓは低減されている。
しかし、帰還容量Ｃｒｓｓおよび出力容量Ｃｏｓｓは図
２２に比べ更に大きくなり、入力容量Ｃｉｓｓの改善も
見られず、高周波での動作には限界がある。またドリフ
ト領域１１３とベース領域１２とで形成されるｎ−ｐ接
合はチップの終端で露出しておりドレイン耐圧を確保す
ることは困難と予測される。

【０００８】したがって本発明の目的は、ゲート電極周
辺の形状、およびドリフト領域の改良により帰還容量Ｃ
ｒｓｓおよび出力容量Ｃｏｓｓの大幅な低減、更に入力
容量Ｃｉｓｓの低減が容易なＵ−ＭＯＳＦＥＴの新規な
構造とその製造方法を提供することである。

【０００９】本発明の別の目的はソース電極を裏面に形
成してボンディングワイヤを介さずソース接地してソー
スインダクタンスを低減し、入力容量、出力容量、特に
帰還容量を大幅に低減すると同時に放熱特性を改良し高
周波・高出力特性の優れたＵ−ＭＯＳＦＥＴの構造とそ
の製造方法を提供することである。

【００１０】本発明のさらに別の目的はゲート・ドレイ
ン間のドリフト領域を自己整合的に確定して再現性の高
いＵ−ＭＯＳＦＥＴの構造とその製造方法を提供するこ
とである。

【００１１】本発明のさらに別の目的はソース領域をゲ
ート電極に対し自己整合的に確定してゲート・ソース間
容量Ｃｉｓｓの低減が容易なＵ−ＭＯＳＦＥＴの構造と
その製造方法を提供することである。

【００１２】本発明のさらに別の目的はドレイン領域お
よびそのコンタクト領域を自己整合的に開孔し、チップ
サイズの縮小および出力容量の低減を可能として高周波
特性を改良したＵ−ＭＯＳＦＥＴの構造とその製造方法
を提供することである。

【００１３】本発明のさらに別の目的は高周波特性改善
のための短チャネル化を行なってもゲート抵抗の増加を
抑止するＵ−ＭＯＳＦＥＴの構造とその製造方法を提供
することである。

【００１４】本発明のさらに別の目的は専用のドレイン
ワイヤボンディングパッドを不要にしたＵ−ＭＯＳＦＥ
Ｔの構造とその製造方法を提供することである。

【００１５】本発明のさらに別の目的はシリコン中の埋
め込みゲート電極とチップ表面に形成されたゲート配線
とを導通する構造とその製造方法を提供することであ
る。

【００１６】本発明のさらに別の目的はチャネルを形成
するベース領域とソース領域を接続して高周波特性の安
定したＵ−ＭＯＳＦＥＴの構造とその製造方法を提供す
ることである。

【００１７】

【問題を解決する手段】上記目的を達成するために、本
発明は図１に一例として示すように、ソース電極２２が
第１導電型基板１１の裏面に、ドレイン電極２１が前記
第１導電型基板の表面側に形成された半導体領域の表面
に形成される縦型絶縁ゲートトランジスタを基本とす
る。本発明の第１の特徴は図１に示すように、ソース領
域となる第１導電型高不純物濃度の第１の半導体領域１
１と、第１の半導体領域１１の上部に形成された第２導
電型の第２の半導体領域１２と、第２の半導体領域１２
の上部に形成された第２導電型の第３の半導体領域１３
と、第３の半導体領域１３の表面から、第１の半導体領
域に達するように形成されたＵ溝部３１と、第３の半導
体領域１３の表面で、かつＵ溝部３１の両側に形成され
た第５のドレイン領域１５と、Ｕ溝部３１の下部に形成
されたゲート絶縁膜１９とゲート電極２３とを有し、第
４のドリフト領域１４がゲート絶縁膜１９の上部で、か
つＵ溝部３１の側面に形成されることが、他のＵ−ＭＯ
ＳＦＥＴと異なる大きな特徴である。更に溝部３１のゲ
ート電極２３およびゲート絶縁膜１９の上部に充填され
た絶縁物１７と、絶縁物１７およびドレイン領域１５の
上部に形成された概ね平坦なドレイン電極２１を有す
る。加えるに、本構造によれば図１０に示すように溝底
部の酸化膜を厚くするのが容易であり、図１１に示すよ
うに、ドレイン領域の不純物分布を２段階にすることも
容易である。図８の縦型絶縁ゲートトランジスタは、ゲ
ート電極２３上部の溝の形状がＶ字型であること、斜面
の熱酸化膜１９を残すことが図１の素子との違いであ
る。

【００１８】本発明の第２の特徴は図７に示したような
工程で容易かつ安定に製造できることである。（ａ）第
１導電型高不純物濃度基板１１（ソース領域）の上に第
２の半導体領域１２（ベース領域）、第３の半導体領域
１３（第２ベース領域）を連続エピタキシャル成長し、
表面からＵ溝部３１を形成する第１の工程と、（ｂ）ゲ
ート酸化膜１９を形成し、Ｕ溝の底部に埋め込まれゲー
ト電極となる良導電性材料２３を形成する第２の工程
と、（ｃ）ゲート電極２３上部の酸化膜を除去し、ｎ型
不純物を含有し後の固層拡散源となる絶縁物１７を溝内
のゲート電極２３の上部に埋め込み、第３の半導体領域
１３の表面にｎ型高濃度不純物のイオンを注入する（Ｉ
／Ｉ）第３の工程と、（ｄ）熱処理を加え第４のドリフ
ト領域１４と第５のドレイン領域１５を同時に形成する
第４の工程とからなっていることを特徴としている。

【００１９】本発明の第３の特徴は、図９で示す工程
で、図８の半導体装置が製造できることである。（ａ）
第１導電型高不純物濃度基板１１（ソース領域）の上に
第２の半導体領域１２（ベース領域）、第３の半導体領
域１３（第２ベース領域）を連続エピタキシャル成長
し、表面からＶ字溝部３２を形成する第１の工程と、
（ｂ）Ｖ字溝３２を絶縁物３３で埋め込み、絶縁物３３
の表面から基板１１に達するＵ溝部３４を形成する第２
の工程と、（ｃ）絶縁物３３を除去し、ゲート酸化膜１
９を形成する第４の工程と、（ｄ）Ｕ溝の底部に埋め込
まれゲート電極となる良導電性材料２３を形成し、Ｖ字
溝内の第２、３の半導体領域１２、１３の斜面にｎ型の
不純物イオンを注入する（Ｉ／Ｉ）第４の工程と、
（ｅ）絶縁物１７を溝内のゲート電極２３の上部に埋め
込み、第３の半導体領域１３の表面にｎ型高濃度イオン
を注入する（Ｉ／Ｉ）第５の工程と、（ｆ）熱処理を加
え第４のドリフト領域１４と第５のドレイン領域１５と
を同時に形成する第６の工程とからなっていることを特
徴としている。

【００２０】本発明の第４の特徴は図３に示すように、
埋め込みゲート電極２３上に貫通孔を形成し、接続線２
４を埋設することによりゲート電極２３とチップ表面の
ゲート配線２０とを導通することを特徴としている。

【００２１】本発明の第５の特徴は図１２に示すよう
に、Ｕ溝の底部にｎ型不純物を含有する第１絶縁物１９
９を形成し、その上部にゲート絶縁膜１９およびゲート
電極２３を形成し、さらにその上部にn型不純物を含有
する第２絶縁物１７を埋め込み、ゲート電極２３に対し
ドリフト領域１４のみならずソース拡散領域１１１が自
己整合的に形成出来ることが特徴としている。加える
に、本構造によれば図１２に示すように溝底部の第１の
絶縁物１９９を厚くするのは容易である。図１４の縦型
絶縁ゲートトランジスタは溝の形状がＶ字型であること
が図１２の半導体装置との違いである。

【００２２】本発明の第６の特徴は図１３に示したよう
な工程で容易かつ安定に製造できることである。すなは
ち（ａ）第１導電型高不純物濃度基板１１の上に第２導
電型の第２の半導体領域１２、第３の半導体領域１３を
連続エピタキシャル成長し、表面からＵ溝部３１を形成
し、溝部３１の底部にｎ型不純物を含有し後の固層拡散
源となる第１の絶縁物１９９を形成する第１の工程と、
それに続く図７に類似の（ｂ）（ｃ）（ｄ）の４つの工
程からなっていることを特徴としている。

【００２３】本発明の第７の特徴は図１４，１５に示す
ように、Ｖ字溝の中にも簡単な工程で容易に製造できる
ことを特徴としている。

【００２４】本発明の第８の特徴は図１６，１７に示す
ように、第１導電型高不純物濃度基板１１の上に選択的
に連続エピタキシャル成長する方法でも、容易に製造で
きることを特徴としている。

【００２５】本発明の第９の特徴は図１９，２０に示す
ように、第１導電型高不純物濃度基板１１の上のベース
領域１２が１層であることを特徴としている。

【００２６】

【作用】本発明の第１の特徴によればドリフト領域がＵ
溝の側面に浅く低不純物濃度で形成されているので、第
２，３の半導体領域１２，１３と第４のドリフト領域１
４で形成されるｐｎ接合の空乏層は印加電圧の増加と共
にドリフト領域内に伸びていき、シリコン表面まで達
し、第５のドレイン領域１５とゲート電極２３間は空乏
層で隔離されるため、帰還容量Ｃｒｓｓが大幅に低減さ
れる。また第５のドレイン領域１５はＵ溝３１により自
己整合的に形成されており、加工精度および電極との接
触抵抗が影響を及ぼさない範囲にまで面積を小さく出来
るため、出力容量Ｃｏｓｓが低減される。更に図４に示
すように、第４のドリフト領域１４の不純物濃度と第３
の半導体領域１３の不純物濃度および幅Ｌｄを適切に選
べば、対向する左右のｐｎ接合の空乏層はつながる状態
が生じるため、出力容量Ｃｏｓｓは大幅に低減される。
図１１に示すようにドレイン領域の１５を高濃度に１５
５を低濃度の２段階構造にすれば図８の半導体装置や周
辺部の出力容量Ｃｏｓｓの低減に効果がある。図１０に
示すようにゲート電極下部の絶縁膜を厚くすれば入力容
量Ｃｉｓｓが低減される。更に短チャネル化で問題とな
るゲート抵抗の増加は、ゲート電極厚さの減少を補うよ
うに横方向の幅（＝溝の幅）を大きくすれば抑止でき
る。以上述べたことから高周波特性が大幅に改善され
る。基板底部にソース電極２２が形成されているので、
ソース接地が容易となり、ソースのボンディングワイヤ
が不要であり、ソースインダクタンスＬｓが低減し高周
波動作が容易となる。また放熱基板は絶縁性基板の必要
性がなく、放熱が容易となり、高出力化が可能となる。

【００２７】本発明の第２の特徴によれば、図７に示す
ように容易かつ安定に製造できる特徴を有している。第
４のドリフト領域１４および第５のドレイン領域１５が
自己整合的に形成されるので、高周波特性が向上する。

【００２８】また第３の特徴によれば、図８に示すよう
にＶ字溝にイオン注入法で第４のドリフト領域１４を形
成するのでドリフト領域１４の不純物濃度はより高い精
度が得られる。

【００２９】本発明の第４の特徴によれば、埋め込みゲ
ート電極２３とゲート配線２０はゲート接続線２４で接
続されているので良い導通が得られ、ゲートの制御性が
向上する。

【００３０】本発明の第５の特徴によれば、図１２に示
すように、ゲート電極２３とソース基板１１の間には第
１の厚い絶縁膜１９９が介在するので入力容量Ｃｉｓｓ
は低減する。またゲート電極に対し第１の絶縁膜１９９
からソース拡散領域１１１が自己整合的に形成されるた
め、ゲート電極２３とソース拡散領域１１１の重なりが
無いのでさらに入力容量Ｃｉｓｓは低減する。ゲート電
極２３の厚さでチャネル長が決定されるためそのばらつ
きが低減する。また図１４の構造では第４のドリフト領
域１４の形成がイオン注入法が適用でき、ドリフト領域
の不純物濃度はより正確になる。

【００３１】本発明の第６の特徴によれば、図１３に示
すように、図７の工程のゲート酸化膜１９形成前に第１
の絶縁物１９９を形成すればよく、容易かつ安定に製造
できる特徴を有している。第４のドリフト領域１４およ
び第５のドレイン領域１５および第６のソース拡散領域
１１１が自己整合的に形成されるので、高周波特性が向
上する。

【００３２】また第７の特徴によれば、図１４、図１５
に示すように、Ｖ溝の中に容易に精度良く製造できる。

【００３３】また第８の特徴によれば、図１６、図１７
に示すように選択エピタキシャル成長法によっても容易
に所望の半導体装置の構成が得られる。

【００３４】また第９の特徴によれば、より簡単な構造
であるので安価に製造できる。

【００３５】

【実施例】図１に本発明の一実施例に係る半導体装置の
構成図を示す。同図において、ｎチャネル型を例にとっ
て説明する。すなわち第一導電型をｎ型とし、第二導電
型をｐ型として説明する。図１の縦型Ｕ−ＭＯＳＦＥＴ
において、ソース電極２２がｎ＋基板１１の裏面に、ド
レイン電極２１が前記ｎ＋基板上部のエピタキシャル成
長層１３の表面にそれぞれ配置されている。

【００３６】本発明の半導体装置の構造的特徴は、エピ
タキシャル層を貫通し、ソース領域１１まで達するＵ溝
の側面にドリフト領域１４が配されていることである。
すなわち第２ベース層１３、ベース層１２を貫通しソー
ス領域１１まで達するＵ溝３１の下部にゲート酸化膜１
９、埋め込みゲート電極２３を形成し、そのゲート電極
２３に対し自己整合的に溝の側面に第４のドリフト領域
１４が形成されている。第５のドレイン領域１５もまた
同様に溝により自己整合的に形成されている。埋め込み
ゲート電極２３はドープトポリシリコンで良いが、ゲー
ト抵抗が問題となる高周波動作用途ではＷ、Ｍｏ、Ｔｉ
などの高融点金属あるいはそのシリサイド等が望まし
い。Ｕ溝は絶縁物１７で埋め込まれているので、ドレイ
ン電極２１は概ね平坦に形成できるので、活性領域の上
をボンディングパッド２１９として使用できる。したが
って特別なパッドを用意する必要がなくチップ面積が縮
小できる。ベース領域はソース領域に対し電位が固定さ
れているのが望ましい。図１に示すようにベース領域１
２ソース領域１１のｐｎ接合２１０はチップの端部で露
出しているので、この部分で導通しベース領域１２の電
位はソース領域１１の電位に固定される。ゲート電極の
構成については後に述べる。

【００３７】図１のＵ−ＭＯＳＦＥＴの構造定数は要求
される電気的諸特性から決定される。すなわちベース領
域１２は所望のＶｔｈから決まり、その不純物濃度は概
ね１ｅ１６〜１ｅ１８／ｃｍ３程度である。第２ベース
領域１３とドリフト領域１４はドレイン耐圧とオン抵抗
から決定される。第２ベース領域１３の不純物濃度は１
ｅ１６〜１ｅ１８／ｃｍ３、ドリフト領域１４の不純物
濃度は１ｅ１７〜１ｅ１８／ｃｍ３程度である。本構成
によれば、動作中ドリフト領域は空乏層で満たされ帰還
容量Ｃｒｓｓが大幅に低減できる。高周波用途を考えれ
ば、チャネル長は０．３〜１．５μｍ、ドリフト領域１
４の長さは０．５〜５μｍ、ゲート酸化膜厚は１０〜５
０ｎｍ程度が望ましい。

【００３８】図２は本発明の半導体素子の平面図であ
る。図にはドレインボンディングパッド２１９およびゲ
ートボンディングパッド２０９が示されている。図で分
かるようにドレイン電極２１のほぼ全域がパッドにな
り、特別なパッドを設ける必要がない。Ａ部はゲート電
極２３の取り出し部を示し、Ｂ部はベース領域１２の電
位固定手段を示している。図中■―■方向の断面略図が
図１に示されている。

【００３９】図３は図２の■―■方向の断面略図であ
る。注目すべきはゲート電極取出し部である（Ａ部）。
パシベーション膜１８の形成後パシベーション膜１８、
絶縁物１７を貫通してゲート電極２３まで達する孔をあ
け、そこに良導電材料２４を埋め込みゲート配線２０と
の接続線とする。また図６は図２の■―■方向の断面略
図である（Ｂ部）。図１のｐｎ接合２１０が導通してい
るので、必ずしも必要ではないが、ベース領域１２の電
位の固定を確実なものにしたい場合適用できる。パシベ
ーション膜１８形成後、パシベーション膜１８の表面か
らソース領域１１まで貫通する孔をあけ、そこに少なく
ともソース領域１１とベース領域１２にまたがるよう
に、良導電材料２４５を埋め込み短絡線とする。電極２
５０は信頼性確保のための孔を塞ぐ蓋の役目をする。ま
た電極２５０とゲートボンディングパッド２０９との間
に多結晶シリコンからなるダイオード列を挿入して、ゲ
ート保護ダイオードを形成することも可能である。

【００４０】図４は本発明の半導体装置の活性領域の要
部断面略図である。図中破線２２０は空乏層を表す。第
２ベース領域１３の不純物濃度、第２ベース領域１３と
ドリフト領域１４とのｐｎ接合間の距離Ｌｂおよびドリ
フト領域１４の不純物濃度を適切に選べば、図４に示す
ように左右の空乏層はつながりドレイン・ソース間の空
乏層は、ドレイン領域１５と第２ベース領域１３のｐｎ
接合に生じる空乏層より各段に厚くなり、出力容量Ｃｏ
ｓｓが大幅に低減できる。

【００４１】図５は図１に類似の台形の要部断面の斜視
図である。凸部のあるソース領域１１の上に柱状のベー
ス領域１２があり、そのベース領域１２の対向する側面
に絶縁膜１９を介してゲート電極２３が存在する。そし
てゲート電極２３の上部のベース領域１２にドリフト領
域１４が形成され、ベース領域１２の頂上にドレイン領
域１５が形成された構造となっている。

【００４２】図１に示す半導体装置の製造方法を図７を
参照して説明する。

【００４３】（ａ）図７（ａ）に示すようにソース領域
１１となる不純物濃度１ｅ１９〜１ｅ２１／ｃｍ３のｎ
基板の上にベース領域となる不純物濃度１ｅ１６〜１ｅ
１８／ｃｍ３のｐ層を１〜３μｍエピタキシャル成長
し、その上に第２ベース領域１３となる不純物濃度１ｅ
１６〜１ｅ１８／ｃｍ３前後のｐ層を１〜５μｍエピタ
キシャル成長させる。このエピタキシャル成長はなるべ
く低温で行いたいので、ＳｉＨ２Ｃｌ２またはＳｉＨ４
と水素によるエピタキシャル成長が望ましい。次いでデ
バイス領域（活性領域）の周辺にフィールド酸化膜１６
を形成する。これはＬＯＣＯＳ等の周知の方法で形成す
れば良い。次にフォトレジストを用いた通常のフォトリ
ソグラフィ技術によりＵ溝３１を形成する。この溝の形
成にはＣ３Ｆ８あるいはＣＨＦ３を用いたＥＣＲイオン
エッチ等が適用できる。

【００４４】（ｂ）活性領域の絶縁膜の除去後、犠牲酸
化エッチ等により加工ダメージ層を除去した後に１０〜
５０ｎｍのゲート酸化膜１９を形成する。ゲート電極２
３の形成はドープトポリシリコン、Ｗ、Ｍｏ、Ｔｉ等の
良導電材料を減圧ＣＶＤで溝３１を埋め込み、その後ス
パッタエッチ等で所定の厚さまで削ってもよいし、ある
いはスパッタ法などの方向性の有る堆積法で溝の中に所
定の厚さ堆積しても良い。

【００４５】（ｃ）次にゲート電極より上の酸化膜を除
去し、ｎ型不純物を含有する酸化物を減圧ＣＶＤ法によ
り溝３１に埋め込み絶縁物１７を形成する。ｎ型不純物
は拡散速度の大きさより砒素が望ましい。その後ドレイ
ン領域となる第２ベース領域の表面に砒素を高濃度イオ
ン注入する。

【００４６】（ｄ）次に８００℃〜１０００℃で３０分
程度熱処理し、ｎ型絶縁物１７から不純物を固層拡散さ
せドリフト領域１４を形成し、同時にイオン注入層を活
性化させドレイン領域１５を形成する。

【００４７】以上ドリフト領域１４の形成に固層拡散を
用いる例を述べてきたが、後述するように斜め方向から
のイオン注入法を用いてもドリフト領域１４の形成は可
能であり、以下も同様である。

【００４８】図８は第２の実施例をしめす断面略図であ
る。図１との違いはドリフト領域１４がＶ字溝の斜面に
形成されていることと、ゲート酸化膜１９が残っている
ことである。また図４の左右の空乏層のつながりの効果
が薄いので、後述する２段階ドレイン構造が出力容量Ｃ
ｏｓｓの低減に効果的である。

【００４９】図８に示す半導体装置の製造方法を図９を
参照して説明する

【００５０】（ａ）（１００）基板１１の上にベース層
１２、第２ベース層１３を順次エピタキシャル成長させ
る。次いでＫＯＨ溶液を用いてシリコンを異方性エッチ
によりＶ字溝３２を形成する。

【００５１】（ｂ）減圧ＣＶＤによりＶ字溝３２を絶縁
物３３で埋め込む。次いで絶縁物３３の表面からソース
領域１１に達するＵ溝３４を形成する。

【００５２】（ｃ）絶縁物３３を除去し、加工ダメージ
層をエッチ後、ゲート酸化膜１９を形成する。

【００５３】（ｄ）所定の厚さの良導電材料２３を埋め
込みゲート電極を形成した後、ドリフト領域１４となる
砒素をイオン注入する。

【００５４】（ｅ）ゲート電極２３の上部のＶ字溝を絶
縁物１７で埋め込む。次いでドレイン領域１５となる高
濃度砒素をイオン注入する。

【００５５】（ｆ）熱処理を加え注入されたイオンを活
性化し、ドリフト領域１４とドレイン領域１５を同時に
形成する。

【００５６】図１０は第３の実施例を示す活性領域の要
部断面図である。本実施例ではゲート電極２３下部の絶
縁膜が厚くなっており、入力容量Ｃｉｓｓの低減が図れ
る。厚い膜の形成にはゲート酸化前に、溝の底部にあら
かじめ酸素をイオン注入する等の方法がある。

【００５７】図１１は第４の実施例を示す活性領域の要
部断面図である。本実施例ではドレイン領域が高濃度の
ドレイン領域１５と低濃度のドレイン領域１５５から構
成されている。低濃度層に燐の、高濃度層に砒素のイオ
ン注入法を用いれば１回の熱処理で２段階構造が得られ
る。ドレイン領域の不純物濃度を２段階にすることによ
り空乏層がドレイン領域１５５の方にも伸びていき全体
の空乏層の幅は大きくなり出力容量Ｃｏｓｓの低減が図
れる。もちろん２段階だけではなく多段階にしても良
く、連続的に不純物濃度が薄くなるようにしても良い。
要するにドレイン領域の方にも空乏層が伸びやすい構造
であれば良い。本実施例に記載の構造は本明細書に記載
の全ての構造に適用できる。

【００５８】図１２は第５の実施例を示す要部断面図で
ある。本発明の半導体装置の構造的特徴は、エピタキシ
ャル層を貫通し、ソース領域１１まで達するＵ溝の側面
に第４のドリフト領域１４および第６のソース拡散領域
１１１が配されていることである。すなわち第２ベース
層１３、ベース層１２を貫通しソース領域１１まで達す
るＵ溝の底部に第１の厚い絶縁物１９９、ゲート酸化膜
１９および埋め込みゲート電極２３を形成し、そのゲー
ト電極２３の上に第２絶縁物１７を形成し、そのゲート
電極２３に対し自己整合的に溝の側面にドリフト領域１
４、ソース拡散領域111が形成されている。ドレイン領
域１５もまた同様にＵ溝により自己整合的に形成されて
いる。

【００５９】本構造の図４との違いはゲート電極２３の
下部にもベース領域１２が存在し、その側面に第６のソ
ース拡散領域１１１が存在することである。

【００６０】図１２に示す半導体装置の製造方法を図１
３を参照して説明する。（ａ）図１３（ａ）に示すようにソース領域となる不純
物濃度１ｅ１９〜１ｅ２１／ｃｍ３のｎ基板の上にベー
ス領域となる不純物濃度１ｅ１７／ｃｍ３オーダーのｐ
層を１〜３μｍエピタキシャル成長し、その上に第２ベ
ース領域となる不純物濃度１ｅ１６〜１ｅ１８／ｃｍ３
程度のｐ層を１〜５μｍエピタキシャル成長させる。こ
のエピタキシャル成長はなるべく低温で行いたいので、
ＳｉＨ２Ｃｌ２またはＳｉＨ４と水素によるエピタキシ
ャル成長が望ましい。次いでデバイス領域（活性領域）
の周辺にフィールド酸化膜１６を形成する。これはＬＯ
ＣＯＳ等の周知の方法で形成すれば良い。次にフォトレ
ジストを用いた通常のフォトリソグラフィ技術によりＵ
溝３１を形成する。この溝の形成にはＣ３Ｆ８あるいは
ＣＨＦ３を用いたＥＣＲイオンエッチ等が適用できる。
活性領域の絶縁膜の除去後、犠牲酸化エッチ等により加
工ダメージ層を除去した後にＵ溝の底部にｎ型不純物を
高濃度含有する第１の絶縁膜１９９を形成する。ｎ型不
純物は拡散速度の大きさから砒素が望ましい。

【００６１】（ｂ）その後１０〜５０ｎｍのゲート酸化
膜１９を形成する。ゲート電極２３の形成はドープトポ
リシリコン、Ｗ、Ｍｏ、Ｔｉ等の良導電材料を減圧ＣＶ
Ｄで溝３１を埋め込み、その後スパッタエッチ等で所定
の厚さまで削ってもよいし、あるいはスパッタ法などの
方向性の有る堆積法で溝の中に所定の厚さ堆積しても良
い。

【００６２】（ｃ）次にゲート電極より上の酸化膜を除
去し、ｎ型不純物を含有する絶縁物を減圧ＣＶＤ法によ
り溝３１に埋め込み第２の絶縁物１７を形成する。ｎ型
不純物は拡散速度の大きさより砒素が望ましい。その後
ドレイン領域となる第２ベース領域１３の表面に砒素を
高濃度イオン注入する。

【００６３】（ｄ）次に８００℃〜１０００℃で３０分
程度熱処理し、ｎ型不純物含有の第１の絶縁膜１９９か
ら不純物を固層拡散させソース拡散領域１１１を形成
し、ｎ型不純物含有の第２の絶縁物１７から不純物を固
層拡散させドリフト領域１４を形成し、同時にイオン注
入層を活性化させドレイン領域１５を形成する。ソース
拡散領域１１１はこの工程以前のゲート酸化等の熱処理
により徐々に形成されている。

【００６４】図１４は第６の実施例をしめす断面略図で
ある。図１２との違いはソース拡散領域１１１とドリフ
ト領域１４がＶ字溝の斜面に形成されていることであ
る。

【００６５】図１４に示す半導体装置の製造方法を図１
４、１５を参照して説明する。すなわち（ａ）（１０
０）ｎ基板１１の上にベース領域１２、第２ベース領域
１３を連続エピタキシャル成長し、第２ベース領域１３
の表面から基板１１に達するＶ字状溝３２を形成し、Ｖ
字溝３２の底部にｎ型不純物を含有する第１の絶縁物１
９９を形成する。

【００６６】（ｂ）ゲート酸化膜１９を形成後、ゲート
電極となる所定の厚さの良導電性材料２３を第１の絶縁
物１９９上の溝内部に埋め込み、その後ドリフト領域１
４となるｎ型不純物をイオン注入する。

【００６７】（ｃ）ゲート電極２３より上の溝内部に第
２の絶縁物１７を埋め込み、第２ベース領域１３の表面
にドレイン領域１５となるｎ型高濃度不純物をイオン注
入する。

【００６８】その後熱処理により、ソース拡散領域１１
１、ドリフト領域１４、およびドレイン領域１５の形成
を行なえば、図１４の構造が得られる。

【００６９】図１２に示す半導体装置に類似の構成をも
つ第７の実施例である図１７の製造方法を図１６、図１
７を参照して説明する（ａ）ｎ基板１１の上にベース層
１２、第２ベース層１３を形成する領域を除いてｎ型高
濃度不純物を含有する第１の絶縁膜１９７を形成する。

【００７０】（ｂ）基板１１表面のシリコンの露出した
部分に選択的にベース領域１２、第２ベース領域１３を
連続エピタキシャル成長してＵ溝部３５を形成する。

【００７１】（ｃ）ゲート酸化膜１９を形成後、ゲート
電極となる所定の厚さの良導電性材料２３を第１の絶縁
物１９７上の溝内部に埋め込む。

【００７２】（ｄ）ゲート電極２３より上の溝部側壁の
酸化膜を除去後、ｎ型不純物含有の第２の絶縁物１７を
埋め込む。その後活性領域以外の周辺部にフィールド酸
化膜１６１を形成し、第２ベース領域１３の表面に高濃
度ｎ型不純物をイオン注入する。

【００７３】８００〜１０００℃で３０分程度熱処理
し、ソース拡散領域１１１、ドリフト領域１４形成し、
同時に注入したイオンを活性化してドレイン領域１５を
形成し図１７の構造が完成する。なおソース拡散領域１
１１はゲート酸化等の熱処理により徐々に形成される。

【００７４】図１８は図１２、図１７に類似の台形の要
部断面の斜視図である。ソース領域１１の上に柱状のベ
ース領域１２が有り、ベース領域１２の対向する側面に
絶縁膜１９を介して制御電極２３が形成され、ベース領
域１２の側面の制御電極２３の上下にそれぞれドリフト
領域１４、ソース拡散領域１１１が形成され、ベース領
域１２の頂上にはドレイン領域１５が形成されている。

【００７５】図１９、図２０は第８、９の実施例をしめ
す断面図である。ベース領域１２が１層構造であるが、
２層構造で述べた効果は維持でき、構造が簡単なためチ
ップが安価に製造できる。

【００７６】図２１は第１０の実施例を説明する断面図
と不純物濃度を示す。ドリフト領域１４の不純物濃度が
ゲート側からドレイン側に向って増加する構造となって
いる。このためドリフト領域１４のゲート近傍の電界強
度が低減され、耐圧を維持したままオン抵抗の低減が図
れる。

【００７７】上記構造はイオン注入法を用いることで実
現できる。すなわち図２１に示すようにゲート電極形成
後、ドリフト領域１４の形成に際し、溝部３１に対し斜
め方向からのイオン注入を利用し、その注入の入射角度
を変化させることによってゲートからドレインに向って
不純物濃度が増加する構造を得ることが出来る。なお注
入の入射角度を変化させず一定に保てば、形成されるド
リフト領域１４の不純物濃度は一様になるのは自明の理
である。

【００７８】またゲート電極形成後、Ｕ溝部３１に充填
する絶縁物１７の不純物濃度を上部に行くにしたがって
増加することによっても得ることが出来る。

【００７９】本明細書では簡略化のため、第１導電型を
ｎ型とし、第２導電型をｐ型としたが、第１導電型をｐ
型とし、第２導電型をｎ型としても、全く同じ効果が得
られる。

【００８０】半導体材料としてシリコンを題材として説
明してきたが、他の半導体材料たとえば炭化珪素のよう
な化合物半導体にも適用できる。

【発明の効果】以上詳しく述べてきたように、本発明で
は高周波パワーＭＯＳＦＥＴで特に重要な電気的特性、
帰還容量Ｃｒｓｓや出力容量Ｃｏｓｓが大幅に低減で
き、短チャネル化に伴うゲート抵抗の増加を抑止でき
る。さらに入力容量Ｃｉｓｓも低減でき、チャネル長の
ばらつきも低減できる。またソース電極をチップ裏面に
配置することにより、ソースインダクタンスＬｓが大幅
に低減される。更に放熱基板の絶縁性基板が不要となり
放熱性が高まる。高周波パワーＭＯＳＦＥＴとして好適
な半導体装置といえる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置（縦型
絶縁ゲート電界効果トランジスタ）の断面図である。

【図２】図１の平面図である。

【図３】図２の■―■方向の断面図である。

【図４】活性領域の空乏層の様子を説明する要部断面図
である。

【図５】図１に類似の台形の要部断面の斜視図である。

【図６】図２の■―■方向の断面図である。

【図７】本発明の第１の実施例の半導体装置の製造方法
を説明する断面図である。

【図８】本発明の第２の実施例に係る半導体装置の断面
図である。

【図９】本発明の第２の実施例の半導体装置の製造方法
を説明する断面図である。

【図１０】本発明の第３の実施例の断面図である。

【図１１】本発明の第４の実施例の断面図である。

【図１２】本発明の第の５実施例に係る半導体装置の断
面図である。

【図１３】本発明の第５実施例の半導体装置の製造方法
を説明する断面図である。

【図１４】本発明の第６の実施例の断面図である。

【図１５】本発明の第６実施例の半導体装置の製造方法
を説明する断面図である。

【図１６】本発明の第７実施例の半導体装置の製造方法
を説明する断面図である。

【図１７】本発明の第７実施例の断面図である。

【図１８】図１７に類似の台形の要部断面の斜視図であ
る。

【図１９】本発明の第８実施例の断面図である。

【図２０】本発明の第９実施例の断面図である。

【図２１】本発明の第１０実施例の断面図である。

【図２２】従来のＵ−ＭＯＳＦＥＴの断面図である。

【図２３】従来の改良されたＵ−ＭＯＳＦＥＴの断面図
である。

【符号の説明】

１１半導体基板（ｎ＋）、第１導電型基板１１１ソース拡散領域１１３、１２９ドリフト領域１２第２の半導体領域ベース領域１３第３の半導体領域第２ベース領域１４ドリフト領域１４４イオン注入された（ドリフト）領域１５ドレイン領域（ｎ＋）１５５第２ドレイン領域１６１６１フィールド酸化膜１７、１９９、１９７絶縁物１８パシベーション膜１９ゲート絶縁膜１９５厚い絶縁膜２０ゲート配線２０９ゲートボンディングパッド２１ドレイン電極２１９ドレインボンディングパッド２２ソース電極２３ゲート電極２４ゲート接続線２４５ベース・ソース短絡線２５ベース領域２６ソース領域３１、３４、３５溝３２Ｖ字溝３３絶縁物２２０空乏層Ａ部ゲートコンタクト部Ｂ部ベース・ソース短絡部

Claims

【特許請求の範囲】

【請求項１】ソース領域となる第１導電型高不純物濃度
の第１の半導体領域と、該第１の半導体領域の上部に形
成された第２導電型の第２の半導体領域と、該第２の半
導体領域の表面より、該第１の半導体領域内に達するよ
うに形成された溝部と、該溝部内に形成された絶縁膜を
介して該溝部の底部に形成されたゲート電極と、該ゲー
ト電極に対して自己整合的に該溝部の第２の半導体領域
の側面に形成された第１導電型の第４のドリフト領域
と、該ゲート電極の上部の該溝部を充填する絶縁物と、
該第２の半導体領域の表面にその位置および寸法が自己
整合的に形成された第１導電型高不純物濃度の第５のド
レイン領域とを有することを特徴とする半導体装置。
【請求項２】ソース領域となる第１導電型高不純物濃
度の第１の半導体領域と、該第１の半導体領域の上部に
形成された第２導電型の第２の半導体領域と、該第２の
半導体領域の上部に形成された第２導電型の第３の半導
体領域と、該第３の半導体領域の表面より、該第１の半
導体領域内に達するように形成された溝部と、該溝部内
に形成された絶縁膜を介して該溝部の底部に形成された
ゲート電極と、該ゲート電極に対して自己整合的に該溝
部の第２、第３の半導体領域の側面に形成された第１導
電型の第４のドリフト領域と、該ゲート電極の上部の該
溝部を充填する絶縁物と、該第３の半導体領域の表面に
その位置および寸法が自己整合的に形成された第１導電
型高不純物濃度の第５のドレイン領域とを有することを
特徴とする半導体装置。
【請求項３】第３の半導体領域の不純物濃度が第２の半
導体領域の不純物濃度よりも低いことを特徴とする請求
項２に記載の半導体装置。
【請求項４】第４のドリフト領域がＶ字溝の斜面に形
成されることを特徴とする請求項１、２、３のいずれか
１項に記載の半導体装置。
【請求項５】該ゲート電極下方の該絶縁膜が側面の該ゲ
ート絶縁膜より厚いことを特徴とする請求項１、２，
３，４のいずれか１項に記載の半導体装置。
【請求項６】少なくとも第４のドリフト領域の殆どが
空乏層で満たされる状態が存在し、第２の半導体領域に
おいて、対向する左右のｐｎ接合の空乏層が互いに接触
し連なる状態が存在することを特徴とする請求項１、
４、５のいずれか１項に記載の半導体装置。
【請求項７】少なくとも第４のドリフト領域の殆どが
空乏層で満たされる状態が存在し、少なくとも第３の半
導体領域において、対向する左右のｐｎ接合の空乏層が
互いに接触し連なる状態が存在する事を特徴とする請求
項２、３，４、５のいずれか１項に記載の半導体装置。
【請求項８】（１）ソース領域となる第１導電型高不
純物濃度基板の上部に、第２導電型の第２の半導体領
域、第２導電型の第３の半導体領域を連続エピタキシャ
ル成長し、該第３半導体の表面から該第１の半導体領域
内に達する溝部を形成する第１の工程と、（２）該溝部
の底部および側壁に絶縁膜を形成し、更にその底部に埋
め込みゲート電極となる良導電性材料を形成する第２の
工程と、（３）該ゲート電極より上方の側壁に形成した
絶縁膜を除去し、該ゲート電極の上方の溝内部に絶縁物
を埋め込み、該第３半導体領域の表面に第１導電型の不
純物をイオン注入する第３の工程と（４）１回の熱処理
で、該第２，３の半導体領域の側面に第４のドリフト領
域を形成し、該第３の半導体領域表面の注入されたイオ
ンを活性化して第５のドレイン領域を形成する第４の工
程とを有することを特徴とする半導体装置の製造方法。
【請求項９】請求項８の第３の工程が、「該ゲート電極
より上方の側壁に形成した絶縁膜を除去し」を「該ゲー
ト電極より上方の側壁に斜め方向より第１導電型の不純
物をイオン注入し」に置き換えたことを特徴とする請求
項８に記載の半導体装置の製造方法。
【請求項１０】（１）ソース領域となる第１導電型高
不純物濃度基板の上部に、第２導電型の第２の半導体領
域、第２導電型の第３の半導体領域を連続エピタキシャ
ル成長し、該第３の半導体領域の表面から第２の半導体
領域に達するV字状の溝部を形成する第１の工程と
（２）該Ｖ字溝部の内部に絶縁物を埋め込み、該絶縁物
の表面から該第１の半導体領域内に達する溝部を形成す
る第２の工程と、（３）該絶縁物を除去し、該溝部底部
および側壁に絶縁膜を形成する第３の工程と、（４）該
溝部の内部に埋め込みゲート電極となる良導電性材料を
形成し、該第２，３の半導体領域の側面に第１導電型の
不純物をイオン注入する第４の工程と、（５）該ゲート
電極の上方の溝内に絶縁物を埋め込み、該第３の半導体
領域の表面に第１導電型の高濃度不純物をイオン注入す
る第５の工程と、（６）１回の熱処理で、該第２，３の
半導体領域側面の注入されたイオンを活性化して第４の
ドリフト領域を形成し、該第３の半導体領域の表面に注
入された高濃度イオンを活性化して第５のドレイン領域
を形成する第６の工程とを有することを特徴とする半導
体装置の製造方法。
【請求項１１】シリコン中に埋め込まれたゲート電極
と、その上方の絶縁物と、該絶縁物の上方の１部が除去
されたドレイン電極と、該ドレイン電極の上方の絶縁膜
と、該ドレイン電極の除去された部分の該絶縁膜の表面
から該ゲート電極に達する孔とをそなえ、該孔に充填さ
れた良導電材料の接続線と、該絶縁膜の上方のゲート配
線とを有し、接続線を介して該ゲート電極と該ゲート配
線が導通していることを特徴とする半導体装置。
【請求項１２】ソース領域となる第１導電型高不純
物濃度の第１の半導体領域と、該第１の半導体領域の上
部に形成された第２導電型の第２の半導体領域と、該第
２の半導体領域の表面より、該第１の半導体領域内に達
するように形成された溝部と、該溝部の底部に形成され
た第１の絶縁物と、該溝部の側壁に形成された絶縁膜を
介して該第１の絶縁物の上に形成されたゲート電極と、
該ゲート電極の上部の該溝部を充填する第２の絶縁物
と、該ゲート電極に対して自己整合的に該ゲート電極よ
り下部の該第２の半導体領域の側面に形成された第６の
ソース拡散領域と、該ゲート電極に対し自己整合的に該
溝部の該ゲート電極より上部の該第２の半導体領域の側
面に形成された第１導電型の第４のドリフト領域と、該
第２の半導体領域の表面にその位置および寸法が自己整
合的に形成された第１導電型高不純物濃度の第５のドレ
イン領域とを有することを特徴とする半導体装置。
【請求項１３】ソース領域となる第１導電型高不純
物濃度の第１の半導体領域と、該第１の半導体領域の上
部に形成された第２導電型の第２の半導体領域と、該第
２の半導体領域の上部に形成された第２導電型の第３の
半導体領域と、該第３の半導体領域の表面より、該第１
の半導体領域内に達するように形成された溝部と、該溝
部の底部に形成された第１の絶縁物と、該溝部の側壁に
形成された絶縁膜を介して該第１の絶縁物の上に形成さ
れたゲート電極と、該ゲート電極の上部の該溝部を充填
する第２の絶縁物と、該ゲート電極に対して自己整合的
に該ゲート電極より下部の該第２の半導体領域の側面に
形成された第６のソース拡散領域と、該ゲート電極に対
し自己整合的に該溝部の該ゲート電極より上部の該第
２、第３の半導体領域の側面に形成された第１導電型の
第４のドリフト領域と、該第３の半導体領域の表面にそ
の位置および寸法が自己整合的に形成された第１導電型
高不純物濃度の第５のドレイン領域とを有することを特
徴とする半導体装置。
【請求項１４】第６のソース拡散領域および第４のド
リフト領域がＶ字溝の斜面に形成されることを特徴とす
る請求項１２または請求項１３に記載の半導体装置。
【請求項１５】すくなくとも第４のドリフト領域のほ
ぼ全域が空欠層で満たされる状態が存在し、第２の半導
体領域において対向する左右のｐｎ接合の空乏層が互い
に接触し連なる状態が存在することを特徴とする請求項
１２または請求項１４に記載の半導体装置。
【請求項１６】すくなくとも第４のドリフト領域のほ
ぼ全域が空欠層で満たされる状態が存在し、さらにすく
なくとも第３の半導体領域において対向する左右のｐｎ
接合の空乏層が互いに接触し連なる状態が存在すること
を特徴とする請求項１３または請求項１４に記載の半導
体装置。
【請求項１７】（１）ソース領域となる第１導電型高不
純物濃度基板の上部に、第２導電型の第２の半導体領
域、該第２の半導体領域の上に第２導電型の第３の半導
体領域を連続エピタキシャル成長し、該第３の半導体の
表面から第１の半導体領域内に達する溝部を形成し、該
溝部の底部に第１の絶縁物を形成する第１の工程と、
（２）該溝部の該第１の絶縁物の上部の側壁に絶縁膜を
形成し、更に該溝内部の該絶縁物の上に埋め込みゲート
電極となる良導電性材料を形成する第２の工程と、
（３）該ゲート電極より上方の側壁に形成した該絶縁膜
を除去し、該ゲート電極の上方の溝内部に第２の絶縁物
を埋め込み、該第３の半導体領域の表面に第１導電型の
高濃度不純物をイオン注入する第３の工程と（４）熱処
理を行い、該ゲート電極より下部の該第２の半導体領域
の側面に第６のソース拡散領域および該ゲート電極より
上部の該第２，３の半導体領域の側面に第４のドリフト
領域を形成し、該第３の半導体領域表面に注入された高
濃度イオンを活性化して第５のドレイン領域を形成する
第４の工程とを有することを特徴とする半導体装置の製
造方法。
【請求項１８】請求項１７の第３の工程が、「該ゲート
電極より上方の側壁に形成した絶縁膜を除去し」を「該
ゲート電極より上方の側壁に斜め方向より第１導電型の
不純物をイオン注入し」に置き換えたことを特徴とする
請求項１７に記載の半導体装置の製造方法。
【請求項１９】（１）ソース領域となる第１導電型高不
純物濃度基板の上部に、第２導電型の第２の半導体領
域、該第２の半導体領域の上に第２導電型の第３の半導
体領域を連続エピタキシャル成長し、該第３の半導体領
域の表面から第１の半導体領域に達するＶ字状の溝部を
形成し、該溝部の底部に第１の絶縁物を形成する第１の
工程と、（２）該溝部の該第１の絶縁物の上部の側壁に
絶縁膜を形成し、更に該溝内部の該絶縁物の上に埋め込
みゲート電極となる良導電性材料を形成し、該ゲート電
極より上部の第２，３半導体領域の側面に第１導電型の
不純物をイオンを注入する第２の工程と、（３）該ゲー
ト電極の上方の溝内部に第２の絶縁物を埋め込み、該第
３の半導体領域の表面に第１導電型の高濃度不純物をイ
オン注入する第３の工程と（４）熱処理を行い、該ゲー
ト電極より下部の該第２の半導体領域の側面に第６のソ
ース拡散領域および該ゲート電極より上部の該第２，３
の半導体領域の側面に第４のドリフト領域を形成し、該
第３の半導体領域表面に注入された高濃度イオンを活性
化して第５のドレイン領域を形成する第４の工程とを有
することを特徴とする半導体装置の製造方法。
【請求項２０】請求項１９の第２の工程が、「該ゲート
電極より上部の第２，３半導体領域の側面に第１導電型
のイオンを注入する」を「該ゲート電極より上方の側壁
に形成した該絶縁膜を除去する」に置き換えたことを特
徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】（１）ソース領域となる第１導電型高
不純物濃度基板の上部に、第１の絶縁物を部分的に形成
する第１の工程と（２）該ソース領域のシリコンの露出
した表面に第２導電型の第２の半導体領域と、該第２の
半導体領域の上に第２導電型の第３の半導体領域を選択
的に連続エピタキシャル成長し、溝部を形成する第２の
工程と、（３）該溝部の側壁に絶縁膜を形成し、該第１
の絶縁物の上にゲート電極となる良導電性材料を埋め込
む第３の工程と、（４）該側壁の絶縁膜を除去し、該ゲ
ート電極の上方の溝内に第２の絶縁物を埋め込み、該第
３の半導体領域表面の活性領域以外の周辺に酸化膜を形
成してフィールド酸化膜とし、該第３の半導体領域表面
に第１導電型の高濃度不純物をイオン注入する第４の工
程と、（５）熱処理行い、該ゲート電極より下部の該第
２の半導体領域の側面に第６のソース拡散領域および該
ゲート電極より上部の該第２、第３の半導体領域の側面
に第４のドリフト領域を形成し、該第３の半導体領域の
表面に注入された高濃度イオンを活性化して第５のドレ
イン領域を形成する第５の工程とを有することを特徴と
する半導体装置の製造方法。
【請求項２２】請求項２１の第２工程において、第２
の半導体領域形成前に第１導電型高濃度不純物領域の形
成を追加したことを特徴とする請求項２１に記載の半導
体装置の製造方法。
【請求項２３】第４のドリフト領域がゲート側からドレ
イン領域に向ってその不純物濃度が連続的にあるいは多
段階的に増加する請求項１、２、３、４、５、６、７、
１２、１３、１４、１５、１６のいずれか１項に記載の
半導体装置。
【請求項２４】半導体の溝部の側面に第４のドリフト領
域を形成する方法において、イオン注入時に注入の入射
角度を変化させることにより、該ドリフト領域の縦方向
の不純物濃度分布に変化を持たせることを特徴とする半
導体装置の製造方法。
【請求項２５】半導体の溝部の側面に第４のドリフト領
域を形成する方法において、溝内部に充填する絶縁物の
不純物濃度を縦方向に変化させることにより、該ドリフ
ト領域の縦方向の不純物濃度分布に変化を持たせること
を特徴とする半導体装置の製造方法。
【請求項２６】第５のドレイン領域が、第２の半導体
領域の表面から高不純物濃度、低不純物濃度の順に構成
されていることを特徴とする請求項１、４、５、６、１
２、１４、１５のいずれか１項に記載の半導体装置。
【請求項２７】第５のドレイン領域が、第３の半導体
領域の表面から高不純物濃度、低不純物濃度の順に構成
されていることを特徴とする請求項２、３、４、５、
７、１３、１４、１６のいずれか１項に記載の半導体装
置。
【請求項２８】凸部を有する第１導電型の第１の半導体
基板と、該半導体基板の凸部上の第２導電型の断面形状
が柱状の第２の半導体領域と、該柱状の第２の半導体領
域の対向する側面に絶縁膜を介して設けられた制御用電
極と、該制御用電極の上部の該第２の半導体領域側面の
表面に形成された第１導電型の第４の半導体領域と、該
第２の半導体領域の頂上の表面に形成された第１導電型
の第５の半導体領域とを有することを特徴とする半導体
装置。
【請求項２９】該制御用電極の上部に絶縁物を有するこ
とを特徴とする請求項２８に記載の半導体装置。
【請求項３０】凸部を有する第１導電型の第１の半導体
基板と、該半導体基板の凸部上の第２導電型の断面形状
が柱状の第２の半導体領域と、該柱状の第２の半導体領
域の対向する側面に絶縁膜を介して設けられた制御用電
極と、該制御用電極の上部の該第２の半導体領域側面の
表面に形成された第１導電型の第４の半導体領域と、該
第２の半導体領域の頂上の表面に形成された第１導電型
の第５の半導体領域と、該制御用電極の下部の該第２の
半導体領域側面の表面に形成された第１導電型の第６の
半導体領域を有することを特徴とする半導体装置。
【請求項３１】第１導電型の第１の半導体基板と、
該半導体基板上の第２導電型の断面形状が柱状の第２の
半導体領域と、該柱状の第２の半導体領域の対向する側
面に絶縁膜を介して設けられた制御用電極と、該制御用
電極の上部の第２の半導体領域側面の表面に形成された
第１導電型の第４の半導体領域と、該第２の半導体領域
の頂上の表面に形成された第１導電型の第５の半導体領
域と、該制御用電極の下部の該第２の半導体側面の表面
に形成された第１導電型の第６の半導体領域とを有する
ことを特徴とする半導体装置。
【請求項３２】該制御電極の上部および下部に絶縁
物を有することを特徴とする請求項３０または請求項３
１に記載の半導体装置。
【請求項３３】該第２導電型の柱状の第２の半導体
領域の不純物濃度分布が縦方向に変化していることを特
徴とする請求項２８、２９、３０、３１、３２のいずれ
か１項に記載の半導体装置。
【請求項３４】該第１導電型の第４の半導体領域の
不純物濃度分布が縦方向に変化していることを特徴とす
る請求項２８、２９、３０、３１、３２、３３のいずれ
か１項に記載の半導体装置。