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TWI473271B - 雙重金屬閘極角隅 - Google Patents

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TWI473271B
TWI473271B TW98127544A TW98127544A TWI473271B TW I473271 B TWI473271 B TW I473271B TW 98127544 A TW98127544 A TW 98127544A TW 98127544 A TW98127544 A TW 98127544A TW I473271 B TWI473271 B TW I473271B
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gate conductor
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布蘭特Ａ 安德森
愛德華Ｊ 諾瓦克
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萬國商業機器公司
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Description

雙重金屬閘極角隅
本發明一般係關於互補式金氧半導體(CMOS)裝置，尤其是關於CMOS結構以及形成具有雙重金屬閘極之CMOS結構之方法，以抑制角隅漏電流。
隨著互補式金氧半導體(CMOS)裝置的尺寸縮減，習知閘極堆疊結構由金屬閘極堆疊結構所取代。具體而言，習知閘極堆疊結構典型包含薄氧化矽(SiO2 )閘介電層以及摻雜多晶矽閘導體層。不利的是，摻雜多晶矽閘導體層遭遇空乏效應。空乏效應造成有效閘介電層厚度的增加，而限制了裝置的縮減。因此，N型場效電晶體(NFETs)及P型場效電晶體(PFETs)導入了具有不同功函數之高k介電層-金屬閘導體層堆疊。這些堆疊改善習知閘極結構之處在於，高k介電層最小化了漏電流，且金屬導體層不會遭遇空乏效應。然而，隨著通道寬度更窄化，即使利用此類高k介電層-金屬導體層堆疊，未來的CMOS技術世代有著新的關切，尤其是對65nm節點或更低的CMOS技術世代而言。
本發明場效電晶體之一實施例包含基板。半導體本體定位於基板上。半導體本體包含通道區，具有側壁及中央部。隔離區亦位於基板上，定位成側向鄰近側壁。閘極結構橫越通道區之寬度，且更側向延伸超過側壁到隔離區上。閘極結構包含第一區段在半導體本體之通道區之中央部上方，以及第二區段在半導體本體側壁上方(即在半導體本體及隔離區間之介面上方)。第二區段與第一區段不同。具體而言，第一區段與第二區段不同，而具有不同的有效功函數(即分別為第一有效功函數及第二有效功函數)。舉例而言，第一區段具有第一閘導體層，而第二區段具有與第一閘導體層不同之第二閘導體層，更具體而言，是具有與第一閘導體層不同的功函數。選替地，第一區段可具有第一閘介電層，而第二區段可具有與第一閘介電層不同的第二閘介電層，具體而言，是具有與第一閘介電層不同的固定電荷量，而造成第一區段及第二區段具有不同的有效功函數。
本發明場效電晶體之另一實施例包含基板。半導體本體定位於基板上。半導體本體包含通道區，具有側壁及中央部。隔離區亦位於基板上，定位成側向鄰近側壁。閘極結構橫越通道區之寬度，且更側向延伸超過側壁到隔離區上。閘極結構包含第一區段在半導體本體之通道區之中央部上方，以及第二區段在半導體本體側壁上方(即在半導體本體及隔離區間之介面上方)。第二區段與第一區段不同。具體而言，於此實施例中，第一區段與第二區段具有不同的閘介電層及不同的閘導體層，而使第一區段具有第一有效功函數，且第二區段具有與第一有效功函數不同的第二有效功函數。
本發明場效電晶體形成方法之一實施例包含提供基板。於基板上，形成半導體本體。此外，形成隔離區於基板上，使其側向鄰近半導體本體之側壁。接著，形成閘極結構，使其橫越半導體本體之通道區之寬度，且更側向延伸超過半導體本體側壁到隔離區上。閘極結構具體形成有第一區段及第二區段，第一區段具有第一有效功函數且在通道區之中央部上方，第二區段具有與第一有效功函數不同之第二有效功函數且在通道區之側壁上方(即在隔離區及半導體本體間之介面上方)。舉例而言，形成閘極結構之程序可包含形成具有第一閘導體層之第一區段，以及具有與第一閘導體層不同之第二閘導體層之第二區段(即具有與第一閘導體層不同的功函數)。選替地，形成閘極結構之程序可包含形成具有第一閘介電層之第一區段，以及具有與第一閘介電層不同之第二閘介電層之第二區段，尤其是具有與第一閘介電層不同的固定電荷量，而使第一區段及第二區段具有不同的有效功函數。
本發明場效電晶體形成方法之另一實施例包含提供基板。於基板上，形成半導體本體。此外，形成隔離區於基板上，使其側向鄰近半導體本體之側壁。接著，形成閘極結構，使其橫越半導體本體之通道區之寬度，且更側向延伸超過半導體本體側壁到隔離區上。閘極結構具體形成有第一區段及第二區段，第一區段具有第一有效功函數且在通道區之中央部上方，第二區段具有與第一有效功函數不同之第二有效功函數且在通道區之側壁上方(即在隔離區及半導體本體間之介面上方)。舉例而言，於此實施例，形成閘極結構之程序可包含形成具有不同閘介電層及不同閘導體層之第一區段及第二區段。
本發明實施例及各種特徵與其優勢的細節，將參考伴隨圖式與以下說明細節所示之非限制性實施例更完整地解釋。
如上所述，互補式金氧半導體(CMOS)裝置的尺寸縮減，習知閘極堆疊結構由金屬閘極堆疊結構所取代。具體而言，習知閘極堆疊結構典型包含薄氧化矽(SiO2 )閘介電層以及摻雜多晶矽閘導體層。不利的是，摻雜多晶矽閘導體層遭遇空乏效應。空乏效應造成有效閘介電層厚度的增加，而限制了裝置的縮減。因此，導入高k介電層-金屬閘導體層堆疊。這些堆疊改善習知閘極結構之處在於，高k介電層最小化了漏電流，且金屬導體層不會遭遇空乏效應。然而，隨著通道寬度更窄化，即使利用此類高k介電層-金屬導體層堆疊，未來的CMOS技術世代有著新的關切，尤其是對65nm節點或更低的CMOS技術世代而言。具體而言，窄通道寬度邊緣效應(例如相對於通道區的中央部，減低通道區側壁之臨界電壓(Vt)及角隅寄生電流)可降低技術的功率性能最佳化。因此，在此技術領域需要能補償場此類窄通道寬度邊緣效應的效電晶體(FET)，尤其是能提高通道寬度邊緣的臨界電壓及避免漏電流之場效電晶體。
綜觀前述，於此揭露一種改良場效電晶體(FET)結構及形成此結構之方法的實施例。場效電晶體結構實施例各包含獨特的閘極結構。具體而言，閘極結構具有第一區段在場效電晶體通道區之中央部上方，並具有第二區段在通道寬度邊緣上方(即在通道區及鄰近隔離區間之介面上方)。第一區段與第二區段不同(即具有不同的閘介電層及/或不同的閘導體層)，而具有不同的有效功函數(即分別為第一有效功函數及第二有效功函數)。選擇不同的有效功函數，以確保提高通道寬度邊緣之臨界電壓。
更具體而言，參考圖1，本發明場效電晶體100a-c之各實施例包含基板101。基板101可包含例如塊矽晶圓或絕緣層上矽(SOI)晶圓。半導體本體110(例如圖案化單晶矽層)可沉積在基板101上。半導體本體110可包含源極/汲極區160，以及在源極/汲極區160間的通道區150。通道區150可具有側壁152以及中央部151。隔離區120亦可定位在基板101上。具體而言，隔離區120可定位成側向緊鄰半導體本體110，且更具體而言，是緊鄰半導體本體通道區150的側壁152。舉例而言，隔離區120可包含利用適當隔離材料(例如SiO2 )填充的淺溝渠隔離(STI)區。
閘極結構(根據實施例為200、300、或400)橫越通道區150的寬度180，且更側向延伸超過側壁152到隔離區120上。閘極結構200、300、400包含第一區段171在半導體本體110之通道區150之中央部151上方，以及第二區段172在半導體本體側壁152上方(即在半導體本體110及隔離區120間之介面上方)。本發明不同實施例的場效電晶體有不同的閘極結構變化(例如圖2的閘極結構200、圖3的閘極結構300、以及圖4的閘極結構400)。然而，於各實施例中，第二區段172與第一區段171不同。具體而言，第一區段171及第二區段172的組態不同，而具有不同的有效功函數(即分別為第一有效功函數及第二有效功函數)，以確保通道區150在側壁152(即在通道寬度邊緣)之臨界電壓至少等於在通道區150之中央部151之臨界電壓。可透過在第一區段171及第二區段172利用不同的閘導體層及/或不同的閘介電，來達到不同的有效功函數。
參考圖2與圖1，於一實施例100a中，閘極結構200包含單一閘介電層211，其橫越半導體本體110之通道區150之寬度180。閘介電層211更側向延伸超過通道區側壁152到隔離區120上。因此，閘極結構之第一區段171及第二區段172皆包含相同的閘介電層211。此閘介電層211可包含高k介電材料。
第一區段171可更包含第一閘導體層221於通道區150之中央部151上方之閘介電層211上。各第二區段172可更包含第二閘導體層222於對應側壁152上方之閘介電層211上。第一閘導體層221及第二閘導體層222包含具有不同功函數的不同導體材料。
舉例而言，第一閘導體層221可包含第一金屬，而第二閘導體層222可包含與第一金屬不同的第二金屬，且更具體而言，是具有與第一金屬不同的功函數。形成技術於下詳細討論，第一閘導體層221可更包含第二金屬層在第一金屬上方。熟此技藝者可知第一閘導體層221的有效功函數主要決定於最接近第一閘介電層211的第一金屬。於n型場效電晶體(NFET)的案例中，第一閘導體層221的第一金屬可包含n型金屬或n型金屬合金，而第二閘導體層222的第二金屬可包含p型金屬或p型金屬合金。於p型場效電晶體(PFET)的案例中，第一閘導體層221的第一金屬可包含p型金屬或p型金屬合金，而第二閘導體層222的第二金屬可包含n型金屬或n型金屬合金。
於另一範例中，第一閘導體層221可包含金屬，而第二閘導體層222可包含具有不同功函數之摻雜多晶矽。再次重申，形成技術於下詳細討論，第一閘導體層221可更包含摻雜多晶矽層在金屬上方。熟此技藝者可知第一閘導體層221的有效功函數主要決定於最接近第一閘介電層211的金屬。於n型場效電晶體的案例中，第一閘導體層221的金屬可包含n型金屬或n型金屬合金，而第二閘導體層222的多晶矽可以p型摻雜質(例如硼(B))摻雜。於p型場效電晶體(PFET)的案例中，第一閘導體層221的金屬可包含p型金屬或p型金屬合金，而第二閘導體層222的多晶矽可以n型摻雜質(例如磷、銻、或砷)摻雜。
參考圖3與圖1，於另一實施例100b中，閘極結構300之第一區段171包含第一閘介電層311僅於半導體本體110之通道區150之中央部151上方。閘極結構300之第二區段172各包含第二閘介電層312於對應側壁152上方。亦即，於第二區段172中，第二閘介電層312定位在通道側壁152上方(即半導體本體110與隔離區120之介面上方)，而定位於隔離區120及通道區150之邊緣部分上。第一閘介電層311及第二閘介電層312可為具有不同固定電荷量之不同閘介電材料，且選擇性地可具有不同閘介電層厚度，而導致第一區段171及第二區段172有不同的有效功函數。舉例而言，第一閘介電層311可包含第一高k介電材料，而第二閘介電層312可包含與第一高k介電材料不同之第二高k介電材料，且具有與第一高k介電材料不同之固定電荷量。此外，第一閘介電層311可具有第一厚度，而第二閘介電層312可具有與第一厚度不同之第二厚度(例如比第一厚度大，如圖所示)。
閘極結構300可更包含單一金屬閘導體層321，係定位於第一閘介電層311上方橫越半導體本體110之通道區150之寬度180，且更定位於第二閘介電層312上方側向延伸超過通道區側壁152到隔離區120上方。於NFET案例中，單一閘導體層321之金屬可包含n型金屬或n型金屬合金，而於PFET案例中，單一閘導體層321之金屬可包含p型金屬或p型金屬合金。
參考圖4，於又另一實施例100c中，閘極結構400之第一區段171包含第一閘介電層411於通道區150之中央部151上方，以及第一閘導體層421於第一閘介電層411上方。閘極結構400之第二區段172可各包含第二閘介電層412於對應側壁152上方，以及第二閘導體層422於第二閘介電層412上方。
實施例100c如同圖2所示之第一實施例100a，第一閘導體層421及第二閘導體層422可包含具有不同功函數之不同導體材料。
舉例而言，第一閘導體層421可包含第一金屬，而第二閘導體層422可包含與第一金屬不同的第二金屬，且更具體而言，是具有與第一金屬不同的功函數。形成技術於下詳細討論，第一閘導體層421可更包含第二金屬層在第一金屬上方。熟此技藝者可知第一閘導體層421的有效功函數主要決定於最接近第一閘介電層411的第一金屬。於n型場效電晶體(NFET)的案例中，第一閘導體層421的第一金屬可包含n型金屬或n型金屬合金，而第二閘導體層422的第二金屬可包含p型金屬或p型金屬合金。於p型場效電晶體(PFET)的案例中，第一閘導體層421的第一金屬可包含p型金屬或p型金屬合金，而第二閘導體層422的第二金屬可包含n型金屬或n型金屬合金。
於另一範例中，第一閘導體層421可包含金屬，而第二閘導體層422可包含具有不同功函數之摻雜多晶矽。形成技術於下詳細討論，第一閘導體層421可更包含摻雜多晶矽層在金屬上方。熟此技藝者可知第一閘導體層421的有效功函數主要決定於最接近第一閘介電層411的金屬。於n型場效電晶體的案例中，第一閘導體層421的金屬可包含n型金屬或n型金屬合金，而第二閘導體層422的多晶矽可以p型摻雜質(例如硼(B))摻雜。於p型場效電晶體(PFET)的案例中，第一閘導體層421的金屬可包含p型金屬或p型金屬合金，而第二閘導體層422的多晶矽可以n型摻雜質(例如磷、銻、或砷)摻雜。
此外，於實施例100c中，第一閘介電層411及第二閘介電層412可為具有不同固定電荷量之不同閘介電材料，且選擇性地可具有不同閘介電層厚度，而導致不同的有效功函數。舉例而言，第一閘介電層411可包含第一高k介電材料，而第二閘介電層412可包含與第一高k介電材料不同之第二高k介電材料，且具有與第一高k介電材料不同之固定電荷量。此外，第一閘介電層411可具有第一厚度，而第二閘介電層412可具有與第一厚度不同之第二厚度(例如比第一厚度大，如圖所示)。應注意，形成技術於下詳細討論，第二閘介電層412可更包含第一高k介電材料在第二高k介電材料下方。亦即，第一閘介電層411之第一高k介電材料可側向延伸超過側壁152到隔離區120，且第二高k介電材料可形成於其上。因此，第二閘介電層412可包含數層不同類型的高k介電質。
參考圖5，亦揭露形成上述場效電晶體實施例之方法實施例。本方法實施可包含提供基板101，例如塊矽或絕緣層上矽(SOI)晶圓(502，見圖6)。
然後，形成半導體本體110及隔離區120於基板101上，而使隔離區120定位成側向鄰近半導體本體110之側壁152(504，見圖7)。舉例而言，淺溝渠隔離(STI)區120可利用習知STI製程技術，形成於基板101頂表面之半導體材料103(例如單晶矽)中，而使半導體材料103的剩餘部分形成半導體本體110。
接著，形成閘極結構200、300、400，其橫越半導體本體110之指定通道區150之寬度180，且更側向延伸超過側壁152到隔離區120上(506，見圖1)。閘極結構200、300、400具體形成有第一區段171及第二區段172，第一區段171具有第一有效功函數且在通道區150之中央部151上方，第二區段172具有與第一有效功函數不同之第二有效功函數且在通道區150之側壁152上方(即在半導體本體110及隔離區120間之介面的通道寬度邊緣上方)。第一區段171之第一有效功函數與第二區段172之不同有效功函數，確保在側壁152(尤其是通道寬度角隅)之通道區150的臨界電壓至少等於通道區150之中央部151之臨界電壓。為了達成此結果，揭露數個不同的方法實施例。
於一方法實施例中，形成閘介電層211，係橫越指定通道區150之寬度180，且更側向延伸超過通道側壁152到隔離區120上(602，見圖8)。具體而言，可沉積高k介電材料於半導體本體110及隔離區120上。然後，第一閘導體層211形成於閘介電層211上，更具體而言，是在通道區150之中央部151上方(604，見圖9)。接著，與第一閘導體層221不同之第二閘導體層222形成於通道側壁152上方之閘介電層221上(606，見圖2)。
具體而言，程序604-606可包含沉積金屬到閘介電層211。於NFET案例中，金屬可包含n型金屬或n型金屬合金，而於PFET案例中，金屬可包含p型金屬或p型金屬合金。然後微影圖案化金屬，而僅保留通道中央部151上方的部分(見圖9之項目221)。接著，沉積具有與第一金屬不同功函數之第二金屬。舉例而言，於NFET案例中，第二金屬可包含p型金屬或p型金屬合金，而於PFET案例中，金屬可包含n型金屬或n型金屬合金(如上所述)。選替地，可沉積多晶矽材料來取代沉積第二金屬。多晶矽材料可大約於沉積時摻雜，或後續以適當的摻雜質植入，而使其具有與先前沉積的金屬不同的功函數。舉例而言，於NFET案例中，多晶矽可以p型摻雜質(例如硼(B))摻雜，而於PFET案例中，多晶矽可以n型摻雜質(例如磷(P)、砷(As)、或銻(Sb))摻雜。然後微影圖案化第二金屬(或摻雜多晶矽)，使其橫越通道中央部151上方之金屬，且更側向延伸超過通道側壁152到隔離區120上裸露的閘介電層211部分上(見圖2之項目222)。
於另一方法實施例中，第一閘介電層311僅形成於通道區150之中央部151上方(702，見圖10)。接著，第二閘介電層312形成於通道側壁152上方鄰近第一閘介電層311(704，見圖11)。第二閘介電層312與第一閘介電層311不同，且更具體而言，是具有與第一閘介電層311不同的固定電荷量。
具體而言，程序702-704可包含沉積第一高k介電材料。接著，微影圖案化第一高k介電材料，而移除通道側壁152上方的部分(見圖10之項目311)。然後，沉積以及圖案化與第一高k介電材料不同之第二高k介電材料(具有不同的電荷量)，而移除第二高k介電材料在通道中央部151上方的部分(見圖10之項目312)。由於第一介電材料及第二介電材料不同且分別沉積，所以若有需要亦可沉積成具有不同的厚度(如圖所示)，以達到所需的不同有效功函數。
一旦第一閘介電層311及第二閘介電層312於程序702-704形成，閘導體層321形成於第一閘介電層311及第二閘介電層312上(706，見圖3)。閘導體層321可利用沉積然後微影圖案化金屬來形成。於NFET案例中，此金屬可包含n型金屬或n型金屬合金，而於PFET案例中，此金屬可包含p型金屬或p型金屬合金。
於另一方法實施例中，第一閘介電層411形成橫越指定通道區150之寬度180，並側向延伸超過通道側壁152到隔離區120上(802，見圖8)。接著，第一閘導體層421形成於第一閘介電層411上，更具體而言，是在通道區150之中央部151上方(804，見圖9)。接著，與第一閘介電層411不同(即具有不同電荷量)之第二閘介電層412形成於通道側壁152上方(806，見圖12)。最後，與第一閘導體層421不同之第二閘導體層422形成於通道側壁152上方之第二閘介電層412上(808，見圖4)。
具體而言，程序802-808可包含沉積第一高k介電材料，係橫越指定通道區150之寬度180，且更側向延伸超過通道側壁152到隔離區120上(見圖8之項目411)。接著，可沉積金屬到第一高k介電材料上。於NFET案例中，此金屬可包含n型金屬或n型金屬合金，而於PFET案例中，此金屬可包含p型金屬或p型金屬合金。然後微影圖案化金屬，而僅保留通道中央部151上方的部分，暴露出通道側壁152上之第一高k介電材料(見圖9之項目421)。然後，可沉積與第一高k介電材料不同(即具有不同電荷量)之第二高k介電材料到暴露的第一高k介電層411及金屬421。移除第二高k介電材料在先前沉積到通道中央部151的金屬421上的部分(即微影圖案化第二高k介電材料)(見圖12之項目412)。最後，沉積具有與先前沉積金屬不同功函數之第二金屬。舉例而言，於NFET案例中，第二金屬可包含p型金屬或p型金屬合金，而於PFET案例中，第二金屬可包含n型金屬或n型金屬合金(如上所述)。選替地，可沉積多晶矽材料來取代沉積第二金屬。多晶矽材料可大約於沉積時摻雜，或後續以適當的摻雜質植入，而使其具有與先前沉積的金屬不同的功函數。舉例而言，於NFET案例中，多晶矽可以p型摻雜質(例如硼(B))摻雜，而於PFET案例中，多晶矽可以n型摻雜質(例如磷(P)、砷(As)、或銻(Sb))摻雜。然後微影圖案化第二金屬(或摻雜多晶矽)，使其橫越通道中央部151上方之金屬，且更側向延伸超過通道側壁152到隔離區120上裸露的閘介電層411部分上(見圖4之項目422)。
再次參考圖5，在完成閘極結構200、300、或400後，執行額外製程以完成場效電晶體結構。額外製程包含但不限於：環形植入、源極/汲極延伸植入、形成閘極側壁間隙壁、源極/汲極植入、形成矽化物、層間介電層沉積、形成接觸等。
應注意，本發明揭露的n型金屬或金屬合金界定為近導帶金屬或金屬合金(例如在半導體本體110之Ec為0.2eV內之金屬或金屬合金)。例示n型金屬或金屬合金包含但不限於：氮化鈦、氮化矽鈦、氮化鉭、氮化矽鉭、鋁、銀、鉿等。相對地，p型金屬合金屬合金界定為近價帶金屬或金屬合金(例如在半導體本體110之Ev為0.2eV內之金屬或金屬合金)。例示p型金屬或金屬合金包含但不限於：錸、氧化錸、鉑、釕、氧化釕、鎳、鈀、銥等。應更要了解高k介電材料包含介電常數「k」高於3.9(即高於SiO2 之介電常數)之介電材料。例示高k介電材料包含但不限於：鉿基材料(例如HfO2 、HfSiO、HfSiON、或HfAlO)、或一些其他合適的高k介電材料(例如Al2 O3 、TaO5 、ZrO5 等)。
再者，應了解於以下申請專利範圍中的對應結構、材料、動作、以及所有功能手段或步驟之均等物，意欲包含任何結構、材料、或結合其他具體主張之元件執行功能的動作。此外，應了解本發明上述說明僅為例示與說明目的呈現，而不意欲以所揭露形式來窮盡或限制本發明。熟此技藝者應知在不悖離本發明範疇及精神下可有許多修改及變化。所選或所述實施例是為了最佳解釋本發明原理及實際應用，且使熟此技藝者了解本發明各種實施例有各種修改以適合所考量的特定用途。於上述說明中省略了習知組件及製程技術，以避免模糊本發明實施例。
亦應了解上述說明所用的術語僅為了描述特定實施例，且不意欲用以限制本發明。舉例而言，如於此所用的單數形式「一」、「一個」、「此」、「該」除非有特別指明不然也意欲包含複數形式。再者，如於此所用的用語「包含」、「包括」、及/或「結合」，當用於說明書中時，指明呈現有所述特徵、整數、步驟、操作、元件、及/或組件，但不排除呈現或加入一或更多的其他特徵、整數、步驟、操作、元件、組件、及/或其群組。
因此，於上揭露改良的場效電晶體(FET)結構及形成此結構之方法的實施例。場效電晶體結構實施例各包含獨特的閘極結構。具體而言，閘極結構具有第一區段在場效電晶體結構之中央部上方，並具有第二區段在通道寬度邊緣上方(即在通道區及鄰近隔離區間之介面上方)。第一區段與第二區段不同(即具有不同的閘介電層及/或不同的閘導體層)，而具有不同的有效功函數(即分別為第一有效功函數及第二有效功函數)。選擇不同的有效功函數，以確保提高通道寬度邊緣之臨界電壓。
100a-100c．．．場效電晶體
101．．．基板
103．．．半導體材料
110．．．半導體本體
120．．．隔離區
150．．．通道區
151．．．中央部
152．．．側壁
160．．．源極/汲極區
171．．．第一區段
172．．．第二區段
180．．．寬度
200．．．閘極結構
211．．．閘介電層
221．．．第一閘導體層
222．．．第二閘導體層
300．．．閘極結構
311．．．第一閘介電層
312．．．第二閘介電層
321．．．閘導體層
400．．．閘極結構
411．．．第一閘介電層
412．．．第二閘介電層
421．．．第一閘導體層
422．．．第二閘導體層
參考詳細說明及伴隨圖式將更加了解本發明實施例，圖式並未依比例繪示，其中：
圖1為場效電晶體實施例100a-c之上視圖；
圖2為場效電晶體實施例100a之截面圖；
圖3為場效電晶體另一實施例100b之截面圖；
圖4為場效電晶體又另一實施例100c之截面圖；
圖5為本發明方法實施例之流程圖；
圖6為圖1-4所示之部分完成的場效電晶體之截面圖；
圖7為圖1-4所示之部分完成的場效電晶體之截面圖；
圖8為圖2及圖4所示之部分完成的場效電晶體之截面圖；
圖9為圖2及圖4所示之部分完成的場效電晶體之截面圖；
圖10為圖3所示之部分完成的場效電晶體之截面圖；
圖11為圖3所示之部分完成的場效電晶體之截面圖；以及
圖12為圖3所示之部分完成的場效電晶體之截面圖。
100a-c．．．場效電晶體
101．．．基板
110．．．半導體本體
120．．．隔離區
150．．．通道區
151．．．中央部
152．．．側壁
160．．．源極/汲極區
171．．．第一區段
172．．．第二區段
180．．．寬度
200．．．閘極結構
300．．．閘極結構
400．．．閘極結構

Claims (5)

  1. 一種場效電晶體，包含：一基板；一半導體本體於該基板上，該半導體本體包含一通道區，具有一側壁、一中央部及一邊緣部於該側壁與該中央部之間；一隔離區於該基板上，定位成側向鄰近該側壁；以及一閘極結構，橫越該通道區之一寬度覆蓋該中央部與該邊緣部，且更側向延伸超過該側壁到該隔離區上，該閘極結構包含一第一區段在該中央部上方以及一第二區段在該邊緣部及該側壁上方，該第一區段具有一單一閘介電層緊鄰於該中央部的上方且更具有一第一閘導體層緊鄰於該單一閘介電層上方，該第二區段具有一個或多個堆疊閘介電層緊鄰於該邊緣部的上方且側向延伸覆蓋該側壁，該一個或多個堆疊閘介電層包含一上閘介電層更側向延伸至該第一閘導體層的一頂表面上，該第二區段更具有一第二閘導體層的一部分緊鄰於該一個或多個堆疊閘介電層的上方以使該第一區段具有一第一有效功函數，以及該第二區段具有與該第一有效功函數不同之一第二有效功函數，以及該第一閘導體層及該第二閘導體層的至少其中之一包含一金屬。
  2. 如申請專利範圍第1項所述之場效電晶體，該第一區段具有該第一有效功函數且該第二區段具有該第二有效功函數，使得在該側壁之一第二臨界電壓至少等於在該中央部之一第一臨界電壓。
  3. 如申請專利範圍第1項所述之場效電晶體，該第一閘導體層包含一第一金屬，以及該第二閘導體層包含與該第一金屬不同之一第二金屬。
  4. 如申請專利範圍第1項所述之場效電晶體，該第二閘導體層更具有另一部分係緊鄰於該第一閘導體層的上方。
  5. 如申請專利範圍第1項所述之場效電晶體，該第一閘導體層包含一金屬，且該第二閘導體層包含一摻雜多晶矽。
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