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KR102547803B1 - 고 전자 이동도 트랜지스터 - Google Patents

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KR102547803B1
KR102547803B1 KR1020210064214A KR20210064214A KR102547803B1 KR 102547803 B1 KR102547803 B1 KR 102547803B1 KR 1020210064214 A KR1020210064214 A KR 1020210064214A KR 20210064214 A KR20210064214 A KR 20210064214A KR 102547803 B1 KR102547803 B1 KR 102547803B1
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gate
active region
layer
region
electron mobility
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황선규
오재준
김종섭
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삼성전자주식회사
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Abstract

고 전자 이동도 트랜지스터가 개시된다. 개시된 고 전자 이동도 트랜지스터는 채널이 형성되는 액티브 영역과 상기 액티브 영역을 둘러싸는 필드 영역을 포함한다. 고 전자 이동도 트랜지스터는 채널층; 상기 채널층에 마련되는 것으로, 상기 채널층에 2차원 전자가스(2DEG)를 유발하는 베리어층; 상기 베리어층에서 상기 액티브 영역에 마련되는 소스 및 드레인; 및 상기 베리어층 상에서 상기 액티브 영역에서 상기 필드 영역으로 돌출되게 마련되는 게이트;를 포함한다. 상기 게이트는 상기 액티브 영역에 마련되는 제1 게이트와, 상기 액티브 영역과 상기 필드 영역의 경계 영역에 마련되며 상기 제1 게이트와 다른 일함수를 가지는 제2 게이트를 포함한다.

Description

고 전자 이동도 트랜지스터{High electron mobility transistor}
본 개시는 고 전자 이동도 트랜지스터에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
실리콘(Si)을 기반으로 하는 파워 소자는 실리콘의 물성 한계와 제조공정의 한계 등으로 인해 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, GaN 등과 같은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 최근에는 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고 전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 연구되고 있다.
예시적인 실시예는 고 전자 이동도 트랜지스터를 제공한다.
일 측면에 있어서,
채널이 형성되는 액티브 영역(active region)과 상기 액티브 영역을 둘러싸는 필드 영역(field region)을 포함하는 고 전자 이동도 트랜지스터에 있어서,
채널층;
상기 채널층에 마련되는 것으로, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 베리어층;
상기 베리어층에서 상기 액티브 영역에 마련되는 소스 및 드레인; 및
상기 베리어층 상에서 상기 액티브 영역에서 상기 필드 영역으로 돌출되게 마련되는 게이트;를 포함하고,
상기 게이트는 상기 액티브 영역에 마련되는 제1 게이트와, 상기 액티브 영역과 상기 필드 영역의 경계 영역에 마련되며 상기 제1 게이트와 다른 일함수(work function)를 가지는 제2 게이트를 포함하는 고 전자 이동도 트랜지스터가 제공된다.
상기 제2 게이트는 상기 제1 게이트보다 낮은 일함수를 가지는 물질을 포함할 수 있다.
상기 제1 및 제2 게이트는 4.0eV ~ 6.0eV의 일함수를 가지는 물질을 포함할 수 있다.
상기 제1 및 제2 게이트는 그 하부의 층과 쇼트키 베리어(Schottky barrier)를 형성하는 물질을 포함할 수 있다.
상기 제1 및 제2 게이트는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다.
상기 채널층은 GaN계 물질을 포함하고, 상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다.
상기 고 전자 이동도 트랜지스터는 상기 채널층과 상기 게이트 사이에 마련되어 상기 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 디플리션 형성층을 더 포함할 수 있다.
상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다.
상기 게이트는 상기 소스 및 드레인 사이에서 상기 소스 및 드레인에 나란하게 마련될 수 있다. 상기 게이트는 상기 소스를 둘러싸도록 마련될 수 있다.
상기 제1 게이트는 상기 제2 게이트를 덮도록 마련될 수 있다. 상기 제1 게이트는 상기 제2 게이트를 덮지 않도록 마련될 수 있다.
다른 측면에 있어서,
채널이 형성되는 액티브 영역과 상기 액티브 영역을 둘러싸는 필드 영역을 포함하는 고 전자 이동도 트랜지스터에 있어서,
채널층;
상기 채널층에 마련되는 것으로, 상기 채널층에 2차원 전자가스(2DEG)를 유발하는 베리어층;
상기 베리어층에서 상기 액티브 영역에 마련되는 소스 및 드레인;
상기 베리어층 상에서 상기 액티브 영역에서 상기 필드 영역으로 돌출되게 마련되는 게이트; 및
상기 채널층과 상기 게이트 사이에 마련되어 상기 2차원 전자가스(2DEG)에 디플리션 영역을 형성하는 디플리션 형성층;을 포함하고,
상기 디플리션 형성층은 상기 액티브 영역에서의 두께와 상기 액티브 영역과 상기 필드 영역의 경계 영역에서의 두께가 다르게 형성된 고 전자 이동도 트랜지스터가 제공된다.
상기 디플리션 형성층은 상기 액티브 영역에서의 두께가 상기 액티브 영역과 상기 필드 영역의 경계 영역에서의 두께보다 얇을 수 있다.
상기 채널층은 GaN계 물질을 포함하고, 상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다.
상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다.
상기 게이트는 상기 액티브 영역에 마련되는 제1 게이트와, 상기 액티브 영역과 상기 필드 영역의 경계 영역에 마련되며 상기 제1 게이트와 다른 일함수를 가지는 제2 게이트를 포함할 수 있다.
상기 제2 게이트는 상기 제1 게이트보다 낮은 일함수를 가지는 물질을 포함할 수 있다.
상기 제1 및 제2 게이트는 4.0eV ~ 6.0eV의 일함수를 가지는 물질을 포함할 수 있다.
상기 제1 및 제2 게이트는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다.
상기 게이트 및 상기 디플리션 형성층은 상기 소스 및 드레인 사이에서 상기 소스 및 드레인에 나란하게 마련될 수 있다.
상기 게이트 및 상기 디플리션 형성층은 상기 소스를 둘러싸도록 마련될 수있다.
예시적인 실시예에 의하면, 게이트가 서로 다른 일함수를 가지는 물질을 포함하는 제1 및 제2 게이트를 포함함으로써 액티브 영역과 필드 영역의 경계 영역에서 형성되는 에지 트랜지스터의 문턱 전압을 증대시킬 수 있다. 또한, 액티브 영역에 마련되는 디플리션 형성층을 액티브 영역과 필드 영역의 경계 영역에 마련되는 디플리션 형성층보다 보다 얇은 두께로 형성함으로써 액티브 영역에서 형성되는 메인 트랜지스터의 문턱 전압을 감소시킬 수 있다. 이에 따라, 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있으며, 원하는 동작 특성을 가지는 고 전자 이동도 트랜지스터를 구현할 수 있다.
도 1은 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 2는 도 1의 A-A'선을 따라 본 단면도이다.
도 3은 도 1의 B-B'선을 따라 본 단면도이다.
도 4는 도 1의 C-C'선을 따라 본 단면도이다.
도 5는 특정 일함수를 가지는 하나의 게이트 물질을 포함하는 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선들을 예시적으로 도시한 것이다.
도 6a는 게이트 물질의 일함수에 따른 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선을 예시적으로 도시한 것이다.
도 6b는 게이트 물질의 일함수에 따른 고 전자 이동도 트랜지스터의 에너지 다이아그램을 예시적으로 도시한 것이다.
도 7은 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 단면을 도시한 것이다.
도 8은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 단면을 도시한 것이다.
도 9는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 10은 도 9의 A-A'선을 따라 본 단면도이다.
도 11은 도 9의 B-B'선을 따라 본 단면도이다.
도 12는 도 9의 C-C'선을 따라 본 단면도이다.
도 13은 도 9의 D-D'선을 따라 본 단면도이다.
도 14는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 15는 도 14의 A-A'선을 따라 본 단면도이다.
도 16은 도 14의 B-B'선을 따라 본 단면도이다.
도 17은 도 14의 C-C'선을 따라 본 단면도이다.
도 18a는 디플리션 형성층의 식각 깊이에 따른 Mg 도핑 농도의 프로파일을 도시한 것이다.
도 18b는 디플리션 형성층의 식각 깊이에 따른 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선들을 예시적으로 도시한 것이다.
도 19는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 20은 도 19의 B-B'선을 따라 본 단면도이다.
도 21은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 22는 도 21의 A-A'선을 따라 본 단면도이다.
도 23은 도 21의 B-B'선을 따라 본 단면도이다.
도 24는 도 21의 C-C'선을 따라 본 단면도이다.
도 25는 도 21의 D-D'선을 따라 본 단면도이다.
도 26은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터의 평면도이다.
도 27은 도 26의 B-B'선을 따라 본 단면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
고 전자 이동도 트랜지스터(HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고 전자 이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
한편, 고 전자 이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 이러한 문제들을 해결하기 위한 방안으로 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있다.
도 1은 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(100)의 평면도이다. 도 2는 도 1의 A-A'선을 따라 본 단면도이며, 도 3은 도 1의 B-B'선을 따라 본 단면도이다. 도 4는 도 1의 C-C'선을 따라 본 단면도이다.
도 1 내지 도 4를 참조하면, 고 전자 이동도 트랜지스터(100)는 채널(channel)이 형성되는 액티브 영역(active region, R1)과, 비활성 영역으로서 액티브 영역(R1)을 둘러싸도록 마련된 필드 영역(field region,R2)을 포함한다.
고 전자 이동도 트랜지스터(100)는 채널층(110), 채널층(110)에 마련되는 베리어층(120), 베리어층(120)에 마련되는 소스 및 드레인(131,132), 소스 및 드레인(131,132) 사이의 베리어층(120)에 마련되는 디플리션 형성층(depletion forming layer,140) 및 디플리션 형성층(140)에 마련되는 게이트(150)를 포함한다.
채널층(110)은 기판(미도시)에 마련될 수 있다. 기판은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있지만 이에 한정되는 것은 아니며, 이외에도 다른 다양한 물질을 포함할 수 있다.
채널층(110)은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(110)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다.
채널층(110)과 기판 사이에는 버퍼층(미도시)이 더 마련될 수도 있다. 버퍼층은 기판과 채널층(110) 사이의 격자상수 및 열팽창계수의 차이를 완화시키기 위한 것이다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 예를 들면, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 기판(110)과 버퍼층 사이에는 버퍼층의 성장을 위한 시드층(seed layer)(미도시)이 더 마련될 수도 있다.
채널층(110)에는 베리어층(120)이 마련될 수 있다. 베리어층(120)은 채널층(110)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 2차원 전자가스(2DEG)는 채널층(110)과 베리어층(120)의 계면 아래의 채널층(110) 내에 형성될 수 있다. 베리어층(120)은 채널층(110)의 반도체 물질과는 다른 반도체 물질을 포함할 수 있다.
베리어층(120)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다. 구체적인 예로서, 베리어층(120)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 베리어층(120)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
베리어층(120)에는 소스 및 드레인(131,132)이 서로 이격되게 마련되어 있다. 소스 및 드레인(131,132)은 베리어층(120)의 액티브 영역(R1)에 마련되어 있다. 소스 및 드레인(131,132)은 서로 나란하게 y축 방향을 따라 마련될 수 있다. 소스 및 드레인(131,132)은 예를 들면, Ti, Al 등과 같은 도전성 물질을 포함할 수 있다. 한편, 소스 및 드레인(131,132)은 채널층(110)에 접하도록 마련될 수도 있다.
소스와 드레인(131,132) 사이의 베리어층(120)에는 디플리션 형성층(140)이 마련되어 있다. 디플리션 형성층(140)은 소스 및 드레인(131,132)에 나란하게 y축 방향을 따라 마련될 수 있다. 여기서, 디플리션 형성층(140)은 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다.
디플리션 형성층(140)은 p형 반도체 물질을 포함할 수 있다. 디플리션 형성층(140)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 디플리션 형성층(140)은 예를 들면, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나에 p형 불순물이 도핑된 물질을 포함할 수 있다. 구체적인 예로서, 디플리션 형성층(140)은 p-GaN층일 수 있다.
디플리션 형성층(140)은 그 아래에 위치하는 베리어층(120) 부분의 에너지 밴드갭(energy bandgap)을 높일 수 있으므로, 디플리션 형성층(140)에 대응하는 채널층(110) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 이에 따라, 2차원 전자가스(2DEG) 중 디플리션 형성층(140)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 파워 소자는 게이트 전압이 0V일 때 드레인(132) 과 소스(131) 사이의 전류가 오프 상태인 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성층(140)에는 게이트(150)가 마련되어 있다. 게이트(150)는 소스 및 드레인(131,132)과 나란하게 y축 방향을 따라 마련될 수 있다. 여기서, 게이트(150)는 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 게이트(150)의 단부에는 게이트 컨택(gate contact, 170)이 마련될 수 있다.
게이트(150)는 제1 게이트(151) 및 제2 게이트(152)를 포함할 수 있다. 제1 게이트(151)는 액티브 영역(R1)에 마련될 수 있으며, 제2 게이트(152)는 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련될 수 있다. 한편, 필드 영역(R2)에는 제1 게이트(151)가 마련될 수 있다. 하지만, 반드시 이에 한정되는 것은 아니며, 필드 영역(R2)에 제2 게이트(152)가 마련될 수도 있다.
제1 및 제2 게이트(151,152)는 그 하부의 디플리션 형성층(140)과 쇼트키 베리어(Schottky barrier)를 형성하도록 마련될 수 있다. 구체적으로, 제1 게이트(151)는 액티브 영역(R1)에서의 디플리션 형성층(140)과 쇼트키 베리어를 형성할 수 있으며, 제2 게이트(152)는 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서의 디플리션 형성층(140)과 쇼트키 베리어를 형성할 수 있다. 도 3에 도시된 바와 같이 제1 게이트(151)는 제2 게이트(152)를 덮도록 마련될 수 있다. 하지만, 이에 한정되는 것은 아니며, 후술하는 바와 같이 제1 게이트(151)는 제2 게이트(152)를 덮지 않도록 마련될 수도 있다.
제1 및 제2 게이트(151,152)는 일함수(work function)가 서로 다른 물질을 포함할 수 있다. 구체적으로, 제2 게이트(152)는 제1 게이트(151) 보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 제1 및 제2 게이트(151,152)는 일함수가 다른 서로 다른 종류의 물질을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니며, 제1 및 제2 게이트(151,152)는 일함수가 다른 서로 같은 종류의 물질을 포함할 수도 있다. 제1 및 제2 게이트(151,152)는 예를 들면, 대략 4.0eV ~ 6.0eV 정도의 일함수를 가지는 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 게이트(151,152)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
본 실시예에서는 게이트(150)가 서로 다른 일함수를 가지는 물질을 포함하는 제1 및 제2 게이트(151,152)를 포함함으로써 후술하는 바와 같이, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서 형성되는 에지 트랜지스터(edge transistor)의 문턱 전압(threshold voltage)을 증대시킬 수 있고, 이에 따라 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있다.
도 5는 특정 일함수를 가지는 하나의 게이트 물질을 포함하는 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선들을 예시적으로 도시한 것이다. 도 5에서 채널층으로 GaN층을 사용하였고, 베리어층으로 AlGaN층을 사용하였으며, 디플리션 형성층으로 p-GaN층을 사용하였다.
일반적인 고 전자 이동도 트랜지스터에서는 게이트에 전압을 인가하면, 게이트 전계(Electric field)는 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)보다 액티브 영역(R1, 상세하게는 경계 영역들(R3) 사이의 액티브 영역(R1))에 더 적게 분배될 수 있다. 이러한 게이트 전계의 불균일한 분배로 인해, 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선에 험프(hump)가 발생할 수 있다.
액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 액티브 영역(R1) 대비 게이트 전계가 더 많이 분배됨으로써 액티브 영역(R1)에서는 전류(Id)가 흐르지 못하는 경우에도 경계 영역(R3)에는 전류(Id)가 흐르기 시작할 수 있다. 즉, 게이트에 인가되는 전압을 증가시키면 전류(Id)가 흐르기 위한 채널이 액티브 영역(R1)보다 경계 영역(R3)에서 더 앞서 형성될 수 있다. 이에 따라, 경계 영역(R3)에 형성되는 에지 트랜지스터는 제1 문턱 전압(Vth')을 가질 수 있으며, 액티브 영역(R1)에 형성되는 메인 트랜지스터는 제1 문턱 전압(Vth')보다 큰 제2 문턱 전압(Vth)을 가질 수 있다. 도 5에서 제1 문턱 전압(Vth')과 제2 문턱 전압(Vth')의 차이(Vth)는 대략 1.2V 정도로 측정되었다. 이와 같이, 고 전자 이동도 트랜지스터가 서로 다른 제1 문턱 전압(Vth') 및 제2 문턱 전압(Vth)을 가지게 되면, 고 전자 이동도 트랜지스터의 동작 특성을 원하는 대로 설계하기가 어려워 파워 소자에 적용하기 어려울 수 있다.
도 6a는 게이트 물질의 일함수에 따른 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선을 예시적으로 도시한 것이다. 그리고, 도 6b는 게이트 물질의 일함수에 따른 고 전자 이동도 트랜지스터의 에너지 다이아그램을 예시적으로 도시한 것이다. 도 6a 및 도 6b에서 채널층으로 GaN층을 사용하였고, 베리어층으로 AlGaN층을 사용하였으며, 디플리션 형성층으로 p-GaN층을 사용하였다.
도 6a 및 도 6b를 참조하면, 게이트 물질의 일함수가 작을수록 문턱 전압이 증가하고, 게이트 물질의 일함수가 커질수록 문턱 전압이 감소하는 것을 알 수 있다. 이와 같이, 게이트 물질의 일함수를 변화시키면 문턱 전압을 조절할 수 있다.
본 실시예에 따른 고 전자 이동도 트랜지스터(100)에서는, 액티브 영역(R1)에 제1 게이트(151)가 마련되고, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 제1 게이트(151)와는 다른 일함수를 가지는 제2 게이트(152)가 마련되어 있다. 제2 게이트(152)는 제1 게이트(151)보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 이 경우, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서 형성되는 에지 트랜지스터의 문턱 전압을 증대시킬 수 있으므로, 험프(hump)가 제거된 전류-전압 특성 곡선을 얻을 수 있다.
예를 들어, 전술한 도 5에서는 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 형성되는 에지 트랜지스터의 제1 문턱 전압(Vth')과 액티브 영역(R1)에 형성되는 메인 트랜지스터의 제2 문턱 전압(Vth)의 차이(Vth)가 대략 1.2V 정도로 측정되었다. 이러한 문턱 전압의 차이(Vth)를 도 6a에 도시된 데이터와 비교하여 보면, 대략 1.2V 정도의 문턱 전압의 차이(Vth)는 대략 0.4eV의 일함수 차이에 대응되는 것을 알 수 있다. 따라서, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련되는 제2 게이트(152)를 액티브 영역(R1)에 마련되는 제1 게이트(151)의 물질보다 일함수가 대략 0,4eV 정도 낮은 물질로 형성하게 되면 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있다.
이상과 같이, 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(100)에서는 액티브 영역(R1)에 제1 게이트(151)를 마련하고, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 제1 게이트(151)와는 다른 일함수를 가지는 제2 게이트(152)를 마련함으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서 형성되는 에지 트랜지스터의 효과를 억제할 수 있다. 이에 따라, 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있으며, 그 결과 원하는 동작 특성을 가지는 고 전자 이동도 트랜지스터(100)를 구현할 수 있다.
도 7은 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(100')의 단면을 도시한 것이다. 도 7을 참조하면, 게이트(150')는 액티브 영역(R1)에 마련된 제1 게이트(151')와, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련되는 제2 게이트(152')를 포함한다. 여기서, 제1 게이트(151')는 전술한 실시예와는 달리 제2 게이트(152')를 덮지 않도록 마련될 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(100")의 단면을 도시한 것이다. 도 8을 참조하면, 베리어층(120)에는 전술한 디플리션 형성층(도 2의 140)이 마련되지 않고, 베리어층(120)에 게이트(150)가 직접 마련될 수도 있다. 게이트(150)는 액티브 영역(R1)에 마련된 제1 게이트(151)와, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련되는 제2 게이트(152)를 포함한다. 여기서, 제1 및 제2 게이트(151,152)는 그 하부의 베리어층(120)과 쇼트키 베리어를 형성하는 물질을 포함할 수 있다.
도 9는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(200)의 평면도이다. 도 10은 도 9의 A-A'선을 따라 본 단면도이며, 도 11은 도 9의 B-B'선을 따라 본 단면도이다. 도 12는 도 9의 C-C'선을 따라 본 단면도이며, 도 13은 도 9의 D-D'선을 따라 본 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 9 내지 도 13을 참조하면, 고 전자 이동도 트랜지스터(200)는 채널층(210), 채널층(210)에 마련되는 베리어층(220), 베리어층(220)에 마련되는 소스 및 드레인(231,232), 베리어층(220)에 마련되는 디플리션 형성층(240) 및 디플리션 형성층(240)에 마련되는 게이트(250)를 포함한다. 여기서, 채널층(210), 베리어층(220), 소스 및 드레인(231,232)에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
베리어층(220)에는 디플리션 형성층(240)이 마련되며, 디플리션 형성층(240)에는 게이트(250)가 마련되어 있다. 여기서, 디플리션 형성층(240) 및 게이트(250)는 소스(231)를 둘러싸도록 마련될 수 있다. 디플리션 형성층(240) 및 게이트(250)는 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다.
게이트(250)는 제1 게이트(251) 및 제2 게이트(252)를 포함할 수 있다. 제1 게이트(251)는 액티브 영역(R1)에 마련될 수 있으며, 제2 게이트(252)는 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련될 수 있다. 여기서, 제1 및 제2 게이트(251,252)는 그 하부의 디플리션 형성층(240)과 쇼트키 베리어를 형성하도록 마련될 수 있다. 제1 게이트(251)는 제2 게이트(252)를 덮도록 마련될 수 있다. 하지만, 이에 한정되는 것은 아니며, 제1 게이트(251)가 제2 게이트(252)를 덮지 않도록 마련될 수도 있다.
제1 및 제2 게이트(251,252)는 일함수가 서로 다른 물질을 포함할 수 있다. 구체적으로, 제2 게이트(252)는 제1 게이트(251) 보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 제1 및 제2 게이트(251,252)는 예를 들면, 대략 4.0eV ~ 6.0eV 정도의 일함수를 가지는 물질을 포함할 수 있다. 예를 들며, 제1 및 제2 게이트(251,252)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
본 실시예에 따른 고 전자 이동도 트랜지스터(200)에서는 액티브 영역(R1)에 제1 게이트(251)를 마련하고, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 제1 게이트(251)와는 다른 일함수를 가지는 제2 게이트(252)를 마련함으로써 에지 트랜지스터의 효과를 억제할 수 있다. 또한, 디플리션 형성층(240)이 소스(231)를 둘러싸도록 마련됨으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역에서 형성되는 에지 트랜지스터의 효과를 보다 효과적으로 억제할 수 있다.
도 14는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(300)의 평면도이다. 도 15는 도 14의 A-A'선을 따라 본 단면도이며, 도 16은 도 14의 B-B'선을 따라 본 단면도이다. 도 17은 도 14의 C-C'선을 따라 본 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 14 내지 도 17을 참조하면, 고 전자 이동도 트랜지스터(300)는 채널층(310), 채널층(310)에 마련되는 베리어층(320), 베리어층(320)에 마련되는 소스 및 드레인(331,332), 소스 및 드레인(331,332) 사이의 베리어층(320)에 마련되는 디플리션 형성층(340) 및 디플리션 형성층(340)에 마련되는 게이트(350)를 포함한다. 채널층(310), 베리어층(320), 소스 및 드레인(331,332)에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
소스와 드레인(331,332) 사이의 베리어층(320)에는 디플리션 형성층(340)이 마련되어 있다. 디플리션 형성층(340)은 소스 및 드레인(331,332)에 나란하게 y축 방향을 따라 마련될 수 있다. 디플리션 형성층(340)은 p형 반도체 물질을 포함할 수 있다. 예를 들면, 디플리션 형성층(340)은 p-GaN층일 수 있다.
디플리션 형성층(340)은 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 디플리션 형성층(340)은 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)과 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b)를 포함할 수 있다. 여기서, 제1 디플리션 형성층(340a)은 제2 디플리션 형성층(340b)과는 다른 두께로 형성될 수 있다. 구체적으로, 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)은 제1 두께(t1)를 가지며, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b)은 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.
디플리션 형성층(340)은 다음과 같은 방법으로 형성될 수 있다. 먼저, 베리어층(320)에 디플리션 형성을 위한 물질층을 제2 두께(t2)로 형성한다. 이어서, 액티브 영역(R1)에 형성된 물질층을 소정 깊이로 식각하여 제1 두께(t1)로 형성한다. 이에 따라, 액티브 영역(R1)에는 제1 두께(t1)를 가지는 제1 디플리션 형성층(340a)이 형성될 수 있으며, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에는 제2 두께(t2)를 가지는 제2 디플리션 형성층(340b)이 형성될 수 있다.
디플리션 형성층(340)에는 게이트(350)가 마련되어 있다. 게이트(350)는 소스 및 드레인(331,332)과 나란하게 y축 방향을 따라 마련될 수 있다. 게이트(350)는 디플리션 형성층(340)과 마찬가지로 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 게이트(350)는 그 하부의 디플리션 형성층(340)과 쇼트키 베리어를 형성하는 물질을 포함할 수 있다. 예를 들어, 게이트(350)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있지만, 이에 한정되지는 않는다.
본 실시예에서는 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)이 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b) 보다 얇은 두께로 형성됨으로써 후술하는 바와 같이, 액티브 영역(R1)에서 형성되는 메인 트랜지스터의 문턱 전압을 낮출 수 있고, 이에 따라 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있다.
도 18a는 디플리션 형성층의 식각 깊이에 따른 Mg 도핑 농도의 프로파일을 도시한 것이다. 그리고, 도 18b는 디플리션 형성층의 식각 깊이에 따른 고 전자 이동도 트랜지스터의 전류(Id)-전압(Vg) 특성 곡선들을 예시적으로 도시한 것이다. 도 18a 및 도 18b에서 채널층으로 GaN층을 사용하였고, 베리어층으로 AlGaN층을 사용하였다. 그리고, 디플리션 형성층으로는 Mg로 도핑된 p-GaN층을 사용하였다.
도 18a를 참조하면, p-GaN 디플리션 형성층의 식각 깊이가 증가함에 따라 Mg 도핑 농도가 감소한다. 이로부터, p-GaN 디플리션 형성층의 식각 깊이가 증가하여 p-GaN 디플리션 형성층의 두께가 얇아질수록 Mg 도핑 농도가 감소하는 것을 알 수 있다.
도 18b를 참조하면, p-GaN 디플리션 형성층의 식각 깊이가 증가함에 따라 액티브 영역에 형성된 메인 트랜지스터의 문턱 전압이 감소한다. 이로부터, p-GaN 디플리션 형성층의 식각 깊이가 증가하여 p-GaN 디플리션 형성층의 두께가 얇아질수록 액티브 영역(R1)에 형성된 메인 트랜지스터의 문턱 전압이 감소함을 알 수 있다. 이와 같이, 액티브 영역(R1)에 형성된 p-GaN 디플리션 형성층의 두께를 변화시키면 메인 트랜지스터의 문턱 전압을 조절할 수 있다.
본 실시예에 따른 고 전자 이동도 트랜지스터(300)에서는, 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)이 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b) 보다 얇은 두께로 형성될 수 있다. 이에 따라, 액티브 영역(R1)에서 형성되는 메인 트랜지스터의 문턱 전압을 감소시킬 수 있으므로, 험프(hump)가 제거된 전류-전압 특성 곡선을 얻을 수 있다.
예를 들어, 전술한 도 5에서 나타난 문턱 전압의 차이(Vth)를 도 18b에 도시된 데이터와 비교하여 보면, 문턱 전압의 차이(Vth)에 해당하는 식각 깊이(즉, 제1 두께(t1)와 제2 두께(t2)의 차이)를 알 수 있다. 이러한 식각 깊이를 토대로 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)을 제2 두께(t2)보다 얇은 제1 두께(t1)로 형성하면 험프(hump)가 제거된 전류-전압 특성 곡선을 얻을 수 있다.
도 19는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(400)의 평면도이다. 도 20은 도 19의 B-B'선을 따라 본 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참조하면, 디플리션 형성층(340)은 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 디플리션 형성층(340)은 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)과 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b)를 포함할 수 있다. 전술한 바와 같이, 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)은 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b) 보다 얇은 두께를 가질 수 있다.
디플리션 형성층(340)에는 게이트(450)가 마련되어 있다. 게이트(450)는 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 게이트(450)는 액티브 영역(R1)에 마련되는 제1 게이트(451)와 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련되는 제2 게이트(452)를 포함할 수 있다.
제1 및 제2 게이트(451,452)는 그 하부의 디플리션 형성층(340)과 쇼트키 베리어를 형성하도록 마련될 수 있다. 전술한 바와 같이, 제1 및 제2 게이트(451,452)는 일함수가 서로 다른 물질을 포함할 수 있다. 구체적으로, 제2 게이트(452)는 제1 게이트(451) 보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 제1 및 제2 게이트(451,452)는 예를 들면, 대략 4.0eV ~ 6.0eV 정도의 일함수를 가지는 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 게이트(451,452)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
본 실시예에 따른 고 전자 이동도 트랜지스터(400)에서는 액티브 영역(R1)에 마련된 제1 디플리션 형성층(340a)이 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(340b) 보다 얇은 두께로 형성됨으로써 액티브 영역(R1)에서 형성되는 메인 트랜지스터의 문턱 전압을 감소시킬 수 있다. 또한, 게이트(450)가 서로 다른 일함수를 가지는 물질을 포함하는 제1 및 제2 게이트(451,452)를 포함함으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서 형성되는 에지 트랜지스터의 문턱 전압을 증대시킬 수 있다. 이에 따라 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있다.
도 21은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(500)의 평면도이다. 도 22는 도 21의 A-A'선을 따라 본 단면도이며, 도 23은 도 21의 B-B'선을 따라 본 단면도이다. 도 24는 도 21의 C-C'선을 따라 본 단면도이며, 도 25는 도 21의 D-D'선을 따라 본 단면도이다.
도 21 내지 도 25를 참조하면, 고 전자 이동도 트랜지스터(500)는 채널층(510), 채널층(510)에 마련되는 베리어층(520), 베리어층(520)에 마련되는 소스 및 드레인(531,532), 베리어층(520)에 마련되는 디플리션 형성층(540) 및 디플리션 형성층(540)에 마련되는 게이트(550)를 포함한다. 여기서, 채널층(510), 베리어층(520), 소스 및 드레인(531,532)에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
베리어층(520)에는 디플리션 형성층(540)이 마련되며, 디플리션 형성층(540)에는 게이트(550)가 마련되어 있다. 여기서, 디플리션 형성층(540) 및 게이트(550)는 소스(531)를 둘러싸도록 마련될 수 있다.
디플리션 형성층(540)은 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 디플리션 형성층(540)은 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)과 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b)를 포함할 수 있다. 여기서, 제1 디플리션 형성층(540a)은 제2 디플리션 형성층(540b)과는 다른 두께로 형성될 수 있다. 구체적으로, 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)은 제1 두께(t1)를 가지며, 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b)은 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.
디플리션 형성층(540)에는 게이트(550)가 마련되어 있다. 게이트(550)는 디플리션 형성층(340)과 마찬가지로 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 게이트(550)는 그 하부의 디플리션 형성층(540)과 쇼트키 베리어를 형성하는 물질을 포함할 수 있다. 예를 들어, 게이트(550)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있지만, 이에 한정되지는 않는다.
본 실시예에 따른 고 전자 이동도 트랜지스터(500)에서는 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)이 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b) 보다 얇은 두께로 형성됨으로써 액티브 영역(R1)에서 형성되는 메인 트랜지스터의 문턱 전압을 낮출 수 있고, 이에 따라 험프(hump)가 없는 전류-전압 특성 곡선을 얻을 수 있다. 또한, 디플리션 형성층(540)이 소스(531)를 둘러싸도록 마련됨으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역에서 형성되는 에지 트랜지스터의 효과를 보다 효과적으로 억제할 수 있다.
도 26은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(600)의 평면도이다. 도 27은 도 26의 B-B'선을 따라 본 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 26 및 도 27을 참조하면, 베리어층(520)에는 디플리션 형성층(540)이 마련되며, 디플리션 형성층(540)에는 게이트(650)가 마련되어 있다. 여기서, 디플리션 형성층(540) 및 게이트(650)는 소스(531)를 둘러싸도록 마련될 수 있다.
디플리션 형성층(540)은 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 디플리션 형성층(540)은 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)과 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b)를 포함할 수 있다. 전술한 바와 같이, 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)은 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b) 보다 얇은 두께를 가질 수 있다.
디플리션 형성층(540)에는 게이트(650)가 마련되어 있다. 게이트(650)는 디플리션 형성층과 마찬가지로 액티브 영역(R1)에서 필드 영역(R2)으로 돌출되게 마련될 수 있다. 게이트(650)는 액티브 영역(R1)에 마련되는 제1 게이트(651)와 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련되는 제2 게이트(652)를 포함할 수 있다.
제1 및 제2 게이트(651,652)는 그 하부의 디플리션 형성층(540)과 쇼트키 베리어를 형성하도록 마련될 수 있다. 전술한 바와 같이, 제1 및 제2 게이트(651,652)는 일함수가 서로 다른 물질을 포함할 수 있다. 구체적으로, 제2 게이트(652)는 제1 게이트(651) 보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 제1 및 제2 게이트(651,652)는 예를 들면, 대략 4.0eV ~ 6.0eV 정도의 일함수를 가지는 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 게이트(651,652)는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
본 실시예에 따른 고 전자 이동도 트랜지스터(600)에서는 액티브 영역(R1)에 마련된 제1 디플리션 형성층(540a)이 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에 마련된 제2 디플리션 형성층(540b) 보다 얇은 두께로 형성됨으로써 액티브 영역(R1)에서 형성되는 메인 트랜지스터의 문턱 전압을 감소시킬 수 있다. 또한, 게이트(650)가 서로 다른 일함수를 가지는 물질을 포함하는 제1 및 제2 게이트(651,652)를 포함함으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역(R3)에서 형성되는 에지 트랜지스터의 문턱 전압을 증대시킬 수 있다. 그리고, 디플리션 형성층(540)이 소스(531)를 둘러싸도록 마련됨으로써 액티브 영역(R1)과 필드 영역(R2)의 경계 영역에서 형성되는 에지 트랜지스터의 효과를 보다 효과적으로 억제할 수 있다.
이상의 예시적인 실시예에 따른 고 전자 이동도 트랜지스터는 모바일 통신, 위성 통신 등 무선 주파수를 활용하는 집적회로(RFIC) 및 RF소자, 전력을 제어하는 집적회로(PMIC) 및 전력 반도체 소자 등 트랜지스터들을 필요로 하는 부품에 사용될 수 있다. 다른 일 예로 예시적인 실시예에 따른 고 전자 이동도 트랜지스터는 모바일향 긴급 충전기, 서버향 전원에 사용되는 스위칭 컨버터, 자동차향 충전기, LiDAR 등과 같은 자동차 향센서, 로봇 등의 전력 반도체 부품으로 사용될 수 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,100',100"200,300,400,500,600.. 고 전자 이동도 트랜지스터
110,210,310,510.. 채널층
120,220,320,520.. 베리어층
131,231,331,531.. 소스
132,232,332,532.. 드레인
140,240,340,540.. 디플리션 형성층
340a,540a.. 제1 디플리션 형성층
340b,540b.. 제2 디플리션 형성층
150,150',250,350,450,550,650.. 게이트
151,151',251,451,651.. 제1 게이트
152,152',252,452,652.. 제2 게이트
170.. 게이트 컨택
R1.. 액티브 영역
R2.. 필드 영역
R3.. 액티브 영역과 필드 영역의 경계 영역

Claims (22)

  1. 채널이 형성되는 액티브 영역(active region)과 상기 액티브 영역을 둘러싸는 필드 영역(field region)을 포함하는 고 전자 이동도 트랜지스터에 있어서,
    채널층;
    상기 채널층에 마련되는 것으로, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 베리어층;
    상기 베리어층에서 상기 액티브 영역에 마련되는 소스 및 드레인; 및
    상기 베리어층 상에서 상기 액티브 영역에서 상기 필드 영역으로 돌출되게 마련되는 게이트;를 포함하고,
    상기 게이트는 상기 액티브 영역 및 상기 필드 영역에 마련되는 제1 게이트와, 상기 액티브 영역과 상기 필드 영역의 경계 영역에 마련되며 상기 제1 게이트와 다른 일함수(work function)를 가지는 제2 게이트를 포함하는 고 전자 이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제2 게이트는 상기 제1 게이트보다 낮은 일함수를 가지는 물질을 포함하는 고 전자 이동도 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 게이트는 4.0eV ~ 6.0eV의 일함수를 가지는 물질을 포함하는 고 전자 이동도 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 게이트는 그 하부의 층과 쇼트키 베리어(Schottky barrier)를 형성하는 물질을 포함하는 고 전자 이동도 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 게이트는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함하는 고 전자 이동도 트랜지스터.
  6. 제 1 항에 있어서,
    상기 채널층은 GaN계 물질을 포함하고, 상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하는 고 전자 이동도 트랜지스터.
  7. 제 1 항에 있어서,
    상기 채널층과 상기 게이트 사이에 마련되어 상기 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 디플리션 형성층을 더 포함하는 고 전자 이동도 트랜지스터.
  8. 제 7 항에 있어서,
    상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함하는 고 전자 이동도 트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트는 상기 소스 및 드레인 사이에서 상기 소스 및 드레인에 나란하게 마련되는 고 전자 이동도 트랜지스터.
  10. 제 1 항에 있어서,
    상기 게이트는 상기 소스를 둘러싸도록 마련되는 고 전자 이동도 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제1 게이트는 상기 제2 게이트를 덮도록 마련되는 고 전자 이동도 트랜지스터.
  12. 제 1 항에 있어서,
    상기 제1 게이트는 상기 제2 게이트를 덮지 않도록 마련되는 고 전자 이동도 트랜지스터.
  13. 채널이 형성되는 액티브 영역과 상기 액티브 영역을 둘러싸는 필드 영역을 포함하는 고 전자 이동도 트랜지스터에 있어서,
    채널층;
    상기 채널층에 마련되는 것으로, 상기 채널층에 2차원 전자가스(2DEG)를 유발하는 베리어층;
    상기 베리어층에서 상기 액티브 영역에 마련되는 소스 및 드레인;
    상기 베리어층 상에서 상기 액티브 영역에서 상기 필드 영역으로 돌출되게 마련되는 게이트; 및
    상기 채널층과 상기 게이트 사이에 마련되어 상기 2차원 전자가스(2DEG)에 디플리션 영역을 형성하는 디플리션 형성층;을 포함하고,
    상기 디플리션 형성층은 상기 액티브 영역에서의 두께와 상기 액티브 영역과 상기 필드 영역의 경계 영역에서의 두께가 다르게 형성되며,
    상기 디플리션 형성층은 상기 액티브 영역에서 일정한 두께를 가지는 고 전자 이동도 트랜지스터.
  14. 제 13 항에서,
    상기 디플리션 형성층은 상기 액티브 영역에서의 두께가 상기 액티브 영역과 상기 필드 영역의 경계 영역에서의 두께보다 얇은 고 전자 이동도 트랜지스터.
  15. 제 13 항에 있어서,
    상기 채널층은 GaN계 물질을 포함하고, 상기 베리어층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하는 고 전자 이동도 트랜지스터.
  16. 제 13 항에 있어서,
    상기 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함하는 고 전자 이동도 트랜지스터.
  17. 제 13 항에 있어서,
    상기 게이트는 상기 액티브 영역에 마련되는 제1 게이트와, 상기 액티브 영역과 상기 필드 영역의 경계 영역에 마련되며 상기 제1 게이트와 다른 일함수를 가지는 제2 게이트를 포함하는 고 전자 이동도 트랜지스터.
  18. 제 17 항에 있어서,
    상기 제2 게이트는 상기 제1 게이트보다 낮은 일함수를 가지는 물질을 포함하는 고 전자 이동도 트랜지스터.
  19. 제 17 항에 있어서,
    상기 제1 및 제2 게이트는 4.0eV ~ 6.0eV의 일함수를 가지는 물질을 포함하는 고 전자 이동도 트랜지스터.
  20. 제 17 항에 있어서,
    상기 제1 및 제2 게이트는 TiN, Ni, W, Mo, Pd 또는 Pt를 포함하는 고 전자 이동도 트랜지스터.
  21. 제 13 항에 있어서,
    상기 게이트 및 상기 디플리션 형성층은 상기 소스 및 드레인 사이에서 상기 소스 및 드레인에 나란하게 마련되는 고 전자 이동도 트랜지스터.
  22. 제 13 항에 있어서,
    상기 게이트 및 상기 디플리션 형성층은 상기 소스를 둘러싸도록 마련되는 고 전자 이동도 트랜지스터.


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