TWI467766B - 金氧半場效電晶體及其製造方法 - Google Patents
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Description
本發明是有關於半導體元件,且特別是有關於金氧半場效電晶體。
超高壓元件在操作時必須具有高崩潰電壓(breakdown voltage)以及低的開啟電阻(on-state resistance,Ron),以減少功率損耗。為能提供較高電流並維持足夠大的崩潰電壓,目前已發展出陣列式的結構。在交流-直流電產品的佈局中,透過陣列結構可以減少佈局面積並且提升元件的效能。目前所發展的一種超高壓元件,其源極區以及汲極區均呈指叉狀。雖然指叉狀的源極端以及汲極端能夠減少佈局的面積,但是,其曲率非常大,特別是在源極端及/或汲極端會有非常大的電流聚集,成為崩潰點,導致元件的崩潰電壓下降。
本發明實施例提供數種金氧半場效電晶體,其可以降低開啟電阻,提升元件的崩潰電壓。
本發明實施例提出一種金氧半場效電晶體,包括閘極、閘介電層、源極區、汲極區以及頂層摻雜區。汲極區位於基底中,汲極區具有第一導電型。源極區具有第一導電型,位於上述基底中,環繞於上述汲極區周圍。閘極位於上述源極區與上述汲極區之間的上述基底上。閘介電層位於上述閘極與上述基底之間。頂層摻雜區具有第二導電型,位於上述源極區與上述汲極之間的上述基底中,上述頂層摻雜
區包括至少三種區域,各自分別具有一摻質濃度梯度,其濃度自接近上述閘極處至接近上述汲極區處漸減。
本發明另一實施例提出一種金氧半場效電晶體的製造方法,包括下列步驟。於基底上形成圖案化的罩幕層,上述圖案化的罩幕層包括多個開口。以上述圖案化的罩幕層為罩幕,進行離子植入製程,於上述基底中形成頂層摻雜區。頂層摻雜區具有第二導電型,位於源極與汲極之間,頂層摻雜區具有一摻質濃度梯度,此摻質濃度梯度自接近閘極處至接近汲極區處濃度漸減。於上述基底上形成閘介電層與閘極,使上述頂層摻雜區位於上述閘極的第一側。於上述閘極第一側的基底中形成汲極區,上述汲極區具有第一導電型。於上述閘極的第二側形成源極區,上述源極區具有第一導電型,位於上述基底中,環繞於上述汲極區周圍。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A、圖1B與圖1C分別為依照本發明一實施例所繪示之一種金氧半場效電晶體的上視圖。圖2係繪示圖1A中I-I切線之剖面示意圖。為圖面清楚起見,在圖1A、圖1B或圖1C中僅繪示出源極區、汲極區以及頂層摻雜區。
請參照圖1A、圖2,本發明一實施例之金氧半場效電晶體100包括閘極16、閘介電層18、源極區22、汲極區20以及頂層摻雜區14。汲極區20位於基底10中。在另一實施例中,上述金氧半場效電晶體100可以更包括第一摻雜區12、第二摻雜區30、第三摻雜區32、第四
摻雜區28以及濃摻雜區34、36。
基底10可以是半導體基底10a,例如是矽基底。基底10中可以是具有P型摻雜或N型摻雜。P型摻雜可以是IIIA族離子,例如是硼離子。N型摻雜可以是VA族離子例如是砷離子或是磷離子。在本發明另一實施例中,基底10亦可以包括半導體基底10a以及位於其上方的磊晶層10b。在此實施例中,半導體基底10a為P型基底,磊晶層10b可為N型磊晶層(N-epi)。
第一摻雜區12(例如第一N型井區)具有第一導電型,位於基底10中,使頂層摻雜區14、第四摻雜區(例如第二N型井區)28、濃摻雜區36與汲極區20位於其中。第四摻雜區28具有第一導電型,與頂層摻雜區14相鄰。第四摻雜區28的摻雜濃度高於第一摻雜區12。
濃摻雜區36具有第一導電型,位於第四摻雜區28內。濃摻雜區36的摻雜濃度高於第四摻雜區28,用以降低串聯電阻,提升崩潰電壓。
汲極區20具有第一導電型,位於濃摻雜區36之中。汲極區20的摻雜濃度高於濃摻雜區36。汲極區20投影至基底10表面的形狀例如是呈至少一U型。在另一實施例中,汲極區20投影至基底10表面的形狀可以是由兩個U型或更多個U型所構成,或其他形狀。在此實施例中,汲極區20可以分為起始部20a、連接部20b以及底部20c。在本實施例中,起始部20a與底部20c的轉角都是以弧形來表示,然而,本發明並不限於此。起始部20a可為一半圓,亦可為其他的弧形,例如是四分之一圓、八分之一圓等不同構造,在此不加贅述。在另一實施例中,起始部20a亦可以為一矩形。
第二摻雜區(例如可為HVNW)30具有第一導電型,位於基底10中。第二摻雜區30使第三摻雜區(例如P型井區)32、濃摻雜區
34以及源極區22位於其中。第三摻雜區32具有第二導電型,位於第二摻雜區30之中。濃摻雜區34,位於第三摻雜區32中,用以降低串聯電阻,提升崩潰電壓。
閘極16位於源極區22與汲極區20之間的基底10上。更具體地說,在一實施例中,閘極16從源極區22起,向汲極區20方向延伸,覆蓋第一摻雜區12以及部分的頂層摻雜區14。在另一實施例中,閘極16從源極區22起,覆蓋濃摻雜區34、第三摻雜區32、第二摻雜區30、第一摻雜區12以及部分頂層摻雜區14,閘極16為導電材質例如金屬、多晶矽、摻雜多晶矽、多晶矽化金屬或其組合而成之堆疊層。在一實施例中,閘極16與頂層摻雜區14之間以隔離結構(或稱為飄移隔離結構)24相隔。透過閘極16覆蓋部份隔離結構24的架構,可使汲極區20與源極區22之間所形成的電場中最大電場強度的位置往隔離結構24下方偏移,而非落在閘介電層18下方,避免厚度較薄的閘介電層18被過強的電場擊穿。隔離結構24例如是局部熱氧化隔離結構,其材質為絕緣材料,例如是氧化矽。閘介電層18位於閘極16與基底10之間。
頂層摻雜區14具有第二導電型,位於閘極16的第一側。更具體地說,頂層摻雜區14位於閘極16與汲極區20之間的第一摻雜區12中,與第四摻雜區28相鄰,且部分的頂層摻雜區14與閘極16重疊。頂層摻雜區14可以依據其與汲極區20的位置關係而區分為至少三種區域。在一實施例中,汲極區20投影至基底10表面的形狀呈至少一U型;頂層摻雜區14環繞於汲極區20之U型所圍區域以內,並延伸至其U型外圍。如圖1A至圖1C所示,在一實施例中,頂層摻雜區14可包括至少四種區域,即頂端轉彎區14a、矩形區14b、底部內轉彎
區14c以及底部外轉彎區14d。頂端轉彎區14a環繞於汲極區20的起始部20a周圍。矩形區14b位於汲極區20的連接部20b的周圍。底部內轉彎區14c位於汲極區20的底部20c所圍的區域之內。底部外轉彎區14d位於汲極區20的底部20c所圍的區域之外。頂層摻雜區14的各區域分別具有一摻質濃度梯度,各區的濃度自接近閘極16處至接近汲極區20處漸減。在一實施例中,頂層摻雜區14的各區域之摻質濃度梯度呈線性。亦即,頂層摻雜區14各區域的濃度自接近閘極16處至接近汲極區20處呈線性漸減。頂層摻雜區14之各區域自閘極16至汲極區20深度漸減,頂層摻雜區14的底部的輪廓大致呈線性。此外,頂層摻雜區14在各區域之摻質濃度梯度不同。
源極區22具有第一導電型,位於閘極16的第二側的濃摻雜區34之中。源極區22的摻雜濃度高於濃摻雜區34。源極區22環繞於汲極區20周圍。更具體地說,源極區22環繞於頂層摻雜區14的外圍。
另外,上述金氧半場效電晶體100的第三摻雜區32中還包括具有第二導電型的第六摻雜區42,其用以做為基底10的接點。此外,在基底10中還可以再包括第七摻雜區44與第八摻雜區46(繪示於圖2)。第七摻雜區44具有第二導電型,位於第二摻雜區30周圍。第八摻雜區46具有第二導電型,位於第七摻雜區44之中。
請參考圖1B與圖1C,金氧半場效電晶體100可更包含具有第二導電型之第五摻雜區26,鄰接汲極區20,第五摻雜區26可位於濃摻雜區36內的汲極區20周圍(圖1B),或在汲極區20所圍的區域之內(圖1C)。
上述第一導電型可以是P型或N型;上述第二導電型可以是N型或P型。在本實施例中,係以第一導電型為N型;第二導電型為P
型為例來說明之,但,本發明並不此為限。
圖3A至圖3E為依照本發明一實施例所繪示之一種金氧半場效電晶體的製造流程的剖面示意圖。圖4為用於形成頂層摻雜區之離子植入罩幕的示意圖。
請參照圖3A,在基底10中形成第一摻雜區12、第二摻雜區30以及第七摻雜區44。基底10例如是半導體基底10a且半導體基底10a上已形成磊晶層10b。半導體基底10a為P型基底,磊晶層10b為N型磊晶層(N-epi)。第一摻雜區12、第二摻雜區30以及第七摻雜區44可以分別在基底10上先形成離子植入罩幕,利用離子植入法將摻質植入於磊晶層10b之後,再透過回火製程來形成之。第一摻雜區12、第二摻雜區30以及第五摻雜區44的形成順序可以依照實際的需要調整,並無特別的限制。第一摻雜區12的摻雜劑量例如是5x1011~2x1013/cm2。第二摻雜區30的摻雜劑量例如是1x1012~5x1013/cm2。在進行離子植入製程之前,在基底10上可以先形成墊氧化層50。墊氧化層50的形成方法例如是熱氧化法。
之後,請參照圖3B與圖4,在第二摻雜區30之中形成第三摻雜區32。第三摻雜區32也可以先形成離子植入罩幕,利用離子植入法將摻質植入於第二摻雜區30之後,再透過回火製程來形成之。第三摻雜區32的摻雜劑量例如是5x1012~1x1014/cm2。
其後,在墊氧化層50上形成罩幕層52。罩幕層52具有多個開口54。開口54下方的基底10上預定形成隔離結構。之後,在基底10上形成圖案化的罩幕層56。圖案化的罩幕層56可包括至少三種區域。在本例中,圖案化的罩幕層56可包括四種區域,分別對應於圖1A、圖1B或圖1C中的上述區域14a、14b、14c、14d。各區域具有多個開
口58。各區的上述開口58的尺寸自預定形成的閘極處至預定形成汲極區處漸減(圖3B為由左至右)。各區的上述開口58之間的間距(即圖案化的罩幕層56)自預定形成的閘極處至預定形成汲極區處(圖3B為由左至右)漸減。圖案化的罩幕層56可為硬罩幕層(hard mask)或光阻層。硬罩幕層的材質例如是氮化矽,形成的方法例如是經由化學氣相沉積法沉積罩幕材料層,然後以微影與蝕刻法將其圖案化。若採用光阻材料做為罩幕層,則可直接以微影的方式將其圖案化。
之後,以圖案化的罩幕層56做為離子植入罩幕,進行單一離子植入製程,將摻質植入於第一摻雜區12中,以在第一摻雜區12之中形成多個摻雜區64。兩相鄰的摻雜區64在對應圖案化的罩幕層56下方彼此重疊,而形成重疊區域60。重疊區域60的大小與相鄰的兩個開口58之間的間距(即圖案化的罩幕層56)有關。
然後,請參照圖3C,移除圖案化的罩幕層56。之後進行回火。在進行回火時,重疊區域60會均勻的擴散,而與非重疊區域共同形成頂層摻雜區14。回火的溫度例如是攝氏900度至攝氏1150度。
頂層摻雜區14包括圖1A、圖1B或圖1C所示的頂端轉彎區14a、矩形區14b、底部內轉彎區14c以及底部外轉彎區14d。頂端轉彎區14a環繞於汲極區20的起始部20a周圍。矩形區14b位於汲極區20的連接部20b的周圍。底部內轉彎區14c位於汲極區20的底部20c所圍的區域之內。底部外轉彎區14d位於汲極區20的底部20c所圍的區域之外。頂層摻雜區14的各區域分別具有摻質濃度梯度,各區域的頂層摻雜區14底部輪廓平滑,且其濃度自預定形成的閘極處至預定形成汲極區處漸減(圖式為由左至右)。在一實施例中,頂層摻雜區14的各區域之摻質濃度梯度呈線性。亦即,自預定形成的閘極處至預定形成汲
極區處(圖式為由左至右)的摻質濃度呈線性漸減。頂層摻雜區14之各區域自預定形成的閘極處至預定形成汲極區處(圖式為由左至右)深度漸減,且頂層摻雜區14的底部的輪廓平滑,大致呈線性。此外,頂層摻雜區14在各區域之摻質濃度梯度不同。透過前述罩幕開口大小以及間距的調控,可透過單一的離子植入製程,在單一或多個區域形成不同的摻質濃度梯度,大大簡化製程,且不會增加製程成本。在一實施例中,頂層摻雜區14在接近預定形成的閘極16處的摻雜濃度為1.67x1016~2.5x1017/cm3,深度為2~3μm;而在接近汲極區20處的摻雜濃度為3x1015~1.67x1017/cm3,深度為0.3~1μm。
之後,在第四摻雜區28之中形成濃摻雜區36,並在第三摻雜區32中形成濃摻雜區34。濃摻雜區34、36的形成方法同樣可以先形成離子植入罩幕,分別利用離子植入法將摻質植入於第四摻雜區28以及第三摻雜區32之後,再透過回火製程來形成之。
其後,請參照圖3D,在基底10上形成隔離結構24。隔離結構24的形成方法可以利用局部熱氧化法,在罩幕層52所裸露的開口54之中形成局部熱氧化層。之後再將罩幕層52以及墊氧化層50移除。然而,本發明並不以此為限。
接著,請參照圖3E,在基底10上形成閘介電層18以及閘極16。閘介電層18可以是由單材料層所構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料,例如是氧化矽或氮氧化矽。高介電常數材料是指介電常數高於4的介電材料,例如是HfAlO、HfO2、Al2O3或Si3N4。閘介電層18的厚度依不同介電材料的選擇而有所不同,舉例來說,若閘介電層18為氧化矽的話,其厚度可為12nm至200nm。閘極16為導電材質,例如
金屬、多晶矽、摻雜多晶矽、多晶矽化金屬或其組合而成之堆疊層。閘介電層18以及閘極16的形成方法可以先形成閘介電材料層以及閘極導體之後,再經過微影與蝕刻製程來圖案化。之後,在濃摻雜區34、36之中分別形成汲極區20以及源極區22。在一實施例中,汲極區20與源極區22的摻雜劑量例如是5x1014~8x1015/cm2。
圖5為本發明依據頂層摻雜區區域的不同設計不同的摻質濃度梯度,其各區的模擬崩潰電壓曲線。圖6為習知頂層摻雜區具有單一均勻濃度的模擬崩潰電壓曲線。
圖9為頂層摻雜區在底部內轉彎區採用本發明之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。
請參照圖5,所模擬的本發明實施例的元件對應本案圖1A之頂端轉彎區14a的崩潰曲線70、對應矩形區14b的崩潰曲線80以及對應底部內轉彎區14c的崩潰曲線90均非常接近,表示依據頂層摻雜區區域的不同來調整其摻質摻質濃度梯度,可以解決汲極與源極端電流聚集的問題,使元件各區具有一致的崩潰電壓。而在圖6中,所模擬的習知元件則會因為源極端電流聚集,而使得對應本案圖1A、圖1B或圖1C之頂端轉彎區14a的崩潰曲線70’、對應矩形區14b的崩潰曲線80’以及對應底部內轉彎區14c的崩潰曲線90’有很大的差異,特別是頂端轉彎區14a的崩潰電壓非常低。
圖7為頂層摻雜區的頂端轉彎區採用本發明之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。圖8為頂層摻雜區的矩形區採用本發明之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。圖9為頂層摻雜區在底部內轉彎區採用本發明之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。
由圖7結果顯示,崩潰曲線70在崩潰曲線70’的上方,表示對應圖1A、圖1B或圖1C之頂端轉彎區14a採用本發明具有摻質濃度梯度的頂層摻雜區的崩潰電壓高於習知頂層摻雜區採用單一均勻濃度的崩潰電壓。同樣的情形,也發生在圖8與圖9。特別是,在圖9中,崩潰曲線90遠高於崩潰曲線90’,表示對應圖1A、圖1B或圖1C之對應底部內轉彎區14c採用本發明具有摻質濃度梯度的頂層摻雜區可以大幅提升崩潰電壓,顯示可以有效解決汲極端及/或源極端電流聚集的問題。
本發明實施例之金氧半場效電晶體包括頂層摻雜區。此頂層摻雜區的導電型與源極區以及汲極區的導電型相異,位於在閘極與汲極之間的基底中,其依據源極區的形狀與位置不同而區分為多個區域,每一個區域各自分別具有一摻質濃度梯度,各區濃度自接近上述閘極處至接近上述汲極區處漸減。此外,各區域的頂層摻雜區的輪廓的深度自接近上述閘極處至接近上述汲極區處平滑地線性遞減。此頂層摻雜層可以降低開啟電阻,增加崩潰電壓。頂層摻雜區的形成方法透過光罩的圖案的改變,利用單一的離子植入製程,即可使得不同的區域具有不同的摻質濃度梯度。光罩的圖案可以依據汲極區與源極區的形狀與位置不同而區分為多個區域,因此,本發明實施例之頂層摻雜區不需要使用額外的光罩以及額外的離子植入製程來製作。
綜合以上所述,本發明實施例之金氧半場效電晶體依據頂層摻雜區區域的不同設計不同的摻質濃度梯度,可以解決汲極與源極端電流聚集的問題,提升元件的崩潰電壓,降低元件的開啟電阻。而且,在形成具有不同摻質濃度梯度的頂層摻雜區時,僅需一道光罩,利用罩幕開口的大小以及間距的調控,透過單一的離子植入製程,即可依據
區域的不同形成不同的摻質濃度梯度。因此,其製程非常簡易,且不會增加製程成本。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10a、10b‧‧‧基底
12‧‧‧第一摻雜區
14‧‧‧頂層摻雜區
14a‧‧‧頂端轉彎區
14b‧‧‧矩形區
14c‧‧‧底部內轉彎
14d‧‧‧底部外轉彎區
16‧‧‧閘極
18‧‧‧閘介電層
20‧‧‧汲極區
20a‧‧‧起始部
20b‧‧‧連接部
20c‧‧‧底部
22‧‧‧源極區
24‧‧‧隔離結構
28‧‧‧漂移區
30‧‧‧第二摻雜區
32‧‧‧第三摻雜區
34、36‧‧‧濃摻雜區
42‧‧‧第四摻雜區
44‧‧‧第五摻雜區
46‧‧‧第六摻雜區
50‧‧‧墊氧化層
52‧‧‧罩幕層
54、58‧‧‧開口
56‧‧‧圖案化的罩幕層
60‧‧‧重疊區域
64‧‧‧摻雜區
100‧‧‧金氧半場效電晶體
圖1A、圖1B與圖1C分別為依照本發明一實施例所繪示之一種金氧半場效電晶體的上視圖。
圖2係繪示圖1A、圖1B或圖1C中I-I切線之剖面示意圖。為圖面清楚起見,在圖1A、圖1B或圖1C中僅繪示出源極區、汲極區以及頂層摻雜區的相對位置。
圖3A至圖3E為依照本發明一實施例所繪示之一種金氧半場效電晶體的製造流程的剖面示意圖。
圖4為用於形成頂層摻雜區之離子植入罩幕的示意圖。
圖5為本發明依據頂層摻雜區區域的不同設計不同的摻質濃度梯度,其各區的模擬崩潰電壓曲線。
圖6為習知頂層摻雜區具有單一均勻濃度的模擬崩潰電壓曲線。
圖7為頂層摻雜區的頂端轉彎區採用本發明實施例之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。
圖8為頂層摻雜區的矩形區採用本發明實施例之摻質濃度梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。
圖9為頂層摻雜區在底部內轉彎區採用本發明實施例之摻質濃度
梯度與習知之單一均勻濃度的模擬崩潰電壓的比較圖。
10‧‧‧基底
14‧‧‧頂層摻雜區
14a‧‧‧頂端轉彎區
14b‧‧‧矩形區
14c‧‧‧底部內轉彎區
14d‧‧‧底部外轉彎區
20‧‧‧汲極區
22‧‧‧源極區
100‧‧‧金氧半場效電晶體
Claims (17)
- 一種金氧半場效電晶體,包括:一汲極區,具有一第一導電型,位於一基底中;一源極區,具有該第一導電型,位於該基底中,環繞於該汲極區周圍;一閘極,位於該源極區與該汲極區之間的該基底之上;一閘介電層,位於該閘極與該基底之間;以及一頂層摻雜區,具有一第二導電型,位於該源極區與該汲極區之間的該基底中,該頂層摻雜區包括至少三種區域,各自分別具有一摻質濃度梯度,上述各區域自接近該閘極處至接近該汲極區處的濃度漸減。
- 如申請專利範圍第1項所述之金氧半場效電晶體,其中該頂層摻雜區之各區域之摻質濃度梯度不同。
- 如申請專利範圍第1項所述之金氧半場效電晶體,其中該汲極區投影至該基底表面的形狀呈至少一U型。
- 如申請專利範圍第3項所述之金氧半場效電晶體,其中該頂層摻雜區之至少該三種區域包括頂端轉彎區、矩形區、底部內轉彎區以及底部外轉彎區。
- 如申請專利範圍第1項所述之金氧半場效電晶體,更包括:一第一摻雜區,具有該第一導電型,位於該汲極區周圍的該基底中,使該頂層摻雜區與該汲極區位於該第一摻雜區內;一第二摻雜區,具有該第一導電型,位於該源極區周圍的該基底中;一第三摻雜區,具有該第二導電型,位於該第一導電型第二摻雜 區之中;一第四摻雜區,具有該第一導電型,位於該第一導電型第一摻雜區中,與該頂層摻雜區相鄰;以及二濃摻雜區,具有該第一導電型,分別位於該第四摻雜區以及該第三摻雜區中,且使該源極區與該汲極區分別位於其中。
- 如申請專利範圍第5項所述之金氧半場效電晶體,更包括隔離結構,位於該頂層摻雜區上,且部分該閘極區位於該隔離結構上並覆蓋該頂層摻雜區。
- 如申請專利範圍第1項所述之金氧半場效電晶體,更包含具有該第二導電型之一第五摻雜區,該第五摻雜區鄰接該汲極區。
- 如申請專利範圍第1項所述之金氧半場效電晶體,其中當該第一導電型為N型時,該第二導電型為P型;當該第一導電型為P型時,該第二導電型為N型。
- 一種金氧半場效電晶體的製造方法,包括:於一基底上形成一圖案化的罩幕層,該圖案化的罩幕層具有多數個開口;以該圖案化的罩幕層為罩幕,進行一離子植入製程,於該基底中形成一頂層摻雜區;於該基底上形成一閘介電層與一閘極;於該閘極的一第一側的該基底中形成一汲極區,該汲極區具有一第一導電型;以及於該閘極的一第二側形成一源極區,該源極區具有該第一導電型並環繞於該汲極區周圍,其中該頂層摻雜區具有一第二導電型,位於該源極與該汲極之 間,該頂層摻雜區具有一摻質濃度梯度,該摻質濃度梯度自接近該閘極處至接近該汲極區處濃度漸減。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,其中該圖案化的罩幕層的該些開口的尺寸自接近預定形成該源極區處至接近預定形成該汲極區處漸減。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,其中該圖案化的罩幕層的該些開口之間的間距自接近預定形成該源極區處至接近預定形成該汲極區處漸減。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,更包括一回火製程,以使該頂層摻雜區的輪廓平滑。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,其中該頂層摻雜區包括複數個區域,每一該些區域分別具有該摻質濃度梯度。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,其中該汲極區投影至該基底表面的形狀呈至少一U型,該頂層摻雜區包括複數個區域,每一該些區域分別具有該摻質濃度梯度。
- 如申請專利範圍第9項所述之金氧半場效電晶體的製造方法,更包括:於該汲極區周圍的該基底中形成具有該第一導電型之一第一摻雜區,使該頂層摻雜區與該汲極區位於該第一摻雜區內;於該源極區周圍的該基底中形成具有該第一導電型之一第二摻雜區;於該第二摻雜區之中形成具有該第二導電型之一第三摻雜區;於該第一摻雜區中形成具有該第一導電型之一第四摻雜區,該第 四摻雜區與該頂層摻雜區相鄰;以及於該第四摻雜區以及該第三摻雜區中分別形成具有該第一導電型之一濃摻雜區,使該源極區與該汲極區分別位於其中。
- 如申請專利範圍第15項所述之金氧半場效電晶體的製造方法,更包括在該頂層摻雜區上方形成隔離結構。
- 如申請專利範圍第15所述之金氧半場效電晶體的製造方法,更包括在該基底中形成具有該第一導電型之一磊晶層,使該第一摻雜區以及該第二摻雜區位於其中。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI548095B (zh) * | 2014-01-28 | 2016-09-01 | 旺宏電子股份有限公司 | 半導體元件及其製造方法 |
| CN104810383B (zh) * | 2014-01-28 | 2017-07-21 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
| US11088031B2 (en) * | 2014-11-19 | 2021-08-10 | Key Foundry Co., Ltd. | Semiconductor and method of fabricating the same |
| TWI566410B (zh) * | 2014-12-12 | 2017-01-11 | 漢磊科技股份有限公司 | 半導體元件、終端結構及其製造方法 |
| TWI567977B (zh) * | 2015-06-29 | 2017-01-21 | 新唐科技股份有限公司 | 金氧半場效電晶體及其製造方法 |
| JP6723775B2 (ja) * | 2016-03-16 | 2020-07-15 | エイブリック株式会社 | 半導体装置および半導体装置の製造方法 |
| TWI604619B (zh) * | 2016-09-02 | 2017-11-01 | 新唐科技股份有限公司 | 二極體、接面場效電晶體以及半導體元件 |
| TWI646653B (zh) * | 2017-12-28 | 2019-01-01 | 新唐科技股份有限公司 | 橫向擴散金屬氧化物半導體場效電晶體 |
| TWI674674B (zh) * | 2018-11-12 | 2019-10-11 | 新唐科技股份有限公司 | 電晶體結構及其製造方法 |
| CN112397568A (zh) * | 2019-08-16 | 2021-02-23 | 天津大学 | 一种具有n型与p型双重变掺杂顶层区的高压resurf ldmos器件 |
| TWI719747B (zh) * | 2019-12-10 | 2021-02-21 | 新唐科技股份有限公司 | 半導體裝置結構及其製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW506132B (en) * | 1999-12-17 | 2002-10-11 | Matsushita Electric Industrial Co Ltd | High-voltage semiconductor device |
| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258636A (en) | 1991-12-12 | 1993-11-02 | Power Integrations, Inc. | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
| JP3356586B2 (ja) | 1995-06-01 | 2002-12-16 | 日本電気株式会社 | 高耐圧横型mosfet半導体装置 |
| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| EP1111687B1 (en) * | 1999-12-22 | 2011-06-22 | Panasonic Electric Works Co., Ltd. | MOS semiconductor device |
| DE10131707B4 (de) * | 2001-06-29 | 2009-12-03 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
| US7205629B2 (en) * | 2004-06-03 | 2007-04-17 | Widebandgap Llc | Lateral super junction field effect transistor |
| US20060175670A1 (en) * | 2005-02-10 | 2006-08-10 | Nec Compound Semiconductor Device, Ltd. | Field effect transistor and method of manufacturing a field effect transistor |
| US7449762B1 (en) * | 2006-04-07 | 2008-11-11 | Wide Bandgap Llc | Lateral epitaxial GaN metal insulator semiconductor field effect transistor |
| TW200816323A (en) | 2006-09-29 | 2008-04-01 | Leadtrend Tech Corp | High-voltage semiconductor device structure |
| CN100502003C (zh) * | 2006-11-29 | 2009-06-17 | 通嘉科技股份有限公司 | 半导体器件结构 |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| JP2009283784A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US7960786B2 (en) * | 2008-07-09 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Breakdown voltages of ultra-high voltage devices by forming tunnels |
| CN101399288B (zh) * | 2008-10-23 | 2010-08-25 | 北京时代民芯科技有限公司 | 一种ldmos芯片的轻掺杂漂移区结构形成方法 |
| TWI380447B (en) | 2008-12-12 | 2012-12-21 | Nuvoton Technology Corp | Lateral diffused metal oxide semiconductor device |
-
2012
- 2012-08-31 TW TW101131784A patent/TWI467766B/zh active
- 2012-10-31 CN CN201210428049.8A patent/CN103681848B/zh active Active
- 2012-11-29 US US13/688,231 patent/US8592901B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW506132B (en) * | 1999-12-17 | 2002-10-11 | Matsushita Electric Industrial Co Ltd | High-voltage semiconductor device |
| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10510834B2 (en) | 2016-12-30 | 2019-12-17 | Nuvoton Technology Corporation | High-voltage semiconductor device having a doped isolation region between a level shift region and a high voltage region |
| US10529849B2 (en) | 2016-12-30 | 2020-01-07 | Nuvoton Technology Corporation | High-voltage semiconductor device including a super-junction doped structure |
| US10784340B2 (en) | 2017-12-29 | 2020-09-22 | Nuvoton Technology Corporation | Semiconductor device having a super-junction in the drift region with decreasing doped sub-regions widths |
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