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CN104810383B - 半导体元件及其制造方法 - Google Patents

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CN104810383B
CN104810383B CN201410041840.2A CN201410041840A CN104810383B CN 104810383 B CN104810383 B CN 104810383B CN 201410041840 A CN201410041840 A CN 201410041840A CN 104810383 B CN104810383 B CN 104810383B
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Abstract

本发明公开了一种半导体元件及其制造方法。半导体元件包括：基底、隔离结构、栅极结构、源极区与漏极区、以及导体层；源极区与漏极区位于基底中；隔离结构位于源极区与漏极区之间；栅极结构位于源极区与隔离结构之间的基底上；导体层位于基底上方，至少自源极区上方延伸至隔离结构上方，且电性连接源极区；基底包括第一区与第二区，在第二区的源极区的轮廓的曲率大于在第一区的源极区的轮廓的曲率，且在第二区上方的覆盖隔离结构的导体层的部分的宽度大于在第一区上方的覆盖隔离结构的导体层的部分的宽度。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法。
背景技术
超高压元件在操作时必须具有高崩溃电压(breakdown voltage)以及低的开启电阻(on-state resistance，Ron)，以减少功率损耗。在目前的超高压元件中，经常发现在源极端会有非常大的电流聚集效应，因而成为崩溃点，导致元件的崩溃电压下降，而且漏电流的情况非常严重。
发明内容
本发明实施例提供一种半导体元件及其制造方法，用以提供具有高崩溃电压以及低漏电流的半导体元件。
本发明提出一种半导体元件，其包括基底、隔离结构、栅极结构、具有第一导电型的源极区与漏极区、以及导体层。源极区与漏极区位于基底中。隔离结构位于源极区与漏极区之间。栅极结构位于源极区与隔离结构之间的基底上。导体层位于基底上方，至少自源极区上方延伸至隔离结构上方，且电性连接源极区。基底包括第一区与第二区，在第二区的源极区的轮廓的曲率大于在第一区的源极区的轮廓的曲率，且在第二区上方的覆盖隔离结构的导体层的部分的宽度大于在第一区上方的覆盖隔离结构的导体层的部分的宽度。
根据本发明一实施例，所述导体层为最上层金属层。
根据本发明一实施例，所述半导体元件包括多个直线区域以及多个转弯区域，直线区域中的其中之一位于第一区；转弯区域中的其中之一位于第二区。
根据本发明一实施例，所述半导体元件更包括：具有第二导电型的顶层，位于隔离结构下方的基底中；以及具有第一导电型的梯层，位于顶层与隔离结构之间。
根据本发明一实施例，所述半导体元件更包括具有第二导电型的第一阱区，位于基底中，其中源极区位于第一阱区中，且栅极结构覆盖部分第一阱区；具有第二导电型的掺杂区位于第一阱区中，与源极区相邻，且与源极区共同连接导体层；以及具有第一导电型的第二阱区，位于基底中，其中第一阱区以及漏极区位于第二阱区中。
本发明还提出一种半导体元件的制造方法，包括于基底上形成隔离结构。于基底上形成栅极结构。在栅极结构与隔离结构的两侧的基底中形成具有第一导电型的源极区与具有第一导电型的漏极区。源极区接近栅极结构，漏极区接近隔离结构。于基底上方形成导体层。导体层自源极区上方延伸至隔离结构上方，且电性连接源极区。基底包括第一区与第二区，在第二区的源极区的轮廓的曲率大于在第一区的源极区的轮廓的曲率，且在第二区上方的覆盖隔离结构的导体层的部分的宽度大于第一区上方的覆盖隔离结构的导体层的部分的宽度。
根据本发明一实施例，所述导体层为最上层金属层。
根据本发明一实施例，所述半导体元件包括多个直线区域以及多个转弯区域，直线区域中的其中之一位于第一区；转弯区域中的其中之一位于第二区。
根据本发明一实施例，所述半导体元件的制造方法更包括：于隔离结构下方的基底中形成具有第二导电型的顶层；以及于顶层与隔离结构之间形成具有第一导电型的一梯层。
根据本发明一实施例，所述半导体元件的制造方法更包括：于基底中形成具有第二导电型的第一阱区，其中源极区位于第一阱区中，且栅极结构覆盖部分第一阱区；于第一阱区中形成具有第二导电型的掺杂区，掺杂区与源极区相邻，且与源极区共同连接导体层；以及于基底中形成具有第一导电型的第二阱区，其中第一阱区以及漏极区位于第二阱区中。
基于上述，本发明的半导体元件系依据源极区轮廓曲率不同将源极端的导体层(如最上层金属层)设计成具有不同的宽度，以分散曲率较大处或转角处的电场，提升崩溃电压，降低漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依据本发明实施例的一种半导体元件的上视图。
图2A至图2G是依据本发明实施例的一种半导体元件的制造方法的剖面示意图，其中图2G为图1的切线I-I以及II-II的剖面图。
图3是三种半导体元件在进行静电放电保护元件2kV的测试的漏电流曲线，所述半导体元件于各自源极端处的覆盖隔离结构的导体层的部分的宽度不同。
图4是三种半导体元件在进行静电放电保护元件2kV的测试的崩溃电压曲线，所述半导体元件于各自源极端处的覆盖隔离结构的导体层的部分的宽度不同。
【符号说明】
10：基底
12、14、16、18、32：阱区
20：顶层
22：梯层
24a～24d：隔离结构
26：栅介电层
28：栅极导体层
30：栅极结构
32：间隙壁
34：源极区
36：漏极区
38、40：掺杂区
42、48：介电层
44a～44e：接触窗
46a～46d、50a～50b：导体层
52a～52b：介层窗
60：金属内联机
99：半导体元件
100：第一区
102：第二区
104、106：掩模
W1、W2、W3、W4：宽度
OP1、OP2：端点
具体实施方式
本发明的概念可以用于源极区具有转弯区域的半导体元件，例如是源极区为跑道型或U型的半导体元件，但不以此为限。本发明的半导体元件是依据源极区轮廓曲率不同将源极端的导体层(如最上层金属层)的设计成具有不同的宽度，以分散曲率较大处或转角处的电场，提升崩溃电压，降低漏电流。以下是以具有U型源极区的半导体元件来说明，然而，本发明并不以此为限。
图1是依据本发明实施例的一种半导体元件的上视图。图2G为图1的切线I-I以及II-II的剖面图。
在以下的实施例中，第一导电型为N型，且第二导电型为P型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。然而，本发明并不以此为限。在其他实施例中，第一导电型可以为P型，且第二导电型可以为N型。
请参照图1与图2G，本发明的半导体元件99可以是一种高压元件、超高压元件(操作电压300V至1000V)、功率元件、侧向扩散金属氧化物半导体(LDMOS)或是绝缘栅双极晶体管(IGBT)。半导体元件99包括基底10、隔离结构24a～24d、栅极结构30、源极区34、漏极区36以及金属内联机60(包括导体层50a、50b等)。本发明的半导体元件99还可以更包括阱区12、16、18、顶层20、梯层22以及掺杂区38、40。
基底10例如是具有第二导电型的半导体基底，例如P型基底。半导体基底的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。基底10也可以是覆硅绝缘(SOI)基底。基底10可以是具有第二导电型的外延晶片，例如P型外延(P-epi)晶片。
在一实施例中，半导体元件99包括多个直线区域以及多个转弯区域，但不以此为限。在本实施例中，基底10的第一区100可以为直线区域(其中源极区34轮廓的曲率小或为零)；在基底10的第二区200可以是转弯区域(其中源极区34轮廓的曲率大)。
阱区12具有第一导电型，其位于基底10中。阱区12例如是N阱，或称为高压N阱(HVNW)。阱区16以及18具有第二导电型，例如是P阱。阱区16位于基底10中与阱区12相邻。阱区18位于阱区12之中。
隔离结构24a～24d位于基底10上。更详细地说，隔离结构24a覆盖部分的阱区16。隔离结构24b覆盖另一部分的阱区16，并延伸覆盖部分阱区12以及阱区18。隔离结构24c与24d位于阱区18一侧的部分阱区12上。隔离结构24c位于阱区18与隔离结构24d之间。隔离结构24a、24b、24c、24d为绝缘材料，例如是未掺杂的氧化硅、氮化硅或其组合。
栅极结构30包括栅介电层26以与栅极导体层28。栅极结构30位于基底12上，覆盖部分的阱区18、阱区12，栅极结构30可在延伸覆盖到隔离结构24c上。栅极结构30的侧壁上还有间隙壁32。间隙壁32的材料例如是氧化硅、氮化硅或其组合。
源极区34与漏极区36具有第一导电型，例如是N型源极区与N型漏极区(N+)。源极区34与漏极区36分别位于隔离结构24c与栅极结构30的两侧的基底10中，其中源极区34接近栅极结构30，漏极区36接近隔离结构24c。更具体地说，源极区34位于栅极结构30一侧的阱区18之中。漏极区36位于隔离结构24c与隔离结构24d之间的阱区12之中。源极区34与漏极区36的掺杂浓度例如是1×1014/cm2至9×1016/cm2。
掺杂区38、40具有第二导电型，例如是P型浓掺杂区(P+)。掺杂区38位于隔离结构24b与源极区34之间的阱区18中。掺杂区40位于阱区16之中。掺杂区38、40的掺杂浓度例如是1×1014/cm2至9×1016/cm2。
顶层20具有第二导电型，例如是P型顶层(P-Top)。顶层20位于隔离结构24c下方的阱区12中，用以提升崩溃电压。梯层22具有第一导电型，例如是N型梯层(N-grade)。梯层22位于顶层20与隔离结构24c之间，用以降低导通电阻。梯层22的掺杂浓度不小于阱区12的掺杂浓度。顶层20的掺杂浓度例如是1×1011/cm2至9×1013/cm2。梯层22的掺杂浓度例如是1×1011/cm2至9×1013/cm2。
在一实施例中，金属内联机60包括介电层42、接触窗44a～44e、导体层(或称第一金属层)46a～46d、介电层48、介层窗52a～52b以及导体层(或称顶金属层)50a～50b，但不以此为限。在其他实施例中，金属内联机60可更包括导体层46a～46d与导体层50a～50b之间的多层的导体层(或称金属层)与多个介层窗。导体层46a通过接触窗44a与掺杂区40电性连接。导体层46b通过接触窗44b、44c，分别与掺杂区38以及源极区34电性连接。导体层46c通过接触窗44d与栅极导体层28电性连接。导体层46d通过接触窗44e与漏极区36电性连接。
导体层50a、50b可为金属内联机60的最上层金属层，通过介层窗52a～52b与导体层46a～46d电性连接。导体层50a可称为源极金属层，至少自源极区34(或自隔离结构24b)上方延伸至隔离结构24c上方，且通过介层窗52a、导体层46b及接触窗44c以电性连接源极区34。导体层50b可称为漏极金属层，至少自隔离结构24c上方延伸到隔离结构24d上方，且通过介层窗52b、导体层46d及接触窗44e以电性连接漏极区36。
请参照图1与图2G，第一区100上的覆盖隔离结构24c的导体层50a的部分的宽度W1，为第一区100的导体层50a对应隔离结构24c的端点OP1之处至导体层50a(邻近导体层50b)的边缘的距离。第二区200上的覆盖隔离结构24c的导体层50a的部分的宽度W2，为第二区200的导体层50a对应隔离结构24c的端点OP2之处至导体层50a(邻近导体层50b)的边缘的距离。在本实施例中，第二区200上的覆盖隔离结构24c的导体层50a的部分的宽度W2大于第一区100上的覆盖隔离结构24c的导体层50a的部分的宽度W1，即W2>W1。宽度W2例如宽度W1的1.5倍至5倍。
从图1的上视图来看，自区域100至区域200，源极区34的轮廓的曲率递增。在本实施例中，覆盖隔离结构24c的导体层50a的部分的宽度也自区域100至区域200逐渐平滑递增，使导体层50a具有平滑的轮廓(如图1所示)。在另一实施例中(未绘示)，覆盖隔离结构24c的导体层50a的部分的宽度也可以自区域100至区域200逐渐阶梯地递增，使导体层50a具有梯状轮廓。
在以上实施例中，在基底10的第一区100上的是半导体元件99的直线区域；在基底10的第二区200上的是半导体元件99的转弯区域。然而，本发明并不以此为限，只要在第二区200上的半导体元件99的部分的源极区34的轮廓的曲率大于在第一区100上的半导体元件99的部分的源极区34的轮廓的曲率均是本发明涵盖的范围。
图2A至2G是依据本发明实施例的一种半导体元件的制造方法的剖面示意图。
请参照图2A，提供基底10，基底10包括第一区100与第二区200。接着，于基底10上形成图案化的掩模层102。图案化的掩模层102的材料例如是光刻胶或是介电材料。之后，以图案化的掩模层102为注入掩模，进行离子注入工艺，以于基底10中形成具有第一导电型的阱区12。阱区12例如是N阱。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1011/cm2至9×1013/cm2，注入的能量例如是50KeV至200KeV。
之后，请参照图2B，移除图案化的掩模层102。之后，在基底10上形成图案化的掩模层104。图案化的掩模层104的材料例如是光刻胶或是介电材料。之后，以图案化的掩模层104为注入掩模，进行离子注入工艺，以于基底10中形成具有第二导电型的阱区16以及18。阱区16、18例如是P阱。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×1011/cm2至9×1013/cm2，注入的能量例如是50KeV至200KeV。
其后，请参照图2C，移除图案化的掩模层104。然后，在基底10上形成图案化的掩模层106。图案化的掩模层106的材料例如是光刻胶或是介电材料。之后，以图案化的掩模层106为注入掩模，进行离子注入工艺，以于基底10中形成具有第二导电型的顶层20。顶层20例如是P型顶层。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×1011/cm2至9×1013/cm2，注入的能量例如是50KeV至200KeV。
接着，请继续参照图2C，以图案化的掩模层106为注入掩模，进行离子注入工艺，以于基底10中形成具有第一导电型的梯层22。梯层22例如是N型梯层。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1011/cm2至9×1013/cm2，注入的能量例如是50KeV至200KeV。
其后，请参照图2D，移除图案化的掩模层106。然后，形成隔离结构24a、24b、24c、24d，以定义出有源区。隔离结构24a、24b、24c、24d的材料例如是未掺杂的氧化硅，其形成的方法可以利用场氧化隔离法或浅沟道隔离法。隔离结构24a、24b、24c、24d的厚度例如是100nm至800nm。
其后，请参照图2E，在邻近隔离结构24c的基底10上形成栅极结构30。在一实施例中，栅极结构30还延伸覆盖部分隔离结构24c。栅极结构30包括栅介电层26以与栅极导体层28。栅介电层26的材料可以例如是低介电常数材料或是高介电常数材料。低介电常数材料是指介电常数低于4的介电材料，例如是氧化硅或氮氧化硅。高介电常数材料是指介电常数高于4的介电材料，例如是HfAlO、HfO2、Al2O3或Si3N4。形成方法例如是热氧化法或是化学气相沉积法。栅极导体层28包括多晶硅、金属、金属硅化物或其组合，形成的方法例如是化学气相沉积法。
之后，在栅极结构30的侧壁形成间隙壁32。间隙壁32的材料例如是氧化硅、氮化硅或其组合。形成的方法可以先形成间隙壁材料层，之后，再进行非等向性刻蚀。
其后，在栅极结构30一侧的阱区18中形成具有第一导电型的源极区34，并在栅极结构30(或隔离结构24c)另一侧的阱区12中形成具有第一导电型的漏极区36。源极区34与漏极区36的形成方法可以形成图案化的掩模层(未绘示)，再进行离子注入工艺来形成。源极区34与漏极区36例如是N型重掺杂区。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1014/cm2至9×1016/cm2，注入的能量例如是50KeV至200KeV。
其后，请参照图2F，在阱区18中形成具有第二导电型的掺杂区38，并在阱区16中形成具有第二导电型的掺杂区40。掺杂区38、40的形成方法可以形成图案化的掩模层(未绘示)，再进行离子注入工艺来形成。掺杂区38、40例如是P型掺杂区。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×1014/cm2至9×1016/cm2，注入的能量例如是50K eV至200KeV。
继之，请参照图2G，在基底10上形成金属内联机60。在本实施例中，金属内联机60包括介电层42、接触窗44a～44e、导体层(或称第一金属层)46a～46d、介电层48、介层窗52a～52b以及导体层(或称顶金属层)50a～50b，但不以此为限。在一实施例中，金属内联机60的形成方法包括以下步骤。可先于基底10上形成介电层42。接着，在介电层42中形成接触窗44a～44e。之后，在介电层42上形成导体层46a～46d。其后，在基底10上形成介电层48，并于介电层48中形成介层窗52a～52b。之后，在介电层48上形成导体层(或称顶金属层)50a～50b。介电层42与介电层48的材料例如是氧化硅、氮化硅、氮氧化硅或介电常数低于4的低介电常数材料，形成的方法例如是化学气相沉积法或旋涂法。接触窗44a～44e与介层窗52a～52b的材料例如是铝、钨或其合金，形成的方法例如是化学气相沉积法或是物理气相沉积法。接触窗44a～44e的形成方法例如是先在介电层42中形成接触窗开口，再沉积导体材料层于接触窗开口中，然后进行回刻蚀或化学机械研磨工艺，以移除介电层42上的接触窗开口外的部分导体材料层。介层窗52a～52b的形成方法与接触窗44a～44e的形成方法相似，于此不再赘述。导体层46a～46d与导体层50a～50b的形成的方法例如是分别形成导体材料层，然后再以光刻与刻蚀工艺图案化。导体材料层可以是金属或金属合金，例如是铝、钨或其合金。导体材料层的形成方法例如是化学气相沉积法或是物理气相沉积法。金属内联机60的形成方法不限于此。在另一实施例中，金属内联机60也可以利用金属镶嵌的方式来形成。
在形成金属内联机60之后，可以更包括在基底10上形成保护层(未绘示)，以覆盖导体层50a～50b以及介电层48。保护层可以是单层或是双层结构。保护层的材料可以是无机材料、有机材料或其组合。无机材料例如是氧化硅、氮化硅或其组合。有机材料例如是聚酰亚胺(PI)。
图3与图4分别绘示三种半导体元件在进行静电放电保护元件2kV的测试的漏电流曲线以及崩溃电压曲线，所述半导体元件于各自转弯区(如图2G的第二区200)处的覆盖隔离结构24c的导体层50a的部分的宽度W2不同。所述半导体元件的所述宽度W2可分别为a、b、c(其中a<b<c)。
经实验结果显示：当源极端处的覆盖隔离结构的导体层的部分的宽度愈大则漏电流愈小，崩溃电压愈大。换言之，只要经过适当的调整源极端处的覆盖隔离结构的导体层的部分的宽度，本发明的700V的半导体元件可以通过静电放电保护元件2kV的测试。在实际应用上，本发明的结构可以应用于操作电压为300V至1000的超高压半导体元件。
综合以上所述，在本发明中，依据半导体元件中的不同区域，将覆盖隔离结构的导体层的部分的宽度调整为不同宽度。举例来说，将源极区的曲率较大或转角处的导体层(如最上层金属层)的宽度加大，使其大于源极区的曲率较小或直线处的导体层(如最上层金属层)的宽度。换言之，增加源极区曲率较大或转角处的导体层(如最上层金属层)的面积可以有效均匀分散该处的高电场。以此方式，可提供高崩溃电场、低漏电流以及高静电放电保护的能力的半导体元件。
再者，本发明的半导体元件的制造方法可以透过改变定义导体层(如最上层金属层)的图案的掩模，即可以使得增加曲率较大或转角处的导体层(如最上层金属层)的宽度(或面积)，以有效均匀分散该处的高电场，降低崩溃电场，并降低漏电流，故可以提升静电放电保护的能力。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体元件，包括：
一具有第一导电型的一源极区与具有该第一导电型的一漏极区，位于一基底中；
一隔离结构，位于该源极区与该漏极区之间；
一栅极结构，位于该源极区与该隔离结构之间的该基底上；
一导体层，位于该基底上方，至少自该源极区上方延伸至该隔离结构上方，且电性连接该源极区，
其中，该基底包括一第一区与一第二区，在该第二区的该源极区的轮廓的曲率大于在该第一区的该源极区的轮廓的曲率，且该第二区的覆盖该隔离结构的该导体层的部分的宽度大于该第一区的覆盖该隔离结构的该导体层的部分的宽度。
2.根据权利要求1所述的半导体元件，其中该导体层为一最上层金属层。
3.根据权利要求1所述的半导体元件，其中该半导体元件包括多个直线区域以及多个转弯区域，这些直线区域中的其中之一位于该第一区；这些转弯区域中的其中之一位于该第二区。
4.根据权利要求1所述的半导体元件，更包括：
具有一第二导电型的一顶层，位于该隔离结构下方的该基底中；以及
具有该第一导电型的一梯层，位于该顶层与该隔离结构之间。
5.根据权利要求1所述的半导体元件，更包括：
具有一第二导电型的一第一阱区，位于该基底中，其中该源极区位于该第一阱区中，且该栅极结构覆盖部分该第一阱区；
具有该第二导电型的掺杂区，位于该第一阱区中，与该源极区相邻，且与该源极区共同连接该导体层；以及
具有该第一导电型的一第二阱区，位于该基底中，其中该第一阱区以及该漏极区位于该第二阱区中。
6.一种半导体元件的制造方法，包括：
于一基底上形成一隔离结构；
于该基底上形成一栅极结构；
在该栅极结构与该隔离结构的两侧的该基底中形成具有一第一导电型的一源极区与具有该第一导电型的一漏极区，其中该源极区接近该栅极结构，该漏极区接近该隔离结构；
于该基底上方形成一导体层，该导体层自该源极区上方延伸至该隔离结构上方，且电性连接该源极区，
其中该基底包括一第一区与一第二区，在该第二区的该源极区的轮廓的曲率大于在该第一区的该源极区的轮廓的曲率，在该第二区的覆盖该隔离结构的该导体层的部分的宽度大于该第一区的覆盖该隔离结构的该导体层的部分。
7.根据权利要求6所述的半导体元件的制造方法，其中该导体层为一最上层金属层。
8.根据权利要求6所述的半导体元件的制造方法，其中该半导体元件包括多个直线区域以及多个转弯区域，这些直线区域中的其中之一位于该第一区；这些转弯区域中的其中之一位于该第二区。
9.根据权利要求6所述的半导体元件的制造方法，更包括：
于该隔离结构下方的该基底中形成具有一第二导电型的一顶层；以及
于该顶层与该隔离结构之间形成具有该第一导电型的一梯层。
10.根据权利要求6所述的半导体元件的制造方法，更包括：
于该基底中形成具有一第二导电型的一第一阱区，其中该源极区位于该第一阱区中，且该栅极结构覆盖部分该第一阱区；
于该第一阱区中形成具有该第二导电型的一掺杂区，该掺杂区与该源极区相邻，且与该源极区共同连接该导体层；以及
于该基底中形成具有该第一导电型的一第二阱区，其中该第一阱区以及该漏极区位于该第二阱区中。
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